JP2009164653A - マルチチップモジュール - Google Patents

マルチチップモジュール Download PDF

Info

Publication number
JP2009164653A
JP2009164653A JP2009107359A JP2009107359A JP2009164653A JP 2009164653 A JP2009164653 A JP 2009164653A JP 2009107359 A JP2009107359 A JP 2009107359A JP 2009107359 A JP2009107359 A JP 2009107359A JP 2009164653 A JP2009164653 A JP 2009164653A
Authority
JP
Japan
Prior art keywords
chip
mounting substrate
semiconductor chip
main surface
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009107359A
Other languages
English (en)
Other versions
JP5099714B2 (ja
Inventor
Hiroshi Kuroda
宏 黒田
Shinpei Ishida
心平 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2009107359A priority Critical patent/JP5099714B2/ja
Publication of JP2009164653A publication Critical patent/JP2009164653A/ja
Application granted granted Critical
Publication of JP5099714B2 publication Critical patent/JP5099714B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Semiconductor Memories (AREA)

Abstract

【課題】高性能化及び小型化を実現したマルチチップモジュールを提供する。
【解決手段】 複数の電極が形成されている搭載基板の表面上に第１半導体チップが面付けされる。前記第１半導体チップの表面上にそれぞれの主面周辺部に複数のボンディングパッド及び裏面を有する第２半導体チップ、第３半導体チップを搭載する。前記第２半導体チップにおけるボンディングパッドのうち前記第１半導体チップの第１辺側に存するボンディングパッドは、第１ボンディングワイヤを介して前記搭載基板の前記第１電極と、前記第２半導体チップにおけるボンディングパッドのうち前記第１半導体チップの第２辺側に存するボンディングパッドは、第２ボンディングワイヤ及び前記第３半導体チップを介して前記搭載基板の前記第２電極と電気的に接続される。前記搭載基板上の前記第１、第２、第３半導体チップを樹脂封止体で封止する。
【選択図】図４

Description

この発明は、マルチチップモジュール（ＭＣＭ）に関し、例えばいくつかの異なる機能の複数の半導体チップを１つの搭載基板に搭載することによって実質的に一つの半導体集積回路装置として一体構成にするマルチチップモジュールに適用して有効な技術に関するものである。
いわゆるマルチチップモジュール技術では、複数の半導体チップが、複数の内部配線と複数の外部端子とを持つような搭載基板に搭載され、それら複数の半導体チップと搭載基板とが一体化された装置とされる。特開平６−２２４３６０号公報、特開２００３−７９６３公報には、特開２００３−２２４２４２公報には、複数チップスタック構造であって、ボンディングワイヤを設けるための空間を設ける工夫がなされている。すなわち、特開平６−２２４３６０号公報ではチップの裏面に段切りが設けられる。特開２００３−７９６３公報ではスペーサが設けられる。特開２００３−２２４２４２公報ではチップ裏面に切り欠けが設けられる。
特開平６−２２４３６０号公報 特開２００３−７９６３公報 特開２００３−２２４２４２公報
半導体技術の進歩は、マイコン用チップ、ＤＲＡＭチップ、フラッシュメモリ用チップのような電子システムを構成するための複数の半導体チップを全体として１つのパッケージ形態の半導体装置として構成しようとする技術の方向性を生み出している。すなわち、複数の半導体チップではなく、各々１個ずつの半導体チップをＱＦＰ(Quad Flat Package) やＣＳＰ(Chip Size Package又はChip Scale Package),ＢＧＡ(Ball Grid Array) といった通常パッケージ技術によってパッケージした複数の半導体装置を用い、それら複数の半導体装置をプリント基板のような実装基板上に実装する場合には、半導体チップ間の距離及びその配線距離を小さくすることが難しくなり、配線による信号遅延が大きく、装置の高速化・小型化の上での制約が生じてしまう。
これに対して、マルチチップモジュール（Multi Chip Module)技術においては、いわゆるベアチップと称されるような著しく小型の形態にされた複数の半導体チップを一つのパッケージの形態での半導体装置とするため、各チップ間の配線距離を短くすることができ、半導体装置の特性を向上させることができる。また、複数のチップを一つのパッケージとすることによって、半導体装置を小型化でき、かつその実装面積を減少させて半導体装置を小型化できる。
マルチチップモジュールとして構成するための半導体チップとしては、例えば、マイコン用チップと、かかるマイコン用チップに結合されるＤＲＡＭあるいはフラッシュメモリ用チップのように、互いに密接に関連したものが選ばれることが望ましい。このような互いに密接に関連する複数の半導体チップの組み合わせを選択するときにはマルチチップモジュールの特徴を充分に生かすことができるようになる。しかしながら、前記特許文献１ないし３においては、このようなマルチチップモジュールの特徴である全体としての機能の向上や、更なる小型化に関して配慮が成されておらず、専ら個々のチップをスタック構造とするだけで止まるものである。
本発明の目的は、高性能化及び小型化を実現したマルチチップモジュールを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数の電極が形成されている搭載基板の表面上に第１半導体チップが面付けされる。前記第１半導体チップの表面上にそれぞれの主面周辺部に複数のボンディングパッド及び裏面を有する第２半導体チップ、第３半導体チップを搭載する。前記第２半導体チップにおけるボンディングパッドのうち前記第１半導体チップの第１辺側に存するボンディングパッドは、第１ボンディングワイヤを介して前記搭載基板の前記第１電極と、前記第２半導体チップにおけるボンディングパッドのうち前記第１半導体チップの第２辺側に存するボンディングパッドは、第２ボンディングワイヤ及び前記第３半導体チップを介して前記搭載基板の前記第２電極と電気的に接続される。前記搭載基板上の前記第１、第２、第３半導体チップを樹脂封止体で封止される。
搭載基板の表面上に面付けされた第１半導体チップにおいては、良好な信号伝達経路を実現しつつ、搭載基板においてそれと接続のための第１半導体チップより大きなエリアが不要となるのでその分搭載基板の小型化ができる。第２半導体チップと第３半導体チップとを同等の条件で搭載基板に接続可能となり２倍の回路機能を実現できる。
この発明に係るマルチチップモジュールを説明するための一実施例の断面図である。 この発明に係るマルチチップモジュールを説明するための一実施例の断面図である。 この発明に係るマルチチップモジュールを説明するための一実施例の断面図である。 この発明に係るマルチチップモジュールを説明するための一実施例の断面図である。 この発明に係るマルチチップモジュールを説明するための一実施例の断面図である。 この発明に係るマルチチップモジュールを説明するための一実施例の断面図である。 この発明に係るマルチチップモジュールを説明するための一実施例の平面図である。 この発明に係るマルチチップモジュールの一実施例を示す断面図である。 この発明に係るマルチチップモジュールの他の一実施例を示す断面図である。 この発明に用いられるマイコンＬＳＩの一実施例を示すブロック図である。 この発明に係るマルチチップモジュールの一実施例を示すブロック図である。 この発明に用いられるランド・グリッド・アレイ型のマルチチップモジュールの一実施例の断面図である。 この発明に用いられるランド・グリッド・アレイ型のマルチチップモジュールの一実施例の断面図である。 この発明に用いられるランド・グリッド・アレイ型のマルチチップモジュールの一実施例の断面図である。 この発明に用いられるランド・グリッド・アレイ型のマルチチップモジュールの一実施例の断面図である。
添付の図面に沿って、この発明の好ましい実施の形態について詳細に説明する。
図１ないし図６には、この発明に係るマルチチップモジュールを説明するための一実施例の断面図が示されている。図１ないし図６においては、この発明に係るマルチチップモジュールの構成を組み立てフローの形態で表している。この実施例のマルチチップモジュールは、アプリケーション・スペシファイド・インテグレーテッド・サーキッツ、すなわち特定用途向ＩＣを構成するＣＰＵを含むマイコンＬＳＩ（以下、単にＡＳＩＣという）、２個からなるシンクロナス・ダイナミック・ランダム・アクセス・メモリ(Synchronous Dynamic Random Access Memory 、以下単にＳＤＲＡＭという）、及びフラッシュＥＥＰＲＯＭ（Flash Electrically Erasable and Programmable Read Only Memory ；以下単にＦＬＡＳＨという）がスタックド構成にされる。
特に制限されないが、組み合わされる半導体チップの大きさは、ＡＳＩＣ５００が５．７５×５．７５とされ、ＳＤＲＡＭ３００，３０１が６．８４×６．８０とされ、ＦＬＡＳＨ２００が８．５１×５．８２とされる。ＳＤＲＡＭ３００，３０１は、それぞれが約１２８Ｍビットのような記憶容量を持ち、上記のように２個合わせて全体で２５６Ｍビットのような大きな記憶容量とされる。ＦＬＡＳＨ２００は、１２８Ｍビットのような記憶容量を持つようにされる。ＳＤＲＡＭとしては、１チップで２５６Ｍビットのような記憶容量を持つものものあるが、上記２個の１２８Ｍビットのものをスタックド構成とすることにより、上記他の半導体チップ２００，５００との大きさがほぼ同等となり、例えば、１３×１３のような小さな搭載基板１００に搭載させる。
この実施例では、上記２つのＳＤＲＡＭ３００，３０１を除く１つの半導体チップ、図１〜図６の実施例ではＦＬＡＳＨ２００が、図１に示したように搭載基板１００上に面付け実装される。つまり、ベアチップであるＦＬＡＳＨ２００のパッド上にＡｕパンプ２０１を形成し、搭載基板１００のパッドに異方導電性フィルムＡＣＦを仮付けし、上記パッド上にＡｕバンプ２０１が形成されたベアチップ形態のＦＬＡＳＨ２００を搭載基板１００にマウントし、加熱圧着が実施されて面付けされる。
図２に示したように、ＳＤＲＡＭ３００が上記ＦＬＡＳＨ２００に対して背中合わせで（チップの裏面同士が向かい合うように）搭載される。つまり、ＳＤＲＡＭ３００がＦＬＡＳＨ２００と背中合わせで熱硬化性接着剤又は裏面に設けられたダイボンドフィルム３０２を用いて接着され、ワイヤボンディングにより搭載基板１００の対応する電極１０１とワイヤ３０３により接続される。そして、ＳＤＲＡＭ３００の上記ワイヤボンディングのためのボンディングパッドが形成される部分を含むチップ周辺部を除いたチップ中央部分にスペーサ４００が設けられる。このスペーサ４００は、特に制限されないが、スタックド構造の半導体チップとの熱膨張率を均等にするためにシリコン基板により形成され、熱硬化性接着剤又は裏面に設けられたダイボンドフィルム４０１を用いて接着される。
図３に示したように、ＳＤＲＡＭ３０１が上記スペーサ４００の表面に搭載される。つまり、ＳＤＲＡＭ３０１がスペーサ４００上に熱硬化性接着剤又は裏面に設けられたダイボンドフィルム３０４を用いて接着され、ワイヤボンディングにより搭載基板１００の対応する電極とワイヤ３０５により接続される。この際、上層側のＳＤＲＡＭ３０１の裏面側に設けられたダイボンドフィルム３０４は、下層側のＳＤＲＡＭ３００に設けられるワイヤ３０３が上層側のＳＤＲＡＭの裏面に接触しても電気絶縁性を維持させることにも利用できる。前記熱硬化性接着剤を用いる場合でも、上層側のＳＤＲＡＭ３０１の裏面全面に塗布することにより、上記電気絶縁性を持たせることが望ましい。
図４に示したように、ＳＤＲＡＭ３０１の上記ワイヤボンディングのためのボンディングパッドが形成される部分を含むチップ周辺部を除いたチップ中央部分にＡＳＩＣ５００が搭載される。このＡＳＩＣ５００は、熱硬化性接着剤又は裏面に設けられたダイボンドフィルム５０２を用いて接着される。そして、ワイヤボンディングにより搭載基板１００の対応する電極とワイヤ５０３により接続される。上記のようにＳＤＲＡＭ３００，３０１に対して、ＡＳＩＣ５００のサイズが小さいために、ワイヤ５０２がその下層に設けられたＳＤＲＡＭ３０１のチップ周辺部に接触してしまうという不都合が生じる虞れがあるので、ＡＳＩＣ５００をＳＤＲＡＭ３０１の図の左側に寄せて搭載し、ＳＤＲＡＭ３０１の右側にはターミナルチップ５０１が熱硬化性接着剤又は裏面に設けられたダイボンドフィルム５０３を用いて搭載される。これにより、ＡＳＩＣ５００の右側に設けられたボンディングパッドは、ワイヤ５０５によりターミナルチップ５０１のボンディングパッドと接続される。このターミナルチップ５０１の上記ボンディングパッドに一端が接続された配線の他端にボンディングパッドを設け、かかるターミナルチップ５０１のボンディングパッドと上記搭載基板１００の対応する電極とワイヤ５０４により接続される。
図５に示したように、上記ＦＬＡＳＨ２００、ＳＤＲＡＭ３００，３０１，スペーサ４００、ＡＳＩＣ５０及びターミナルチップ５０１と、それらに設けられたボンディングワイヤを樹脂封止体６００により封止し、図６に示したように搭載基板１００の裏面側に外部端子７００としてのボール付けリフローがなされてマルチチップモジュールが形成される。
上記ＦＬＡＳＨ２００は、搭載基板１００に面付け可能な複数のバンプ電極２０１を持つ。ＦＬＡＳＨ２００は、必要に応じて、エリア・アレイ・パッドと称されるような技術、すなわち、素子及び配線が完成された半導体チップの回路形成面上にポリイミド樹脂からなるような絶縁膜を介してパッド電極（ボンディングパッド）の再配置を可能とする配線を形成し、かかる配線にパッド電極（バンプ接続用ランド電極）を形成するような技術によって構成される。
上記エリア・アレイ・パッド技術は、半導体チップにおける外部端子としての数十μｍないし１００μｍピッチのような比較的小さいピッチに配列されたパッド電極は、０．１ｍｍ〜０．２ｍｍのような径とされ、かつ４００μｍ〜６００μｍピッチのような比較的大きなピッチのパンプ電極配列に変換される。このため、エリア・アレイ・パッド技術は、ＡＳＩＣ５００のように多数のパッド電極が半導体チップ設けられる半導体チップの面付けチップ化に有効である。
上記搭載基板１００は、ガラスエポキシもしくはガラスからなるような絶縁基板と、かかる絶縁基板上に形成された多層配線構成からなるような比較的微細な内部配線と、半導体チップのパンプ電極に電気的結合されるべき複数のランドと、複数の外部端子とを持つ。搭載基板１００は、上記半導体チップ搭載側の主面に、上記ランドの他に、ＳＤＲＡＭ３００，３０１やＡＳＩＣ５００に設けられたボンディングパッドとのワイヤ接続するための電極も形成される。
この実施例のＦＬＡＳＨ２００は、いわゆるＡＮＤ型と称され、特に制限されないが、独立したアドレス端子を持たない。アドレス信号は、データ端子を利用して時分割的にシリアルに入力される。つまり、この実施例のフラッシュメモリでは、データ端子Ｉ／Ｏ（７：０）を介して動作モードを指定するコマンド及びアドレス、データも取り込まれるようにされる。入出力バッファを介して入力された入力信号は、内部信号線を通してコマンドデコーダ、アドレスカウンタ等に伝えられる。このため、図７（Ａ）に示したように、半導体チップ２００の２つの辺（この実施例では短辺）に沿ってバンプ電極が配置されて上記面付けが行われる。
図７（Ｂ）に示したように、ＳＤＲＡＭは半導体チップの２つの辺（この実施例では短辺）に沿ってボンディングパッドが配置されて、搭載基板１００の対応する電極とワイヤ３０３等によってワイヤボンディングされる。図７（Ｃ）に示したように、ＡＳＩＣ５００及びターミナルチップ５０１は、その４つの周辺部にボンディングパッドが配置されて、搭載基板１００の対応する電極と放射状にワイヤ５０３等によってワイヤボンディングされる。
搭載基板１００上に効率よく、上記４つの半導体チップ２００，３００，３０１，５００を搭載させるために、上記スタックド構造とするものである。つまり、中間的な大きさのＦＬＡＳＨ２００を搭載基板１００上に面付けし、その上にＳＤＲＡＭ３００を背中合わせで積層（スタック）構造とし、その上にスペーサを介して同じＳＤＲＡＭ３０１を搭載し、さらにＡＳＩＣ５００を積層するものである。上記搭載基板１００からみると、ＳＤＲＡＭが占める部分にＦＬＡＳＨ２００、ＡＳＩＣ５００をまるまる搭載させることができる。これにより、１３×１３のような小さな搭載基板上に、上記４個もの半導体チップを搭載したマルチチップモジュールを構成することができる。
図８には、この発明に係るマルチチップモジュールの一実施例の断面図が示されている。この実施例は、前記図１〜６の実施例に対応している。ＳＤＲＡＭ３００，３０１やＦＬＡＳＨ２００は、既存の半導体チップから構成されるのに対して、マイコンＬＳＩ（ＡＳＩＣ）５００はそれと組み合わされるＳＤＲＡＭ３００，３０１に対応してボンディングパッドの配列が決められる。マイコンＬＳＩ（ＡＳＩＣ）５００は、前記のように特定用途ＩＣを構成するようにされる。
すなわち、ＡＳＩＣ５００は、ＣＰＵ（中央処理装置）を中心とする複数の回路ブロックが搭載されてＡＳＩＣ構成を容易ならしめるように、それぞれの回路ブロックが独立的な回路機能単位としてのいわゆるモジュールないしはマクロセルをなすようにされる。各機能単位は、それぞれその規模構成が変更可能にされる。上記のようなメモリＳＤＲＡＭ３００，３０１、ＦＬＡＳＨ２００との組み合わせに対応したＡＳＩＣ５００のパッドの配列の設定は、上記機能単位の組み合わせに対応した機能ブロックのレイアウト設計の際に合わせて行われる。
図９には、この発明に係るマルチチップモジュールの他の一実施例の断面図が示されている。この実施例は、搭載基板１００上にＡＳＩＣ５００が前記実施例と同様に面付けされる。この場合、ＡＳＩＣ５００のサイズが前記実施例のようにその上に搭載されるＳＤＲＡＭ３００，３０１よりも小さい場合、安定的にＳＤＲＡＭ３００，３０１を搭載するためにスペーサ５０１’が設けられる。つまり、ＡＳＩＣ５００は、面付けされているので前記図８のようなターミナルチップ５０１が不要となり、それに代わって上記スペーサ５０１’が設けられる。
一般的にＡＳＩＣ５００に設けられる端子数は、前記ＳＤＲＡＭ３００，３０１やＦＬＡＳＨ２００に比べて多数の端子数が設けられる。それ故、上記のような面付け実装することにより、前記図８のようにワイヤボンディングによって電気的に接続する場合に比べて搭載基板側に設けられるボンディング用電極数を大幅に減らして搭載基板の大きさを小さくすることができる。また、回路動作の性能面から見ても、高速な信号伝達を行う必要のあるマイクロプロセッサＣＰＵの信号伝達経路に比較的長く形成されるボンディングワイヤを用いた場合には、ボンディングワイヤの比較的大きなインダクタンス成分によって高周波数のクロック及びそれに同期した信号伝達の速度を妨げるという問題が生じるが、この実施例では、前記のように搭載基板の小型化が可能であるばかりか、回路動作の性能面でも有利なものとなる。
図１０には、この発明に用いられるマイコンＬＳＩの一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。上記マンコンＬＳＩは、特に制限されないが、ＲＩＳＣ(Reduced instruction set computer)タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、携帯機器応用に向けられている。中央処理装置ＣＰＵは、ＲＩＳＣタイプの命令セットを持っており、基本命令はパイプライン処理を行って１命令１ステート（１システムクロックサイクル）で動作する。この中央処理装置ＣＰＵとデータシグナルプロセッサＤＳＰを中心として、例えば携帯電話機に向けて以下のような周辺回路が搭載されている。
内部バスは、Ｉバス、Ｙバス、Ｘバス、Ｌバス及び周辺バスからなり、最少部品点数によりユーザーシステムを構成できるように内蔵周辺モジュールとして、画像処理に向けたメモリＸＹＭＥＭ、メモリコントローラＸＹＣＮＴが設けられる。このメモリＸＹＭＥＭ及びコントローラＸＹＣＮＴは、Ｉバス、Ｘ，Ｙバス及びＬバスに接続され、画像処理のためのデータ入出力及び表示動作のためのデータ出力動作が行われる。
上記Ｉバスには、キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢ、割り込みコントローラＩＮＴＣ、クロック発振器／ウォッチドッグタイマＣＰＧ／ＷＤＴ、ビデオＩ／ＯモジュールＶＩＯ及び外部バスインターフェイスが設けられる。この外部バスインターフェイスを介して、前記メモリＬＳＩと接続される。
Ｌバスには、上記キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢと、上記中央処理装置ＣＰＵ、データシグナルプロセッサＤＳＰ、ユーザーブレークコントローラＵＢＣ及びアドバンストユーザーデバッガＡＵＤが接続される。
上記周辺バスには、１６ビットのタイマユニットＴＭＵ、コンペアマッチタイマＣＭＴ、シリアルＩ／Ｏ（ＦＩＦＯ付き）ＳＩＯＦ０、ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイスＳＣＩＦ１、Ｉ2 ＣコントローラＩ2 Ｃ、多機能インターフェイスＭＦＩ、ＮＡＮＤ／ＡＮＤフラッシュインターフェイスＦＬＣＴＬ、ユーザーデバックインターフェイスＨ−ＵＤＩ、ＡＳＥメモリＡＳＥＲＡＭ及びピンファンクションコントローラＰＦＣ、ＲＣＬＫ動作ウォッチドッグタイマＲＷＤＴが接続される。上記周辺バスとＩバスには、バスステートコントローラＢＳＣ、ダイレクトメモリアクセスコントローラＤＭＡＣが接続される。
図１１には、この発明に係るマルチチップモジュールの一実施例のブロック図が示されている。同図は、図１等のマイクロコンピュータＳＨと、メモリＳＤＲＡＭ及びフラッシュメモリＦＬＡＳＨとの電気的な接続関係が信号端子名とともに例示的にされている。図１１のようなマイクロコンピュータＳＨ、メモリＳＤＲＡＭ及びフラッシュメモリＦＬＡＳＨとが組み合わされたマルチチップモジュールの特徴を生かしつつ、高性能で小型化を可能にするために、相互に信号の授受が行われるマイクロコンピュータＳＨ、メモリＳＤＲＡＭは、搭載基板に形成されたアドレスバス（１３ｂｉｔ）、データバス（３２ｂｉｔ）及び制御バスにより相互に接続される。
例えば、アドレスバスは、２つのＳＤＲＡＭ０とＳＤＲＡＭ１のアドレス端子Ａ０〜Ａ１２に対応された１３本からなり、データバスは、２つのＳＤＲＡＭ０とＳＤＲＡＭ１のデータ端子ＤＱ０〜ＤＱ３１に対応された３２本からなる。上記マイクロコンピュータＳＨは、上記アドレスバスに対してＡ２からＡ１４のアドレス端子が接続され、上記データバスに対してはＤ０〜〜Ｄ３１が接続される。
上記マイクロコンピュータＳＨは、ＳＤＲＡＭに対応されたＣＫＩＯ、ＣＫＥ、ＳＣ２Ｂ、ＣＳ３Ｂ、ＲＡＳＬＢ、ＣＡＳＬＢ、ＲＤ／ＷＲＢとＷＥ３Ｂ／ＤＱＭＵＵ，ＷＥ２Ｂ／ＤＱＭＵＬ及びＷＥ１Ｂ／ＤＱＭＬＵ，ＷＥ０Ｂ／ＤＱＭＬＬの各制御出力端子を持ち、それぞれがＳＤＲＡＭのＣＬＫ、ＣＫＥ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢとＤＱＭ７，ＤＱＭ５，ＤＱＭ２，ＤＱＭ０に接続される。この場合、ＳＤＲＡＭは、ＳＤＲＡＭ０とＳＤＲＡＭ１の２つのチップが搭載される。この２つのＳＤＲＡＭ０とＳＤＲＡＭ１は、マイクロコンピュータＳＨが形成される２つのチップセレクト信号ＳＣ２Ｂ，ＳＣ３Ｂが割り当てられて、いずれか一方がＳＣ２Ｂ又はＳＣ３Ｂによって選択される。したがって、他の信号ピンは、ＳＤＲＡＭ０とＳＡＲＭ１は全て共通にされて並列接続される。
図１１において、各端子名にＢを付したものは、図面上では端子名にオバーバーを付したロウレベルをアクティブレベルとする論理記号に対応している。上記端子ＷＥ３Ｂ／ＤＱＭＵＵ，ＷＥ２Ｂ／ＤＱＭＵＬ及びＷＥ１Ｂ／ＤＱＭＬＵ，ＷＥ０Ｂ／ＤＱＭＬＬは、マクス信号であり、上記３２ビットからなるデータバスを８ビットずつ４組に分け、ＷＥ３Ｂ／ＤＱＭＵＵ，ＷＥ２Ｂ／ＤＱＭＵＬ及びＷＥ１Ｂ／ＤＱＭＬＵ，ＷＥ０Ｂ／ＤＱＭＬＬによりライト／リードの選択的なマスクを行う。
この実施例のマイクロコンピュータＳＨは、上記フラッシュメモリＦＬＡＳＨに対応したインターフェイスを備えている。つまり、フラッシュメモリＦＬＡＳＨは、データ端子Ｉ／Ｏ（７：０）と、制御信号ＷＥＢ，ＳＣ，ＯＥＢ，ＲＤＹ／ＢｕｓｙＢ，ＣＥＢを備えている。これに対応して、マイクロコンピュータＳＨにも、ＮＡ＿ＩＯ（７：０）と、制御信号ＮＡ＿ＷＥＢ，ＮＡ＿ＳＣ，ＮＡ＿ＯＥＢ，ＮＡ＿ＲＹＢＹ，ＮＡ＿ＣＥＢが設けられる。マイクロコンピュータＳＨと上記フラッシュメモリＦＬＡＳＨとの間の書き込み／読み出し動作は、前記ＳＤＲＡＭ等との動作速度に比べて遅いので、前記図９の実施例のように前記ボンディングワイヤが信号伝達経路となっていても伝達速度には支障はないので、全体としての高性能化を図りつつ、ＭＣＭの小型化が可能になる。
半導体チップと搭載基板の接続を金（Ａｕ）／半田（Ｓｎ等）接合を用い、かつ、搭載基板の裏面側にボール状の突起電極を有しないランド・グリッド・アレイ（ＬＧＡ）型のマルチチップモジュールの例を次に説明する。
図１２に示すように、本実施形態のＭＣＭは、基本的に前述した図１〜図６又は図９で説明したマルチチップモジュールＭＣＭと同様の構成になっており、以下の構成が異なっている。即ち、Ａｕスタッドバンプ１は、接合材２を介在して搭載基板３の接続部４に電気的にかつ機械的に接続されている。そして、半導体チップ５と搭載基板３との間には、搭載基板３と半導体チップ５との熱膨張係数の差に起因する熱応力の集中によって生じる半導体チップ５の破損を抑制するため、アンダーフィル樹脂６が充填されている。更に、搭載基板３の裏面には、例えばプリント配線基板（ＰＣＢ）に電気的に接続するための外部端子としてのランド電極７が形成されている。
本実施例では前記図１〜図６等で示したボール状の突起電極は形成していなく、従って、モジュールの小型化、薄型化に優れる。図示しないが、ランド電極７の表面にＣｒ／Ｃｕ／Ａｕ等のバリア層を形成してもよい。搭載基板３は、主に、リジット基板（コア基板）８と、このリジット基板８の互いに向かい合う両面上にビルドアップ法によって形成された柔軟層９，１０と、この柔軟層９，１０を覆うようにして形成された保護膜１１，１２とを有する構成になっている。リジット基板８及び柔軟層９，１０は、詳細に図示していないが、例えば多層配線構造になっている。リジット基板８の各絶縁層は、例えばガラス繊維にエポキシ系若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成され、柔軟層９，１０の各絶縁層は、例えばエポキシ系の低弾性樹脂で形成されている。
上記リジット基板８及び柔軟層９，１０で形成される多層配線の各配線層は、例えば銅（Ｃｕ）からなる金属膜で形成されている。保護膜１１及び１２は、例えばポリイミド系の樹脂で形成されている。保護膜１１は、主に柔軟層９の最上層の配線層に形成された配線を保護する目的で形成され、半導体チップ５に対しては実装時における接着用樹脂との接着力の確保や実装時の半田濡れ広がりを制御する。保護膜１２は、主に柔軟層１０の最上層の配線層に形成された配線を保護する目的で形成され、ランド電極７に対しては半田実装時の半田濡れ広がりを制御する。
半導体チップ５は、これに限定されないが、主に、半導体基板と、この半導体基板の一主面に形成された複数の半導体素子と、前記半導体基板の一主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜（最終保護膜）とを有する構成になっている。半導体基板は例えば単結晶シリコンで形成され、絶縁層は例えば酸化シリコン膜で形成され、配線層は例えばアルミニウム（Ａｌ）又はアルミニウム合金等の金属膜で形成されている。表面保護膜は例えば酸化シリコン又は窒化シリコン等の絶縁膜及び有機絶縁膜で形成されている。
半導体チップ５の互いに対向する一主面及び他の主面（裏面）のうちの一主面には、複数の電極パッド１３が形成されている。複数の電極パッド１３は、半導体チップ５の多層配線層のうちの最上層の配線層に形成され、半導体チップ５の表面保護膜に形成されたボンディング開口によって露出されている。複数の電極パッド１３は、半導体チップ５の各辺に沿って配列されている。複数の電極パッド１３の夫々の平面形状は例えば７０［μｍ］×７０［μｍ］の四角形状で形成されている。また、複数の電極パッド１３の夫々は例えば８５［μｍ］程度の配列ピッチで配置されている。
半導体チップ３の一主面には、突起状電極として例えば金（Ａｕ）からなるスタッドバンプ１が配置されている。複数のスタッドバンプ１は半導体チップ５の一主面に配置された複数の電極パッド１３上に夫々配置され、電気的にかつ機械的に接続されている。スタッドバンプ１は、例えば、Ａｕワイヤを使用し、熱圧着に超音波振動を併用したボールボンディング法によって形成されている。ボールボンディング法は、Ａｕワイヤの先端部にボールを形成し、その後、超音波振動を与えながらチップの電極パッドにボールを熱圧着し、その後、ボールの部分からＡｕワイヤを切断してバンプを形成する方法である。従って、電極パッド上に形成されたスタッドバンプは、電極パッドに対して強固に接続されている。
以下、上記マルチチップモジュールＭＣＭの搭載基板上に前記ＡＳＩＣ等の半導体チップを面付けする場合の製造について、図１３乃至図１５を用いて説明する。図１３乃至図１５は、マルチチップモジュールＭＣＭの製造を説明するための要部断面図である。図１３に示すように、搭載基板３の一主面のチップ実装領域に配置された接続部４上に、例えばディスペンス法でペースト状の接合材２を供給する。接合材２としては、半田ペースト材を用いる。半田ペースト材としては、少なくとも微少な半田粒子とフラックスとを混練した半田ペースト材を用いる。本実施形態では、例えば３００℃程度の融点を有する９８［ｗｔ％］Ｐｂ（鉛）−２［ｗｔ％］Ｓｎ（錫）組成の半田粒子を混練した半田ペースト材を用いた。ディスペンス法とは、半田ペースト材を細いノズルから突出させて塗布する方法である。
次に、図１４に示すように、搭載基板３をヒートステージ１４上に配置し、その後、接続部４上にスタッドバンプ１が位置するようにチップ実装領域上に半導体チップ５をコレット１５で搬送し、その後、搭載基板３をヒートステージ１４で加熱し、かつ半導体チップ５をコレット１５で加熱して、図１５に示すように接合材２を溶融し、その後、溶融した接合材２を凝固させる。これにより、搭載基板３の一主面のチップ実装領域に半導体チップ３が実装される。
そして、前記図１０に示すように、搭載基板３の一主面のチップ実装領域と半導体チップ５との間にアンダーフィル樹脂６を充填する。この後、前記図１〜図６に示したＭＣＭと同様に、半導体チップ５上に、その裏面同士が向かい合いようにＳＤＲＡＭを積層し、その後、ＳＤＲＡＭの電極パッドと搭載基板３の接続部４をボンディングワイヤで接続し、更にＦＬＡＳＨ２００を積層し、ボンディングワイヤで接続する。最後に上記４個の半導体チップＳＡＩＣ，ＳＤＲＡＭ，ＦＬＡＳＨ及び前記ボンディングワイヤを樹脂で封止することによりマルチチップモジュールＭＣＭがほぼ完成する。
ＬＧＡ型ＭＣＭをＰＣＢに実装する場合は、例えば、予めＰＣＢ側の接続用電極に印刷等で半田層を形成しておき、ＬＧＡ型ＭＣＭの裏面に形成されたランド電極を上記ＰＣＢ側の接続用電極に位置合わせを行い、その後、半田リフローを行うことにより、上記半田層によって両者の接続が行われる。また、ＬＧＡ型ＭＣＭのランド電極に予め印刷等で半田層を薄く形成しておいてもよい。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、２つのＳＤＲＡＭを上部に設けてもよい。つまり、ＡＳＩＣとＦＬＡＳＨを下側に積層してもよい。また、図９の実施例において、スペーサ４００をＦＬＡＳＨ２００に置き換えてもよい。例えば、上記ＦＬＡＳＨ２００の電極が方形のチップの１つの辺に集まって形成されている場合、その部分にＳＤＲＡＭが搭載されないように積層構造にすればよい。ただし、ＳＤＲＡＭとＦＬＡＳＨのチップのサイズが上記のような関係を満足する必要がある。
この発明は、マルチチップモジュールを構成する半導体装置に広く利用できる。
１００…搭載基板、１０１…電極、２００…ＦＬＡＳＨ、２０１…Ａｕバンプ、３００，３０１…ＳＤＲＡＭ、３０２，３０４…ダイボンドフィルム、３０３，３０５…ワイヤ、４００…スペーサ、４０１…ダイボンドフィルム、５００…ＡＳＩＣ、５０１…ターミナルチップ、５０１’…スペーサ、５０２，５０３…ダイボンドフィルム５０４，５０５…ワイヤ、６００…樹脂封止体、７００…ボール、
ＣＰＵ…中央処理装置、ＤＳＰ…データシグナルプロセッサＤＳＰ、ＸＹＭＥＭ…メモリ、ＸＹＣＮＴ…メモリコントローラ、ＣＡＣＨＥ…キュッシュメモリ、ＣＣＮ…キャッシュメモリコントローラ、ＭＭＵ…メモリマネージメントコントローラ、ＴＬＢ…トランスレーションルックアサイドバッファ、ＩＮＴＣ…割り込みコントローラ、ＣＰＧ／ＷＤＴ…クロック発振器／ウォッチドッグタイマ、ＶＩＯ…ビデオＩ／Ｏモジュール、ＵＢＣ…ユーザーブレークコントローラ、ＡＵＤ…アドバンストユーザーデバッガ、ＴＭＵ…タイマユニット、ＣＭＴ…コンペアマッチタイマ、ＳＩＯＦ０…シリアルＩ／Ｏ（ＦＩＦＯ付き）、ＳＣＩＦ１…ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイス、Ｉ2 Ｃ…Ｉ2 Ｃコントローラ、ＭＦＩ…多機能インターフェイス、ＦＬＣＴＬ…ＮＡＮＤ／ＡＮＤフラッシュインターフェイス、Ｈ−ＵＤＩ…ユーザーデバックインターフェイス、ＡＳＥＲＡＭ…ＡＳＥメモリ、ＰＦＣ…メモリピンファンクションコントローラ、ＲＷＤＴ…ＲＣＬＫ動作ウォッチドッグタイマ、ＢＳＣ…バスステートコントローラ、ＤＭＡＣ…ダイレクトメモリアクセスコントローラ。
１…Ａｕスタッドバンプ、２…接合材、３…搭載基板、４…接続部、５…半導体チップ、６…アンダーフィル樹脂、７…ランド電極、８…リジット基板、９，１０…柔軟層、１１，１２…保護膜、１３…電極パッド、１４…ヒートステージ。

Claims (5)

  1. 表面、前記表面に形成された複数の電極、及び前記表面とは反対側の裏面を有する搭載基板と、
    第１主面、前記第１主面に形成された複数の第１パッド、及び前記第１主面とは反対側の第１裏面を有し、前記搭載基板の前記表面上に搭載された第１チップと、
    第２主面、前記第２主面に形成された複数の第２パッド、及び前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１チップと対向するように、前記第１チップ上に搭載された第２チップと、
    第３主面、前記第３主面に形成された複数の第３パッド、及び前記第３主面とは反対側の第３裏面を有し、前記第２チップの隣に、前記第３裏面が前記第１チップと対向するように、前記第１チップ上に搭載された第３チップと、
    前記第１、第２、第３チップを封止する樹脂封止体と、
    前記搭載基板の前記裏面に形成された複数の外部端子と、
    を含み、
    前記第１チップの前記第１主面の平面形状は、第１辺と、前記第１辺と対向する第２辺とを有する矩形状から成り、
    前記第２チップの大きさは、前記第１チップの大きさよりも小さく、
    前記第２チップは、前記第３チップよりも前記１チップの前記第１辺側に寄せて配置され、
    前記第３チップは、前記第２チップよりも前記第１チップの前記第２辺側に寄せて配置され、
    前記搭載基板の前記複数の電極は、前記第１チップの前記第１辺側に形成された第１電極と、前記第１チップの前記第２辺側に形成された第２電極とを有しており、
    前記第２チップの前記複数の第２パッドは、前記第１チップの前記第１辺側に配置された第１辺側パッドと、前記第１チップの前記第２辺側に配置された第２辺側パッドとを有しており、
    前記第２チップの前記第１辺側パッドは、第１ワイヤを介して前記搭載基板の前記第１電極と電気的に接続されており、
    前記第２チップの前記第２辺側パッドは、第２ワイヤ及び前記第３チップを介して前記搭載基板の前記第２電極と電気的に接続されていることを特徴とするマルチチップモジュール。
  2. 請求項１において、
    前記第１チップは、前記第１裏面が前記搭載基板の前記表面と対向するように、前記搭載基盤の前記表面上に搭載されており、
    前記第１チップの前記複数の第１パッドは、前記搭載基板の前記複数の電極と複数の第３ワイヤを介してそれぞれ電気的に接続されていることを特徴とするマルチチップモジュール。
  3. 請求項１において、
    前記第１チップは、メモリチップであり、
    前記第２チップは、前記第１チップを制御するマイコンチップであることを特徴とするマルチチップモジュール。
  4. 請求項３において、
    前記第３チップは、ターミナルチップであることを特徴とするマルチチップモジュール。
  5. 請求項１において、
    前記第３チップの大きさは、前記第１チップの大きさよりも小さいことを特徴とするマルチチップモジュール。
JP2009107359A 2009-04-27 2009-04-27 マルチチップモジュール Expired - Fee Related JP5099714B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009107359A JP5099714B2 (ja) 2009-04-27 2009-04-27 マルチチップモジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009107359A JP5099714B2 (ja) 2009-04-27 2009-04-27 マルチチップモジュール

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003387188A Division JP4381779B2 (ja) 2003-11-17 2003-11-17 マルチチップモジュール

Publications (2)

Publication Number Publication Date
JP2009164653A true JP2009164653A (ja) 2009-07-23
JP5099714B2 JP5099714B2 (ja) 2012-12-19

Family

ID=40966810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009107359A Expired - Fee Related JP5099714B2 (ja) 2009-04-27 2009-04-27 マルチチップモジュール

Country Status (1)

Country Link
JP (1) JP5099714B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011119731A (ja) * 2009-11-30 2011-06-16 Numonyx Bv パッケージと基板または別のパッケージとの間の領域の一部分にアンダーフィル材料を含むパッケージ
DE112017001101T5 (de) 2016-03-01 2018-11-29 Sony Corporation Halbleitervorrichtung, elektronisches Modul, elektronische Einrichtung und Herstellungsverfahren für eine Halbleitervorrichtung

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160134A (ja) * 1984-01-30 1985-08-21 Nec Kansai Ltd Ｈｉｃ
JP2000349228A (ja) * 1999-06-09 2000-12-15 Hitachi Ltd 積層型半導体パッケージ
JP2001177050A (ja) * 1999-12-20 2001-06-29 Nec Corp 半導体装置
JP2002043504A (ja) * 2000-07-27 2002-02-08 Sharp Corp 複合デバイス
JP2002076267A (ja) * 2000-08-22 2002-03-15 Hitachi Ltd 無線送受信装置
JP2002217354A (ja) * 2001-01-15 2002-08-02 Shinko Electric Ind Co Ltd 半導体装置
JP2002236611A (ja) * 2000-12-04 2002-08-23 Hitachi Ltd 半導体装置と情報処理システム
JP2004235352A (ja) * 2003-01-29 2004-08-19 Sharp Corp 半導体装置
JP2008294483A (ja) * 2008-09-08 2008-12-04 Sharp Corp 半導体装置およびインターポーザチップ

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60160134A (ja) * 1984-01-30 1985-08-21 Nec Kansai Ltd Ｈｉｃ
JP2000349228A (ja) * 1999-06-09 2000-12-15 Hitachi Ltd 積層型半導体パッケージ
JP2001177050A (ja) * 1999-12-20 2001-06-29 Nec Corp 半導体装置
JP2002043504A (ja) * 2000-07-27 2002-02-08 Sharp Corp 複合デバイス
JP2002076267A (ja) * 2000-08-22 2002-03-15 Hitachi Ltd 無線送受信装置
JP2002236611A (ja) * 2000-12-04 2002-08-23 Hitachi Ltd 半導体装置と情報処理システム
JP2002217354A (ja) * 2001-01-15 2002-08-02 Shinko Electric Ind Co Ltd 半導体装置
JP2004235352A (ja) * 2003-01-29 2004-08-19 Sharp Corp 半導体装置
JP2008294483A (ja) * 2008-09-08 2008-12-04 Sharp Corp 半導体装置およびインターポーザチップ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011119731A (ja) * 2009-11-30 2011-06-16 Numonyx Bv パッケージと基板または別のパッケージとの間の領域の一部分にアンダーフィル材料を含むパッケージ
US9374902B2 (en) 2009-11-30 2016-06-21 Micron Technology, Inc. Package including an underfill material in a portion of an area between the package and a substrate or another package
DE112017001101T5 (de) 2016-03-01 2018-11-29 Sony Corporation Halbleitervorrichtung, elektronisches Modul, elektronische Einrichtung und Herstellungsverfahren für eine Halbleitervorrichtung
US11355444B2 (en) 2016-03-01 2022-06-07 Sony Corporation Semiconductor device, electronic module, electronic apparatus each having stacked embedded active components in multilayer wiring board and method for producing the semiconductor device having the same
US11916021B2 (en) 2016-03-01 2024-02-27 Sony Group Corporation Semiconductor device, electronic module and electronic apparatus each having stacked embedded active components in a multilayer wiring board

Also Published As

Publication number Publication date
JP5099714B2 (ja) 2012-12-19

Similar Documents

Publication Publication Date Title
JP4381779B2 (ja) マルチチップモジュール
JP5420505B2 (ja) 半導体装置の製造方法
JP4068974B2 (ja) 半導体装置
JP4332567B2 (ja) 半導体装置の製造方法及び実装方法
JP2010278318A (ja) 半導体装置
KR20150094135A (ko) 반도체 패키지 및 이의 제조방법
US20120139109A1 (en) Printed circuit board for semiconductor package configured to improve solder joint reliability and semiconductor package having the same
US11004837B2 (en) Semiconductor device with improved heat dissipation
JP4033968B2 (ja) 複数チップ混載型半導体装置
JP4836110B2 (ja) マルチチップモジュール
JP2005093551A (ja) 半導体装置のパッケージ構造およびパッケージ化方法
JP2004179442A (ja) マルチチップモジュール
JP2009065066A (ja) 半導体装置
JP5099714B2 (ja) マルチチップモジュール
US10553558B2 (en) Semiconductor device
KR20120077877A (ko) 반도체 패키지
JP2002026073A (ja) 半導体装置およびその製造方法
JPH06177321A (ja) マルチチップモジュール
KR20140115021A (ko) 반도체 패키지 및 그 제조방법
TWI395319B (zh) 避免封裝堆疊接點斷裂之半導體組合構造
JP2004006482A (ja) 半導体装置およびその製造方法
JP5770258B2 (ja) 半導体装置の製造方法
JP2000232198A (ja) 半導体集積回路装置およびその製造方法
JP2005211946A (ja) 半田合金および半導体装置
TW432561B (en) Multi-chip module packaging structure

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090507

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100511

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120919

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120919

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5099714

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees