JPH07169905A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH07169905A
JPH07169905A JP5316965A JP31696593A JPH07169905A JP H07169905 A JPH07169905 A JP H07169905A JP 5316965 A JP5316965 A JP 5316965A JP 31696593 A JP31696593 A JP 31696593A JP H07169905 A JPH07169905 A JP H07169905A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor element
opening
semiconductor
printed board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5316965A
Other languages
English (en)
Inventor
Takashi Abe
孝詩 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP5316965A priority Critical patent/JPH07169905A/ja
Publication of JPH07169905A publication Critical patent/JPH07169905A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Abstract

(57)【要約】 【目的】プリント基板の両面から半導体素子を搭載する
半導体装置に於いて半導体素子とプリント基板の総厚み
を薄くする。さらにリードフレームを使用した樹脂封止
型のパッケージに於いて、リードフレームの表裏から半
導体素子を搭載する事を可能にする。 【構成】表裏から使用可能なパターンを形成した回路基
盤に１箇所以上の開口部を設け、少なくてもその一辺が
開口部のサイズよりも大きな半導体素子が開口部上に固
着されてあり、前記半導体素子の裏面に他の半導体素子
を固着してあり、それぞれの半導体素子は前記回路基板
上のパターンと回路接続手段により接続されている。回
路接続手段はワイヤボンデイングもしくは、ＴＡＢにて
ボンデイングされている。また樹脂封止の手段はポッテ
イングもしくは、トランスファモールドである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、更に詳しく
は半導体素子をプリント基盤もしくは リードフレーム
の両面から高密度に実装するための半導体装置に関す
る。
【０００２】
【従来の技術】従来の半導体素子をプリント基盤の両面
から高密度に実装するための半導体装置を図５に示す。
図に於いて、表側半導体素子１１をプリント基盤１７の
表面に、裏側半導体素子１２を裏側に接着材１５を用い
て搭載していた。その後ボンデイングワイヤ１３により
半導体素子とパターン１９を接続していた。ポッテイン
グ材１４にて両面の半導体素子を樹脂封止していた。
【０００３】図６は従来の半導体装置の他の例であり、
リードフレームを使用して樹脂封止をトランスファモー
ルドで行いリードフォーミングしたプラスチックパッケ
ージの図である。
【０００４】図に於いて半導体素子６２は接着剤１５に
よりダイパット６１に搭載されたあとボンデイングワイ
ヤ１３にてメッキ３３を施されたリードフレーム３２と
接続されていた。
【０００５】
【発明が解決しようとする課題】しかし、前述の従来技
術では半導体素子とプリント基板の総厚みが大変厚くな
った。さらに、リードフレームを使用した樹脂封止型の
パッケージに於いてリードフレームの表裏から半導体素
子を搭載する事はできなかった。
【０００６】そこで本発明の目的はこのような問題を解
決するもので、その目的はプリント基板の両面から半導
体素子を搭載する半導体装置に於いて半導体素子とプリ
ント基板の総厚みを薄くすることにある。
【０００７】さらにリードフレームを使用した樹脂封止
型のパッケージに於いて、リードフレームの表裏から半
導体素子を搭載する事を可能にすることにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
表裏から使用可能なパターンを形成したプリント基盤に
１箇所以上の開口部を設け、少なくてもその一辺が開口
部のサイズよりも大きな半導体素子が開口部上に固着さ
れてあり、前記半導体素子の裏面に他の半導体素子を固
着してあり、それぞれの半導体素子は前記プリント基板
上のパターンと回路接続手段により接続されている事、
もしくは 半導体素子の搭載及びボンデイング用のイン
ナーリードに、その表裏からメッキをしたリードフレー
ムである事を特徴とする。
【０００９】さらに、回路接続手段がワイヤボンデイン
グである事、もしくは 回路接続手段がＴＡＢにてボン
デイングされている事を特徴とする。
【００１０】また、樹脂封止の手段がポッテイングであ
る事、もしくは、樹脂封止の手段がトランスファモール
ドである事を特徴とする。
【００１１】及び、プリント基板をリードフレームに接
続してリードフォーミングした事を特徴とする。
【００１２】
【実施例】以下、本発明の実施例を図１、図２、図３、
図４にて説明する。
【００１３】図１は、本発明のー実施例を示す断面図で
ありプリント基盤に回路接続手段がワイヤボンデイング
で、樹脂封止の手段がポッテイングである例を説明する
図である。
【００１４】図に於いて表側半導体素子１１は接着剤１
５を介し、表裏から使用可能なパターンを形成したプリ
ント基盤１７に開口部を設け、一辺が開口部のサイズよ
りも大きな半導体素子をプリント基盤に搭載してある。
裏側半導体素子１２は接着剤１５を介し表側半導体素子
１１に搭載されている。その後ボンデイングワイヤ１３
により、それぞれの半導体素子とパターン１９を接続し
ていた。その後ポッテイング材１４にて両面の半導体素
子を樹脂封止していた。この回路はコネクター１８によ
り外部と接続されている。接着剤は導電性であっても良
く、非導電性であっても良い。
【００１５】図２は、本発明のもうー実施例を示す断面
図であり、プリント基盤に回路接続手段がＴＡＢで、樹
脂封止の手段がポッテイングである例を説明する図であ
る。
【００１６】図に於いて表側半導体素子１１は接着剤１
５を介しプリント基盤１７に搭載されている。裏側半導
体素子１２は接着剤１５を介し表側半導体素子１１に搭
載されている。表側半導体素子１１、及び、裏側半導体
素子１２は、バンプ２２を介しポリイミドテープ２４に
保持されたフィンガー２１によりパターン１９とアウタ
リード部２３にて接続されている。その後ポッテイング
材１４にて両面の半導体素子を樹脂封止されている。こ
の回路はコネクター１８により外部と接続されている。
【００１７】図３は、本発明の他の実施例を示す断面図
であり、リードフレームに回路接続手段がワイヤボンデ
イングで、樹脂封止の手段がトランスファモールドであ
る例を説明する図である。
【００１８】図に於いて表側半導体素子１１は接着剤１
５を介しインナリードの表裏にメッキされたリードフレ
ーム３２に搭載されている。裏側半導体素子１２は接着
剤１５を介し表側半導体素子１１に搭載されている。そ
の後ボンデイングワイヤ１３にてリードフレームと接続
されている。トランスファモールド材３１にて樹脂封止
された後アウターリードはフオーミングされている。
【００１９】図４も本発明の他の実施例を示す図であ
る。
【００２０】図４に示すように表側半導体素子には複数
の裏側半導体素子を搭載してもよい。
【００２１】また、プリント基盤の開口部も複数あって
も良く、表側半導体素子は複数の開口部全体を覆う形状
に搭載しても良い。表側半導体素子１１、及び、裏側半
導体素子１２は、バンプを介しポリイミドテープに保持
されたフィンガーによりパターン１９とアウタリード部
にて接続しても良い。
【００２２】又、本発明の構造で半導体装置を搭載した
プリント基盤をリードフレームと接続した後、トランス
ファモールドにより樹脂封止した後、アウターリードを
フォーミングした構造でも良い。
【００２３】
【発明の効果】本発明の 半導体装置は、表裏から使用
可能なパターンを形成したプリント基盤に１箇所以上の
開口部を設け、少なくてもその一辺が開口部のサイズよ
りも大きな半導体素子が開口部上に固着し、前記半導体
素子の裏面に他の半導体素子を固着し、それぞれの半導
体素子は前記回路基板上のパターンと回路接続手段によ
り接続されている。そして、このプリント基盤は、半導
体素子の搭載及びボンデイング用のインナーリードに、
その表裏からメッキをしたリードフレームであってもよ
い。
【００２４】さらに、回路接続手段がワイヤボンデイン
グであるか、もしくは、回路接続手段がＴＡＢにてボン
デイングされている。
【００２５】また、樹脂封止の手段がポッテイングであ
るか、もしくは、樹脂封止の手段がトランスファモール
ドである。
【００２６】及び、プリント基板にリードフレームを接
続してリードフォーミングしたものでもよい。
【００２７】以上のような構成により、本発明はプリン
ト基板の両面から半導体素子を搭載する半導体装置に於
いて半導体素子とプリント基板の総厚みを薄くするとい
う効果を有する。
【００２８】さらにリードフレームを使用した樹脂封止
型のパッケージに於いて、リードフレームの表裏から半
導体素子を搭載できるという効果を有する。
【００２９】これにより、複数の半導体素子を内蔵し、
しかも総厚みの薄い半導体装置を得る事ができる。この
ような半導体装置は、小型、薄型を要求される電子機
器、たとえば携帯電話かハードデスク記憶装置に応用す
れば、著しい効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を示す断面図。
【図２】本発明のもう一つの実施例を示す断面図。
【図３】本発明の他の実施例を示す断面図。
【図４】本発明の他の実施例を示す断面図。
【図５】従来の半導体装置を示す断面図。
【図６】従来の半導体装置を示す断面図。
【符号の説明】
11・・・表側半導体素子 12・・・裏面側半導体素子 13・・・ボンデイングワイヤ 14・・・ポッテイング材 15・・・接着剤 19・・・パターン 21・・・フィンガー 22・・・バンプ 23・・・アウタリード部 24・・・ポリイミドテープ 31・・・トランスファモールド 32・・・リードフレーム 33・・・メッキ 61・・・ダイパット 62・・・半導体素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/60 ３１１ Ｒ 6918−4Ｍ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】表裏にパターンを形成したプリント基盤に
    １箇所以上の開口部を設け、少なくてもその一辺が開口
    部のサイズよりも大きな半導体素子が開口部上に固着さ
    れてあり、前記半導体素子の裏面に他の半導体素子を固
    着してあり、それぞれの半導体素子は前記プリント基板
    上のパターンと回路接続手段により接続された後、樹脂
    封止されている事を特徴とする半導体装置。
  2. 【請求項２】半導体素子の搭載及びボンデイング用のイ
    ンナーリード群の表裏からメッキをしたリードフレーム
    に、１箇所以上 インナーリードで囲まれた開口部を設
    け、少なくてもその一辺が開口部のサイズよりも大きな
    半導体素子が開口部上に固着されてあり、前記半導体素
    子の裏面に他の半導体素子を固着してあり、それぞれの
    半導体素子は前記インナーリードと回路接続手段により
    接続された後、樹脂封止されている事を特徴とする半導
    体装置。
  3. 【請求項３】回路接続手段がワイヤボンデイングである
    事を特徴とする請求項１、２記載の半導体装置。
  4. 【請求項４】回路接続手段がＴＡＢにてボンデイングさ
    れている事を特徴とする請求項１、２記載の半導体装
    置。
  5. 【請求項５】樹脂封止の手段がポッテイングである事を
    特徴とする請求項１、２記載の半導体装置。
  6. 【請求項６】樹脂封止の手段がトランスファモールドで
    ある事を特徴とする請求項１、２記載の半導体装置。
  7. 【請求項７】プリント基盤をリードフレームに接続して
    リードフォーミングした事を特徴とする、請求項１、２
    記載の半導体装置。
JP5316965A 1993-12-16 1993-12-16 半導体装置 Pending JPH07169905A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5316965A JPH07169905A (ja) 1993-12-16 1993-12-16 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5316965A JPH07169905A (ja) 1993-12-16 1993-12-16 半導体装置

Publications (1)

Publication Number Publication Date
JPH07169905A true JPH07169905A (ja) 1995-07-04

Family

ID=18082915

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5316965A Pending JPH07169905A (ja) 1993-12-16 1993-12-16 半導体装置

Country Status (1)

Country Link
JP (1) JPH07169905A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231881A (ja) * 2001-02-02 2002-08-16 Oki Electric Ind Co Ltd 半導体チップパッケージ
US6518655B2 (en) 2000-10-16 2003-02-11 Oki Electric Industry Co., Ltd. Multi-chip package-type semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518655B2 (en) 2000-10-16 2003-02-11 Oki Electric Industry Co., Ltd. Multi-chip package-type semiconductor device
JP2002231881A (ja) * 2001-02-02 2002-08-16 Oki Electric Ind Co Ltd 半導体チップパッケージ
JP4571320B2 (ja) * 2001-02-02 2010-10-27 Ｏｋｉセミコンダクタ株式会社 半導体チップパッケージ

Similar Documents

Publication Publication Date Title
US6228683B1 (en) High density leaded ball-grid array package
US7190071B2 (en) Semiconductor package and method for fabricating the same
US5620928A (en) Ultra thin ball grid array using a flex tape or printed wiring board substrate and method
US6593647B2 (en) Semiconductor device
JP3163419B2 (ja) 電子部品の製造方法
US7061124B2 (en) Solder masks including dams for at least partially surrounding terminals of a carrier substrate and recessed areas positioned adjacent to the dams, and carrier substrates including such solder masks
US4819041A (en) Surface mounted integrated circuit chip package and method for making same
JPH10200012A (ja) ボールグリッドアレイ半導体のパッケージ及び製造方法
US5016084A (en) Semiconductor device
US6271057B1 (en) Method of making semiconductor chip package
US7054161B1 (en) Slotted adhesive for die-attach in BOC and LOC packages
JP2001177005A (ja) 半導体装置及びその製造方法
JPH07169905A (ja) 半導体装置
JPH03220736A (ja) 半導体素子の実装方法
JP2768315B2 (ja) 半導体装置
GB2366079A (en) A module card and a method for manufacturing the same
JP2524482B2 (ja) Ｑｆｐ構造半導体装置
JPH0789280A (ja) Ｉｃモジュール
JPH10107091A (ja) 電子部品の実装構造およびその製造方法
JPH1174421A (ja) 複合型半導体装置
JP3062102B2 (ja) 放熱板付きプリント基板
JP2652222B2 (ja) 電子部品搭載用基板
JPH07122701A (ja) 半導体装置およびその製造方法ならびにｐｇａ用リードフレーム
JPH10154766A (ja) 半導体パッケージの製造方法及び半導体パッケージ
JPH07221427A (ja) 表面実装用パッケージ及びパッケージ実装装置