KR200460882Y1 - 멀티-칩 패키지 구조 - Google Patents

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Abstract

멀티-칩 패키지 구조를 개시한다. 멀티-칩 구조는, 기판, DRAM 칩, 플래시 메모리칩, 제1 패키지 본체, 제2 패키지 본체, 및 복수의 솔더볼을 포함한다. DRAM 칩 및 플래시 메모리칩은 그 순서대로 기판 상에 적층된다. 제1 패키지 본체가 기판의 제1 표면 상에 형성되고, DRAM 칩 및 플래시 메모리칩을 밀봉한다. 제2 패키지 본체가 관통공을 밀봉한다. 기판의 제2 표면에는 솔더볼이 배치된다.
Figure R2020080005151
인쇄 회로 기판, 메모리칩, 계단부, 접속 배선, 솔더볼

Description

멀티-칩 패키지 구조{MULTI-CHIP PACKAGE STRUCTURE}
본 고안은 멀티-칩 패키지 구조에 관한 것으로, 보다 구체적으로는 복수의 칩을 갖는 멀티-칩 패키지 구조에 관한 것이다.
반도체 제조 공정에서, IC 패키징은, IC 칩을 보호하고 외부 전기 접속을 제공하며, 이동 또는 운반 시에 칩이 손상되지 않도록 하는 중요한 단계이다. 또한, IC 소자는 IC 시스템이 기능하도록 하기 위해 저항 또는 커패시턴스 등의 수동 소자와 함께 사용될 필요가 있으며, 전자 패키지는 IC 소자에 대한 보호 및 구조 유지를 제공할 수 있다. 일반적으로, IC 칩이 제조된 후의 전자 패키지는 칩 접합, 회로 접속, 밀봉, 회로 기판과의 접합, 시스템 통합 및 기타 단계를 포함한다. 따라서, 전자 패키지는 IC 칩과 다른 전자 소자를 통합하고, 전기 신호를 송신하며, 열을 배출하고, 구조를 유지 및 보호할 수 있다.
현재의 전자 디바이스에서는, 다수의 기능을 수행하기 위해 하나의 디바이스에 많은 전자 소자 또는 칩이 배치되어, 사용자의 요구를 충족시키고 있다. 예컨대, 대부분의 이동 전화(휴대 전화)는 플래시 메모리칩, 동적 랜덤 액세스 메모리(DRAM)칩, 및 그 내부의 제어칩을 포함한다. 그러나, 전술한 칩들은 전자 디바 이스 내에서 각각 상이한 패키징 구조로 형성되므로, 전자 디바이스의 공간을 확대시킨다. 따라서, 전술한 칩을 갖는 전자 디바이스를 박형화 및 소형화하는 것이 곤란하게 된다.
따라서, 본 고안의 목적은, 동적 랜덤 액세스 메모리(DRAM)칩과 플래시 메모리칩을 하나의 패키지 구조로 패키징하기 위한 멀티-칩 패키지 구조를 제공하여, 패키지 구조의 공간을 감소시키고, 멀티-칩 패키지 구조를 갖는 휴대 전화를 박형화 및 소형화하는 것에 있다.
본 고안의 실시예에 따라, 멀티-칩 패키지 구조는, 기판, DRAM 칩, 플래시 메모리칩, 하나 이상의 제1 접속 배선, 하나 이상의 제2 접속 배선, 제1 패키지 본체, 제2 패키지 본체, 및 복수의 솔더볼(solder ball)을 포함한다. 기판은, 제1 표면, 제2 표면, 및 제1 표면과 제2 표면 사이에 형성되는 관통공을 갖는다. DRAM 칩은 기판의 제1 표면 상에 배치되며, DRAM 칩의 액티브 면(active face)이 관통공을 마주보고 있다. 플래시 메모리칩은 DRAM 칩 상에 위치된다. 제1 접속 배선은 플래시 메모리칩과 기판 사이에 전기 접속된다. 제2 접속 배선은 관통공을 통해 DRAM 칩의 액티브 면과 제2 기판의 제2 표면 사이에 전기 접속된다. 제1 패키지 본체는 기판의 제1 표면 상에 형성되며, DRAM 칩, 플래시 메모리칩 및 제1 접속 배선을 밀봉한다. 제2 패키지 본체는 DRAM 칩의 액티브 면과 제2 접속 배선을 밀봉한다. 솔더볼은 기판의 제2 표면 상에 실장되며, 솔더볼의 높이는 제2 패키지 본체의 높이보다 더 높다.
따라서, 본 고안의 실시예에서 개시된 멀티-칩 패키지 구조를 적용하면, 복수의 칩이 하나의 패키지 구조로 패키징되어, 패키징 구조의 공간을 감소시킬 수 있다.
본 고안의 전술한 특징 및 그에 따른 다수의 장점은 첨부 도면과 함께 이하의 상세한 설명을 참조함으로써 더욱 명확하게 이해될 수 있을 것이다.
본 고안의 예시를 더욱 명확하게 하는 동시에 용이하게 이해할 수 있도록 하기 위해, 이하의 설명에서는 도 1a 내지 도 3을 참조한다.
도 1a를 참조하면, 도 1a는 본 고안의 제1 실시예에 따른 멀티-칩 패키지 구조를 도시하는 단면도이다. 멀티-칩 패키지 구조(100)는, 기판(110), DRAM 칩(120), 플래시 메모리칩(130), 제어칩(140), 하나 이상의 제1 접속 배선(150), 하나 이상의 제2 접속 배선(160), 제1 패키지 본체(170), 제2 패키지 본체(180), 및 복수의 솔더볼(190)을 포함한다. DRAM 칩(120), 플래시 메모리칩(130) 및 제어칩(140)은 그 순서대로 기판(110) 상에 적층되어 있다. 제1 접속 배선(150)은 플래시 메모리칩(130)과 기판(110) 사이에 전기 접속된다. 본 실시예에서, 제1 접속 배선(150)은 또한 제어칩(140)과 기판(110) 사이에 전기 접속된다. 제2 접속 배선(160)은 DRAM 칩(120)과 기판(110) 사이에 전기 접속된다. 제1 패키지 본체(170)는 DRAM 칩(120), 플래시 메모리칩(130) 및 제1 접속 배선(150)을 밀봉한다. 제2 패키지 본체(180)는 DRAM 칩(120)의 액티브 면과 관통공(113)을 관통하는 제2 접속 배선(160)을 밀봉시킨다. 솔더볼(190)은 멀티-칩 패키지 구조(100)를 전 자 디바이스(휴대 전화 등)의 캐리어(도시하지 않음)에 전기 접속시키기 위해 기판(110) 상에 실장되며, 여기서 캐리어는 인쇄 회로 기판(PCB), 가요성 인쇄 회로(FPC) 또는 주기판이 될 것이다.
도 1a를 참조하면, 본 실시예의 기판(110)은 제1 표면(111), 제2 표면(112) 및 관통공(113)을 갖는다. 기판(110)의 2개의 대향 표면인 제1 표면(111)과 제2 표면(112) 사이에는 관통공(113)이 형성되어 있으며, 관통공(113)의 면적은 DRAM 칩(120)의 면적보다 작다. 기판(110)은 비스말레이미드 트리아진(Bismaleimide Triazine), 에폭시 수지, 세라믹 또는 유기 광섬유 등의 유전체 재료로 구성될 것이다. 기판(110)은 하나 이상의 수동 소자(114), 하나 이상의 접합 패드(115) 및 회로(도시하지 않음)를 포함할 것이다. 수동 소자(114)로는 커패시턴스, 인덕턴스 또는 저항이 가능하다. 접합 패드(115)는 기판(110)의 제1 표면(111) 및 제2 표면(112) 상에 위치될 것이다. 본 실시예에서, 수동 소자(114)는 표면 실장 기술(SMT : Surface Mount Technology) 방법에 의해 기판(110)의 제1 표면(111) 상에 배치되고, 접합 패드(115) 및 회로에 전기 접속될 것이다. 그러나, 본 고안은 이러한 것으로 한정되지 않으며, 일실시예에서는 수동 소자(114)가 기판(110)에 내장될 수도 있다.
다시 도 1a를 참조하면, 본 실시예의 DRAM 칩(120)은 기판(110)의 제1 표면(111)에 실장되고, 관통공(113) 상에 위치될 것이다. 이때, DRAM 칩(120)의 액티브 면은 기판(110)의 제1 표면(111)과 마주보며, DRAM 칩(120)의 액티브 면의 일부분이 관통공(113)을 통해 노출된다. 플래시 메모리칩(130) 및 제어칩(140)은 그 순서대로 DRAM 칩(120)의 배면(액티브 면의 반대측)에 적층되며, 제어칩(140)은 플래시 메모리칩(130)의 표면을 완전히 덮지 못하여, 플래시 메모리칩(130)의 표면의 일부가 노출된다. 본 실시예에서, 제어칩(140)의 면적은 플래시 메모리칩(130)의 면적보다 작을 것이다. 이와 달리, 제어칩(140)의 일부분이 플래시 메모리칩(130) 상에 위치되어, 플래시 메모리칩(130)의 표면의 일부를 노출시킬 수도 있다.
다시 도 1a를 참조하면, 본 실시예에서는 제1 접속 배선(150) 및 제2 접속 배선(160)을 구성하는 재료로 금, 은, 구리 또는 알루미늄이 사용될 수도 있다. 제1 접속 배선(150)은 플래시 메모리칩(130)의 액티브 면과 기판(100)의 제1 표면(111) 상의 접합 패드(115) 사이에 전기 접속되며, 또한 제어칩(140)과 기판 상의 접합 패드(115) 사이에 전기 접속된다. 제2 접속 배선(160)은 관통공(113)을 통해 DRAM 칩(120)의 액티브 면과 기판(110)의 제2 표면(112) 상의 접합 패드(115) 사이에 전기 접속된다.
다시 도 1a를 참조하면, 본 실시예의 제1 패키지 본체(170) 및 제2 패키지 본체(180)는 에폭시 수지, PMMA, 폴리카보네이트 또는 실리카 재료로 구성될 것이다. 제1 패키지 본체(170)는 기판(110)의 제1 표면(111) 상에 형성되어, DRAM 칩(120), 플래시 메모리칩(130), 제1 접속 배선(150) 및 수동 소자(114)를 밀봉한다. 제2 패키지 본체(180)는 기판(110)의 관통공(113)에 형성되어, 관통공(113)(즉, DRAM 칩(120)의 액티브 면의 일부분) 및 제2 접속 배선(160)을 밀봉한다. 솔더볼(190)은 솔더볼 이식 장치(solder vall implanter)에 의해 기판(110)의 제2 표면(112) 상에 실장된다. 솔더볼(190)의 재료로는 주석, 알루미늄, 니켈, 은, 구리, 인듐 또는 이들의 합금이 사용되며, 솔더볼(190)의 높이는 제2 패키지 본체(180)보다 높고, 솔더볼(190)과 제2 패키지 본체(180) 간이 높이의 차이는 적어도 0.1㎜보다 크다. 따라서, 멀티-칩 패키지 구조(100)가 전자 디바이스의 캐리어 상에 실장될 때, 제2 패키지 본체(180)는 솔더볼(190)의 접합에 지장을 주지 않게 된다.
본 실시예의 멀티-칩 패키지 구조(100)를 제조할 때, 먼저, DRAM 칩(120)이 기판(110)에 실장되며, 제2 접속 배선(160)이 DRAM 칩(120)과 기판(110) 사이에 전기 접속되며, 제2 패키지 본체(180)가 형성된다. 그 후, 플래시 메모리칩(130)과 제어칩(140)이 그 순서대로 DRAM 칩(120) 상에 적층되며, 제1 접속 배선(150)이 플래시 메모리칩(130)과 기판(110) 사이 및 제어칩(140)과 기판(110) 사이에 전기 접속될 수 있다. 그리고나서, 기판(110)의 제1 표면(111) 상에 제1 패키지 본체(170)가 형성된다. 그 다음에, 솔더볼(190)이 기판(110)에 실장되어, 멀티-칩 패키지 구조(100)를 형성한다.
또 다른 실시예에서, 플래시 메모리칩(130)과 제어칩(140)이 먼저 그 순서대로 DRAM 칩(120) 상에 적층된다. 그 후, DRAM 칩(120), 플래시 메모리칩(130) 및 제어칩(140)이 기판(110)에 실장된다. 그리고나서, 복수의 제1 접속 배선(150)이 플래시 메모리칩(130)과 기판(110) 사이 및 제어칩(140)과 기판(110) 사이에 전기 접속되며, 제2 접속 배선(160)이 관통공을 통해 DRAM 칩(120)과 기판(110) 사이에 전기 접속된다. 그 후, 제1 패키지 본체(170) 및 제2 패키지 본체(180)가 형성되어 기판(110) 상에 실장된다. 그러나, 본 고안의 멀티-칩 패키지 구조(100)는 전 술한 것으로 제한되지 않고 어떠한 제조 순서에 따라서도 구성될 수 있다.
따라서, DRAM 칩(120), 플래시 메모리칩(130) 및 제어칩(140)은 전자 디바이스(휴대 전화 등)의 단일 패키지 구조 내에 패키징될 수 있으며, 이로써 패키지 구조의 공간을 감소시키고, 전자 디바이스를 박형화 및 소형화할 수 있다.
도 1b를 참조하면, 도 1b에는 본 고안의 제1 실시예에 따른 멀티-칩 패키지 구조를 나타내는 단면도가 도시되어 있다. 제어칩(140)은 전술한 설명으로 한정되지 않고 멀티-칩 패키지 구조(100) 내의 다른 위치에 배치될 수도 있다. 또 다른 실시예(도 1b 등에 도시된 실시예)에서, 제어칩(140)은 기판(110) 상에 실장될 것이며, 하나 이상의 제3 접속 배선(141)이 제어칩(140)과 기판(110) 사이에 전기 접속된다. 이때, 제어칩(140)은 DRAM 칩(120)과 플래시 메모리칩(130)의 한쪽 측면에 위치된다.
도 2를 참조하면, 도 2에는 본 고안의 제2 실시예에 따른 멀티-칩 패키지 구조를 나타내는 단면도가 도시되어 있다. 제1 실시예에 도시된 구성요소와 동일한 구성요소에 대해서는 제2 실시예에서도 동일한 도면부호가 부여되어 있다. 제2 실시예에 도시된 구조는 그 구성 및 기능에 있어서 제1 실시예에 도시된 구조와 유사하므로, 여기서는 구체적으로 설명하지 않는다.
도 2를 참조하면, 제1 실시예에 비해, 제2 실시예의 멀티-칩 패키지 구조(100a)의 기판(110)은, 관통공(113)에 형성되고 기판(110)의 제1 표면(111)에 연결되어 제1 표면(111) 상에 리세스부를 형성하는 제1 계단부(first stepped portion)(116a)를 더 포함한다. DRAM 칩(120)이 기판(110)의 제1 표면(111) 상에 실장될 때, DRAM 칩(120)은 제1 계단부(116a)에 수용되고, 관통공(113)에 유지된다. 그리고나서, 제2 접속 배선(160)이 DRAM 칩(120)과 기판(110) 사이에 관통공(113)을 통해 전기 접속된다. 따라서, DRAM 칩(120), 플래시 메모리칩(130) 및 제어칩(140)을 기판(110) 상에 적층한 구조의 높이가 감소될 수 있으며, 이로써 멀티-칩 패키지 구조(100a)의 전체 높이를 감소시킬 수 있다.
도 3을 참조하면, 도 3에는 본 고안의 제3 실시예에 따른 멀티-칩 패키지 구조를 나타내는 단면도가 도시되어 있다. 제1 실시예에 도시된 구성요소와 동일한 구성요소에 대해서는 제3 실시예에서도 동일한 도면부호가 부여되어 있다. 제3 실시예에 도시된 구조는 그 구성 및 기능에 있어서 제1 실시예와 유사하므로, 여기서는 상세하게 설명하지 않는다.
다시 도 3을 참조하면, 제1 실시예에 비해, 제3 실시예의 멀티-칩 패키지 구조(100b)의 기판(110)은, 관통공(113)에 형성되고 기판(110)의 제2 표면(112)에 연결되어 제2 표면(112) 상에 리세스부를 형성하는 제2 계단부(116b)를 더 포함한다. 이때, 제2 계단부(116b)에는 하나 이상의 접합 패드(115b)가 형성되며, 제2 접속 배선(160)이 DRAM 칩(120)과 접합 패드(115b) 사이에 전기 접속된다. 관통공(113)과 제2 계단부(116b)에는 제2 패키지 본체(180)가 형성된다. 따라서, 기판(110)의 제2 표면(112) 상의 제2 패키지 본체(180)의 높이가 감소될 수 있다. 또한, 제2 패키지 본체(180)는 기판(110)의 제2 표면(112) 밖으로 돌출하지 않을 수도 있다.
따라서, 본 고안의 각각의 실시예에 도시된 멀티-칩 패키지 구조는 적어도 2개의 칩을 단일 패키지 구조 내에 패키징할 수 있으므로, 패키지 구조의 공간을 감 소시킨다.
전술한 본 고안의 실시예는 본 고안을 이러한 것으로 제한하기 위한 것이 아니라 본 고안의 예시를 목적으로 하는 것이다. 따라서, 첨부된 청구범위에서 한정되는 바와 같은 본 고안의 기술사상 및 요지 내에서 각종 수정예 및 유사한 구성예가 이루어질 수 있으며, 이러한 수정예 및 구성예는 모두 본 고안에 포함되는 것으로 이해되어야 한다.
도 1a는 본 고안의 제1 실시예에 따른 멀티-칩 패키지 구조를 도시하는 단면도.
도 1b는 본 고안의 제1 실시예에 따른 멀티-칩 패키지 구조를 도시하는 단면도.
도 2는 본 고안의 제2 실시예에 따른 멀티-칩 패키지 구조를 도시하는 단면도.
도 3은 본 고안의 제3 실시예에 따른 멀티-칩 패키지 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 100a, 100b : 멀티-칩 패키지 구조
110 : 기판
111 : 제1 표면
112 : 제2 표면
113 : 관통공
114 : 수동 소자
115 : 접합 패드
116a : 제1 계단부
116b : 제2 계단부
120 : 동적 랜덤 액세스 메모리(DRAM)칩
130 : 플래시 메모리칩
140 : 제어칩
141 : 제3 접속 배선
150 : 제1 접속 배선
160 : 제2 접속 배선
170 : 제1 패키지 본체
180 : 제2 패키지 본체
190 : 솔더볼

Claims (9)

  1. 멀티-칩 패키지 구조에 있어서,
    제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에 형성된 관통공, 및 상기 관통공에 형성되고 상기 제2 표면에 연결되어 있는 제2 계단부를 갖는 기판;
    상기 기판의 상기 제1 표면 상에 배치되고, 상기 관통공을 마주보는 액티브 면(active face)을 갖는 동적 랜덤 액세스 메모리(DRAM)칩;
    상기 DRAM 칩 상에 배치되는 플래시 메모리칩;
    상기 플래시 메모리칩과 상기 기판 사이에 전기 접속되는 하나 이상의 제1 접속 배선;
    상기 관통공을 통하여 상기 DRAM 칩의 상기 액티브 면과 상기 기판의 상기 제2 표면 사이에 전기 접속되고, 상기 DRAM 칩과 상기 제2 계단부 사이에 전기 접속되는 하나 이상의 제2 접속 배선;
    상기 기판의 상기 제1 표면 상에 형성되며, 상기 DRAM 칩, 상기 플래시 메모리칩 및 상기 제1 접속 배선을 밀봉하는 제1 패키지 본체;
    상기 DRAM 칩의 상기 액티브 면 및 상기 제2 접속 배선을 밀봉하고, 상기 제2 계단부 상에 형성되며 상기 제2 표면 밖으로 돌출하지 않는 제2 패키지 본체; 및
    상기 기판의 상기 제2 표면 상에 실장되며, 상기 제2 패키지 본체보다 높이가 높은 복수의 솔더볼(solder ball)
    을 포함하는, 멀티-칩 패키지 구조.
  2. 제1항에 있어서,
    상기 플래시 메모리칩 상에 배치되고, 상기 기판에 전기 접속되는 제어칩을 더 포함하는, 멀티-칩 패키지 구조.
  3. 제1항에 있어서,
    상기 기판의 제1 표면 상에 배치되고, 상기 기판에 전기 접속되는 제어칩을 더 포함하는, 멀티-칩 패키지 구조.
  4. 제1항에 있어서,
    상기 솔더볼과 상기 제2 패키지 본체 간의 높이의 차이가 0.1㎜보다 큰, 멀티-칩 패키지 구조.
  5. 제1항에 있어서,
    상기 멀티-칩 구조는 휴대 전화의 캐리어(carrier) 상에 실장되는, 멀티-칩 패키지 구조.
  6. 제5항에 있어서,
    상기 캐리어는 인쇄 회로 기판(PCB) 또는 가요성 인쇄 회로(FPC)인, 멀티-칩 패키지 구조.
  7. 제1항에 있어서,
    상기 기판은, 상기 관통공에 형성되고 상기 제1 표면에 연결되는 제1 계단부(first stepped portion)를 더 포함하며,
    상기 DRAM 칩은 상기 제1 계단부에 수용되는,
    멀티-칩 패키지 구조.
  8. 삭제
  9. 멀티-칩 패키지 구조에 있어서,
    제1 표면, 제2 표면, 상기 제1 표면과 상기 제2 표면 사이에 형성된 관통공, 및 상기 관통공에 형성되고 상기 제2 표면에 연결되어 있는 제2 계단부를 갖는 기판;
    상기 기판의 상기 제1 표면 상에 배치되고, 상기 관통공을 마주보는 액티브 면(active face)을 갖는 동적 랜덤 액세스 메모리(DRAM)칩;
    상기 DRAM 칩 상에 배치되는 플래시 메모리칩;
    상기 기판의 상기 제1 표면 상에 배치되는 제어칩;
    상기 플래시 메모리칩과 상기 기판 사이에 전기 접속되는 하나 이상의 제1 접속 배선;
    상기 관통공을 통하여 상기 DRAM 칩의 상기 액티브 면과 상기 기판의 상기 제2 표면 사이에 전기 접속되고, 상기 DRAM 칩과 상기 제2 계단부 사이에 전기 접속되는 하나 이상의 제2 접속 배선;
    상기 기판의 상기 제1 표면 상에 형성되며, 상기 DRAM 칩, 상기 플래시 메모리칩, 상기 제어칩 및 상기 제1 접속 배선을 밀봉하는 제1 패키지 본체;
    상기 DRAM 칩의 상기 액티브 면 및 상기 제2 접속 배선을 밀봉하고, 상기 제2 계단부 상에 형성되며 상기 제2 표면 밖으로 돌출하지 않는 제2 패키지 본체;
    상기 기판의 상기 제2 표면 상에 실장되며, 상기 제2 패키지 본체보다 높이가 높은 복수의 솔더볼(solder ball); 및
    상기 기판에 내장되는 하나 이상의 수동 소자
    를 포함하는,
    멀티-칩 패키지 구조.
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