DE102004031954B4 - Halbleiterpackung mit gestapelten Chips - Google Patents

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Abstract

Halbleiterpackung, gekennzeichnet durch folgenden Aufbau:
– ein erstes Substrat (PCB1) mit einer ersten Oberfläche (1A), einer dieser gegenüberliegenden zweiten Oberfläche (1B), auf der ersten Oberfläche (1A) ausgebildeten externen Verbindungsanschlüssen (BL) und äußeren Kontaktflecken (LD1), die auf der zweiten Oberfläche (1B) ausgebildet sind,
– einen ersten Halbleiterchip (CP1), der mit einer ersten Oberfläche auf der zweiten Oberfläche des ersten Substrats (PCB1) angebracht ist und auf einer seiner ersten gegenüberliegenden zweiten Oberfläche mittige Kontaktstellen aufweist,
– ein zweites Substrat (PCB2), das mit seiner ersten Oberfläche (2A) an der zweiten Oberfläche des ersten Halbleiterchips (CP1) angebracht ist und äußere Kontaktflecken (OLD1) auf seiner ersten Oberfläche (2A) oder einer dieser gegenüberliegenden zweiten Oberfläche (2B), ein Fenster (WDW2), das sich zwischen der ersten und der zweiten Oberfläche (2A, 2B) erstreckt, und innere Kontaktflecken (ILD2) auf seiner zweiten Oberfläche (2B) um das Fenster (WDW2) herum beinhaltet, die durch das Fenster (WDW2) hindurch elektrisch...

Description

  • Die Erfindung bezieht sich auf eine Halbleiterpackung mit mehreren gestapelten Halbleiterchips.
  • Mit abnehmender Abmessung elektronischer Produkte werden auch darauf montierte Halbleiterbauelemente höher integriert und kleiner hinsichtlich der Abmessung. Daher wurde aktiv Forschung hinsichtlich der Reduzierung von Abmessung und Dicke von Halbleiterpackungen betrieben, um mehr Halbleiterchips auf einem Substrat begrenzter Abmessung anbringen zu können. Als Ergebnis dieser aktiven Forschung wurde der Typ der sogenannten Chip-Scale-Packung (CSP) entwickelt.
  • Die CSP reduziert die Fläche, die von einem Halbleiterbauelement belegt wird, durch Fertigen der Abmessung des Halbleiterbauelements nahezu identisch mit jener des Halbleiterchips innerhalb der Packung. Außerdem ist der kürzlichen Entwicklung der CSP eine CSP vom Stapeltyp gefolgt, welche die belegte Fläche des Halbleiterbauelements durch Stapeln mehrerer Halbleiterchips auf einem einzigen Substrat reduziert.
  • 1 veranschaulicht ein Beispiel einer Chippackung eines allgemeinen Stapeltyps. Unter Berücksichtigung der Abmessung der Chippackung wird ein Bondprozess unter Verwendung einer Verdrahtung WR in einer Chippackung 100 vom Stapeltyp von 1 durchgeführt. Das heißt, anstelle des Stapelns von Leiterplatten auf Halbleiterchips CP1 und CP2 werden die jeweiligen Halbleiterchips CP1 und CP2 gestapelt und mit einem Substrat SBT unter Verwendung der Verdrahtung WR verbunden. Zwischen das Substrat und die Halbleiterpackung CP1 und zwischen die Halbleiterchips CP1 und CP2 wird ein Isolations- oder Klebematerial IS gefüllt.
  • Wenn bei der Packung 100 vom Stapeltyp von 1 die Halbleiterchips CP1 und CP2 eine Kantenkontaktstellenstruktur aufweisen, besteht kein erhebliches Problem bei der Herstellung der Packung. Wenn jedoch bei der Packung 100 vom Stapeltyp die Halbleiterchips CP1 und CP2 eine mittige Kontaktstellenstruktur aufweisen, bestehen einige Schwierigkeiten bei der Herstellung der Packung.
  • Der Grund liegt in der Tatsache, dass ein Bondvorgang in einer Packungsstruktur vom flachen Typ, der einen einzigen Halbleiterchip für die Packung verwendet, in der Mitte des Halbleiterchips ausgeführt wird, während er in einer Packung vom Stapeltyp am äußeren Umfang des Halbleiterchips durchgeführt wird. So ist bei der Packung vom Stapeltyp ein zusätzlicher Konstruktionsprozess notwendig, um den Bondvorgang am äußeren Umfang des Halbleiterchips auszuführen.
  • Es sind auch bereits verschiedentlich Halbleiterpackungen mit mehreren gestapelten Halbleiterchips und zwischenliegenden Abstands-/Substratschichten mit Fenster vorgeschlagen worden, durch die hindurch zugeordnete Kontaktstellen z.B. einer mittigen Chipkontaktstellenstruktur mit fensterrandnahen Kontaktflecken der betreffenden Abstands-/Substratschicht mittels Bonddrähten elektrisch verbunden sind, siehe z.B. die nachveröffentlichte Offenlegungsschrift DE 102 59 221 A1 sowie die Offenlegungsschriften EP 1 156 529 A2 und JP 2002-231881 A und die Patentschrift US 5.804.874.
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer Halbleiterpackung mit mehreren gestapelten Halbleiterchips zugrunde, mit der sich die oben genannten Schwierigkeiten herkömmlicher Packungen dieser Art wenigstens teilweise vermeiden lassen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung einer Halbleiterpackung mit den Merkmalen des Anspruchs 1, 3 oder 9.
  • Die Erfindung stellt eine Halbleiterpackung zur Verfügung, ohne einen zusätzlichen Prozess zu benötigen, indem ein Halbleiterchip mit mittiger Kontaktstellenstruktur benutzt wird, wobei die Packung eine vergleichbar große Abmessung wie eine Packung vom flachen Typ besitzt.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 eine schematische Seitenansicht einer herkömmlichen Chippackung vom Stapeltyp,
  • 2 eine schematische Seitenansicht einer Halbleiterpackung gemäß einer ersten Ausführungsform der Erfindung,
  • 3 eine schematische Perspektivansicht, die Verbindungsbeziehungen eines dritten Substrats einer Halbleiterpackung und eines zweiten Halbleiterchips von 2 veranschaulicht,
  • 4A eine schematische Seitenansicht einer Halbleiterpackung gemäß einer zweiten Ausführungsform der Erfindung,
  • 4B eine schematische Seitenansicht einer modifizierten Struktur der in 4A gezeigten Halbleiterpackung und
  • 5 eine schematische Seitenansicht einer Halbleiterpackung gemäß einer dritten Ausführungsform der Erfindung.
    •
  • 2 ist eine schematische Seitenansicht einer Halbleiterpackung 200 gemäß einer ersten Ausführungsform der Erfindung. 3 ist eine schematische Perspektivansicht, welche Verbindungsbeziehungen eines dritten Substrats der Halbleiterpackung 200 und eines zweiten Halbleiterchips von 2 veranschaulicht. Bezugnehmend auf die 2 und 3 beinhaltet die Halbleiterpackung 200 gemäß einer ersten Ausführungsform der Erfindung ein erstes Substrat PCB1, einen ersten Halbleiterchip CP1, ein zweites Substrat PCB2, wenigstens einen zweiten Halbleiterchip CP2 und wenigstens ein drittes Substrat PCB3.
  • Das erste Substrat PCB1 weist auf einer ersten Oberfläche 1A angebrachte externe Verbindungsanschlüsse BL und auf einer zweiten Oberfläche 1B, welche die entgegengesetzte Seite zu der ersten Oberfläche 1A ist, mehrere Kontaktflecke LD1 auf. Die externen Verbindungsanschlüsse BL können Leiterrahmen oder Lotkugeln sein. 2 veranschaulicht die externen Verbindungsanschlüsse BL vom Kugeltyp.
  • Die Kontaktflecke LD1 des ersten Substrats PCB1 sind auf einem äußeren Umfang des ersten Substrats PCB1 angeordnet. Die externen Verbindungsanschlüsse BL und die entsprechenden Kontaktflecke LD1 des ersten Substrats PCB1 sind mit einer ersten Schaltkreisstruktur PTN1 auf dem ersten Substrat PCB1 verbunden. Die erste Schaltkreisstruktur PTN1 des ersten Substrats PCB1 und die Kontaktflecken LD1 sind elektrisch verbunden, wenngleich dies der Einfachheit halber in 2 nicht explizit dargestellt ist.
  • Der auf der zweiten Oberfläche 1B des ersten Substrats PCB1 angebrachte erste Halbleiterchip CP1 weist eine mittige Kontaktstellenstruktur auf. Der erste Halbleiterchip CP1 ist auf dem ersten Substrat PCB1 angebracht, jedoch gegenüber selbigem isoliert.
  • Eine erste Oberfläche 2A des zweiten Substrats PCB2 ist an dem ersten Halbleiterchip CP1 angebracht. Dieses beinhaltet mehrere äußere Kontaktflecken OLD2 an einem Außenumfang einer zweiten Oberfläche 2B, die der ersten Oberfläche 1A entgegengesetzt ist, ein Fenster WDW2, das die erste Oberfläche 2A und eine zweite Oberfläche 2B durchdringt, sowie innere Kontaktflecken ILD2 um das Fenster WDW2 der zweiten Oberfläche 2B herum.
  • Die äußeren Kontaktflecken OLD2 und die inneren Kontaktflecken ILD2 sind durch eine zweite Schaltkreisstruktur PTN2 auf dem zweiten Substrat PCB2 verbunden. Die äußeren Kontaktflecken OLD2 des zweiten Substrats PCB2 sind mit den Kontaktflecken LD1 des ersten Substrats PCB1 durch ein elektrisches Verbindungsmedium WR, z.B. einen Draht, verbunden.
  • Außerdem sind die inneren Kontaktflecken ILD2 des zweiten Substrats PCB2 mit nicht gezeigten Kontaktstellen des ersten Halbleiterchips CP1 über das Fenster WDW2 des zweiten Substrats PCB2 durch das elektrische Verbindungsmedium WR verbunden.
  • Daher werden Signale, die über die externen Verbindungsanschlüsse BL angelegt werden, an die äußeren Kontaktflecken OLD2 des zweiten Substrats PCB2 über die Kontaktflecken LD1 des ersten Substrats PCB1 und das elektrische Verbindungsmedium WR angelegt.
  • Die an die äußeren Kontaktflecken OLD2 des zweiten Substrats PCB2 angelegten Signale werden an die inneren Kontaktflecken ILD2 über die zweite Schaltkreisstruktur PTN2 und dann an nicht gezeigte mittige Kontaktstellen des ersten Halbleiterchips CP1 durch das elektrische Verbindungsmedium WR angelegt.
  • Das Fenster WDW2 des zweiten Substrats PCB2 ist eine Öffnung, die das erste Substrat PCB1 durchdringt und in einer Ausführungsform in der Mitte platziert ist. Die inneren Kontaktflecken ILD2 des zweiten Substrats PCB2 und die nicht gezeigten mittigen Kontaktstellen des ersten Halbleiterchips CP1 sind durch das elektrische Verbindungsmedium WR verbunden.
  • Die Abmessung des zweiten Substrats PCB2 ist nahezu die gleiche wie jene des ersten Halbleiterchips CP1 und ist geringer als jene des ersten Substrats PCB1. Somit kann anders als bei der Halbleiterpackung 100 der 1 die Abmessung der Packung vom Stapeltyp nahezu die gleiche wie jene einer Packung des flachen Typs sein.
  • Der zweite Halbleiterchip CP2 ist auf der zweiten Oberfläche 2B des zweiten Substrats PCB2 angebracht. Ein Isolations- und Klebematerial ist zwischen den zweiten Halbleiterchip CP2 und das zweite Substrat PCB2 gefüllt. Wenigstens ein drittes Substrat PCB3 ist an seiner ersten Oberfläche 3A an dem zweiten Halbleiterchip CP2 angebracht und beinhaltet äußere Kontaktflecken OLD3 an dem äußeren Umfang einer zweiten Oberfläche 3B, die der ersten Oberfläche 3A entgegengesetzt ist.
  • Außerdem beinhaltet der zweite Halbleiterchip CP2 auch ein Fenster WDW3, das sich zwischen der ersten Oberfläche 3A und der zweiten Oberfläche 3B erstreckt, sowie innere Kontaktflecken ILD3 um das Fenster WDW3 der zweiten Oberfläche 3B herum.
  • Das dritte Substrat PCB3 weist eine zu dem zweiten Substrat PCB2 identische Struktur auf. Verbindungsbeziehungen des dritten Substrats PCB3 und des zweiten Halbleiterchips CP2 sind identisch zu jenen des zweiten Substrats PCB2 und des ersten Halbleiterchips CP1.
  • 3 ist eine schematische Perspektivansicht, die Verbindungsbeziehungen des dritten Substrats PCB3 und des zweiten Halbleiterchips CP2 veranschaulicht. Das Fenster WDW3 des dritten Substrats PCB3 ist in der Mitte des dritten Substrats PCB3 platziert, korrespondierend zur Lage mittiger Kontaktstellen CPD des zweiten Halbleiterchips CP2. Die inneren Kontaktflecken ILD3 des dritten Substrats PCB3 sind mit den mittigen Kontaktstellen CPD des zweiten Halbleiterchips CP2 durch das elektrische Verbindungsmedium WR verbunden.
  • Die inneren Kontaktflecken ILD3 und die äußeren Kontaktflecken OLD3 sind durch eine dritte Schaltkreisstruktur PTN3 verbunden. Die äußeren Kontaktflecken OLD3 des dritten Substrats PCB3 sind mit den Kontaktflecken LD1 des ersten Substrats PCB1 durch das elektrische Verbindungsmedium WR verbunden.
  • Die Abmessung des dritten Substrats PCB3 ist nahezu die gleiche wie jene des zweiten Halbleiterchips CP2 und geringer als jene des ersten Substrats PCB1. Das zweite Substrat PCB2 und das dritte Substrat PCB3 können eine Leiterplatte (PCB), ein Schaltkreisfilm- oder ein Schaltkreisstreifensubstrat sein. Außerdem kann das elektrische Verbindungsmedium WR aus einem leitfähigen Draht bestehen.
  • In einer Struktur wie der in den 2 und 3 dargestellten Halbleiterpackung 200 folgt der gesamte Packungsprozess einem allgemeinen Prozess, ohne irgendeinen zusätzlichen Prozess zu erfordern, und somit besteht kein Zuverlässigkeitsproblem.
  • Außerdem sind die Substrate durch die leitfähigen Drähte verbunden, und die Abmessung des zweiten Substrats PCB2 und des dritten Sub strats PCB3 sind jenen des Halbleiterchips ähnlich. Daher kann die Abmessung der Halbleiterpackung 200 nahezu gleich wie diejenige einer Packung vom flachen Typ sein.
  • 4A ist eine schematische Seitenansicht einer Halbleiterpackung gemäß einer zweiten Ausführungsform der Erfindung. Bezugnehmend auf 4A sind Richtungen des zweiten Substrats PCB2 und des ersten Halbleiterchips CP1 entgegengesetzt zu jener der Halbleiterpackung 200 in 2. In ähnlicher Weise sind Richtungen des dritten Substrats PCB3 und des zweiten Halbleiterchips CP2 entgegengesetzt zu jener der Halbleiterpackung 200 in 2.
  • Ein erstes Substrat PCB1 einer Halbleiterpackung 400 gemäß der zweiten Ausführungsform der Erfindung weist eine identische Struktur mit dem ersten Substrat PCB1 der Halbleiterpackung 200 in 2 gemäß der ersten Ausführungsform der Erfindung auf. Anders als 2 zeigt 4A einen Durchkontakt V1, durch den die Kontaktflecken LD1 mit der Schaltkreisstruktur PTN1 auf dem ersten Substrat PCB1 verbunden sind.
  • Eine erste Oberfläche 12A eines zweiten Substrats PCB2 ist an einer zweiten Oberfläche 11B des ersten Substrats PCB1 angebracht und beinhaltet die äußeren Kontaktflecken OLD2 an einem äußeren Umfang der zweiten Oberfläche 12B, die eine zu der ersten Oberfläche 12A entgegengesetzte Seite ist.
  • Das zweite Substrat PCB2 beinhaltet ein Fenster WDW2, das sich durch die erste Oberfläche 12A und die zweite Oberfläche 12B hindurch erstreckt, und die inneren Kontaktflecken ILD2 um das Fenster WDW2 der ersten Oberfläche 12A herum. Das zweite Substrat PCB2 beinhaltet einen Durchkontakt V2, durch den die äußeren Kontaktflecken OLD2 mit der Schaltkreisstruktur PTN2 verbunden sind.
  • Die äußeren Kontaktflecken OLD2 des zweiten Substrats PCB2 sind mit den Kontaktflecken LD1 des ersten Substrats PCB1 durch das elektrische Verbindungsmedium WR verbunden, und die inneren Kontaktflecken ILD2 des zweiten Substrats PCB2 sind mit nicht gezeigten Kontaktstellen des ersten Halbleiterchips CP1 über das Fenster WDW2 des zweiten Substrats PCB2 durch das elektrische Verbindungsmedium WR verbunden.
  • Der auf der zweiten Oberfläche 12B des zweiten Substrats PCB2 angebrachte erste Halbleiterchip CP1 weist die mittige Kontaktstellenstruktur auf.
  • Die Verbindungsstruktur des dritten Substrats PCB3 und des zweiten Halbleiterchips CP2 ist identisch mit jener des zweiten Substrats PCB2 und des ersten Halbleiterchips CP1. Äußere Kontaktstellen OLD3 des dritten Substrats PCB3 sind mit den Kontaktstellen LD1 des ersten Substrats PCB1 durch das elektrische Verbindungsmedium WR verbunden. Das dritte Substrat PCB3 beinhaltet einen Durchkontakt V3, durch den die äußeren Kontaktflecken OLD3 mit der Schaltkreisstruktur PTN3 verbunden sind.
  • Die inneren Kontaktflecken OLD3 des dritten Substrats PCB3 sind mit nicht gezeigten Kontaktstellen des zweiten Halbleiterchips CP2 über ein Fenster WDW3 des dritten Substrats PCB3 durch das elektrische Verbindungsmedium WR verbunden. Die Abmessungen des zweiten Substrats PCB2 und des dritten Substrats PCB3 sind geringer als jene des ersten Substrats PCB1.
  • In einer Halbleiterpackung 400 gemäß der zweiten Ausführungsform der Erfindung sind Richtungen des zweiten Substrats PCB2 und des ersten Halbleiterchips CP1 entgegengesetzt zu jener der Halbleiterpackung 300 in 3, und Richtungen des dritten Substrats PCB3 und des zweiten Halbleiterchips CP3 sind entgegengesetzt zu jener der Halbleiterpackung 300 in 3. Diese Struktur ist jener der Packung vom flachen Typ mit nur einem einzigen Halbleiterchip ähnlich.
  • Daher kann ein Packungssubstrat vom flachen Typ als das zweite Substrat PCB2 und das dritte Substrat PCB3 verwendet werden. Wenn dies der Fall ist, werden Teile der Struktur vereinfacht, was zu Kosteneinsparungen führt.
  • 4B ist eine schematische Seitenansicht einer modifizierten Struktur der in 4A gezeigten Halbleiterpackung. Eine in 4B gezeigte Halbleiterpackung 410 beinhaltet keinen Durchkontakt in dem zweiten und dem dritten Substrat PCB2 und PCB3.
  • Anders als das zweite und das dritte Substrat PCB2 und PCB3 der in 4A gezeigten Halbleiterpackung 400 weisen das zweite und das dritte Substrat PCB2 und PCB3 der in 4B gezeigten Halbleiterpackung 410 die äußeren Kontaktflecken OLD2 und OLD3 auf den ersten Oberflächen 12A beziehungsweise 13A auf, so dass die äußeren Kontaktflecken OLD2 und OLD3 direkt mit den Schaltkreisstrukturen PTN2 beziehungsweise PTN3 verbunden sind.
  • Die Struktur der in 4B gezeigten Halbleiterpackung 410 ist im übrigen die gleiche wie jene der in 4A gezeigten Halbleiterpackung 400, mit Ausnahme des vorstehend beschriebenen Unterschieds.
  • 5 ist eine schematische Seitenansicht einer Halbleiterpackung gemäß einer dritten Ausführungsform der Erfindung, wobei diese Halbleiterpackung 510 ein erstes Substrat PCB1, einen ersten Halbleiterchip CP1, wenigstens ein zweites Substrat PCB2 und wenigstens einen zweiten Halbleiterchip CP2 beinhaltet.
  • Das erste Substrat PCB1 weist äußere Verbindungsanschlüsse BL, die auf einer ersten Oberfläche 21A angebracht sind, und die äußeren Kontaktflecken OLD1 an einem äußeren Umfang einer zweiten Oberfläche 21B auf, die zu der ersten Oberfläche 21A entgegengesetzt ist.
  • Außerdem weist das erste Substrat PCB1 ein Fenster WDW1, das sich zwischen der ersten Oberfläche 21A und der zweiten Oberfläche 21B erstreckt, und die inneren Kontaktflecken ILD1 um das Fenster WDW1 der ersten Oberfläche 21A herum auf. Der erste Halbleiterchip CP1 ist auf der zweiten Oberfläche 21B des ersten Substrats PCB1 angebracht.
  • Beim ersten Substrat PCB1 gemäß der dritten Ausführungsform der Erfindung befindet sich anders als beim ersten Substrat in den 2 und 4 das Fenster WDW1 in der Mitte. Die inneren Kontaktflecken ILD1, die um das Fenster WDW1 und die nicht gezeigten mittigen Kontaktstellen des ersten Halbleiterchips CP1 platziert sind, sind durch das elektrische Verbindungsmedium WR verbunden.
  • In dem ersten Substrat PCB1 sind die äußeren Kontaktflecken OLD1 und die erste Schaltkreisstruktur PTN1 durch den Durchkontakt V1 miteinander verbunden.
  • Die Halbleiterpackung 510 gemäß der dritten Ausführungsform kann ein Substrat weniger als die Halbleiterpackungen 200 und 400 gemäß der ersten und der zweiten Ausführungsform der Erfindung aufweisen. So kann die Halbleiterpackung 510 ihre Dicke minimieren.
  • In dem ersten Substrat PCB1 sind die äußeren Verbindungsanschlüsse BL und die entsprechenden äußeren Kontaktflecken OLD1 des ersten Substrats PCB1 durch die erste Schaltkreisstruktur PTN1 auf dem ersten Substrat PCB1 verbunden. Außerdem sind die äußeren Verbin dungsanschlüsse BL und die entsprechenden inneren Kontaktflecken ILD1 des ersten Substrats PCB1 durch die zweite Schaltkreisstruktur PTN2 auf dem ersten Substrat PCB1 verbunden. Die erste Schaltkreisstruktur PTN1 und die zweite Schaltkreisstruktur PTN2 sind nicht miteinander verbunden.
  • Äußere Signale, die an die äußeren Verbindungsanschlüsse BL angelegt werden, werden zu den äußeren Kontaktflecken OLD1 des ersten Substrats PCB1 durch die erste Schaltkreisstruktur PTN1 übertragen. Die übertragenen Signale werden durch das mit den äußeren Kontaktflecken OLD1 verbundene elektrische Verbindungsmedium WR zu den äußeren Kontaktstellen OLD2 des zweiten Substrats PCB2 rückübertragen.
  • Des Weiteren werden äußere Signale, die an die äußeren Verbindungsanschlüsse BL angelegt werden, durch die zweite Schaltkreisstruktur PTN2 zu den inneren Kontaktflecken ILD1 des ersten Substrats PCB1 übertragen. Die übertragenen Signale werden durch das mit den inneren Kontaktflecken ILD1 verbundene elektrische Verbindungsmedium WR zu den nicht gezeigten mittigen Kontaktstellen des ersten Halbleiterchips CP1 rückübertragen.
  • Die erste Schaltkreisstruktur PTN1 und die zweite Schaltkreisstruktur PTN2 sollten nicht elektrisch verbunden sein, da die erste Schaltkreisstruktur PTN1 die äußeren Signale zu dem zweiten Substrat PCB2 überträgt und die zweite Schaltkreisstruktur PTN2 die äußeren Signale zu dem ersten Halbleiterchip CP1 überträgt.
  • Wenn das erste Substrat PCB1 ein mehrschichtiges ist, kann die zweite Schaltkreisstruktur PTN2 zwischen Schichten des ersten Substrats PCB1 ausgebildet sein. Das mehrschichtige erste Substrat PCB1 ist in 5 dargestellt. Die zweite Schaltkreisstruktur PTN2 ist zwischen den Schichten des ersten Substrats PCB1 verdrahtet.
  • Wenngleich es in 5 so aussieht, als ob die äußeren Verbindungsanschlüsse BL nicht mit der zweiten Schaltkreisstruktur PTN2 verbunden wären, sind die äußeren Verbindungsanschlüsse BL tatsächlich durch einen nicht gezeigten "Durchkontakt" des ersten Substrats PCB1 mit der zweiten Schaltkreisstruktur PTN2 verbunden.
  • Eine erste Oberfläche 22A des zweiten Substrats PCB2 ist an dem ersten Halbleiterchip CP1 angebracht und beinhaltet die äußeren Kontaktflecken OLD2 auf der ersten Oberfläche 22A, so dass die äußeren Kontaktflecken OLD2 direkt mit einer Schaltkreisstruktur PTN3 verbunden sind.
  • Außerdem beinhaltet das zweite Substrat PCB2 ein Fenster WDW2, das die erste Oberfläche 22A und die zweite Oberfläche 22B durchdringt, und die inneren Kontaktflecken ILD2 um das Fenster WDW2 der ersten Oberfläche 22A herum.
  • Der zweite Halbleiterchip CP2 ist auf einer der ersten Oberfläche 22A entgegengesetzten zweiten Oberfläche 22B des zweiten Substrats PCB2 angebracht. Die äußeren Kontaktflecken OLD2 des zweiten Substrats PCB2 sind mit den äußeren Kontaktflecken OLD1 des ersten Substrats PCB1 durch das elektrische Verbindungsmedium WR verbunden.
  • Weitere Signale, die durch die äußeren Verbindungsanschlüsse BL und die erste Schaltkreisstruktur PTN1 zu den äußeren Kontaktstellen OLD2 des zweiten Substrats PCB2 übertragen werden, werden durch die mit den äußeren Kontaktflecken OLD2 verbundene dritte Schaltkreisstruktur PTN3 zu den inneren Kontaktflecken ILD2 des zweiten Substrats PCB2 rückübertragen.
  • Die inneren Kontaktflecken ILD2 des zweiten Substrats PCB2 sind mit nicht gezeigten Kontaktstellen des zweiten Halbleiterchips CP2 über das Fenster WDW2 des zweiten Substrats PCB2 durch das elektrische Verbindungsmedium WR verbunden. Die vorstehend erläuterte Struktur der Halbleiterpackung 500 gemäß der dritten Ausführungsform der Erfindung ermöglicht eine reduzierte Dicke der Packung.
  • Wie vorstehend beschrieben, weist die Halbleiterpackung gemäß der Erfindung einen Vorteil hinsichtlich Reduzierung des Auftretens einer defektbehafteten Halbleiterpackung auf, da der allgemeine Packungsprozess ohne zusätzliche Prozesse verwendet wird. Außerdem ist die Abmessung der Halbleiterpackung nahezu die gleiche wie jene der herkömmlichen Packung vom flachen Typ, da die Substrate über leitfähige Drähte verbunden sind und die Abmessung des zweiten und des dritten Substrats nahezu die gleiche wie jene des Halbleiterchips ist.

Claims (17)

  1. Halbleiterpackung, gekennzeichnet durch folgenden Aufbau: – ein erstes Substrat (PCB1) mit einer ersten Oberfläche (1A), einer dieser gegenüberliegenden zweiten Oberfläche (1B), auf der ersten Oberfläche (1A) ausgebildeten externen Verbindungsanschlüssen (BL) und äußeren Kontaktflecken (LD1), die auf der zweiten Oberfläche (1B) ausgebildet sind, – einen ersten Halbleiterchip (CP1), der mit einer ersten Oberfläche auf der zweiten Oberfläche des ersten Substrats (PCB1) angebracht ist und auf einer seiner ersten gegenüberliegenden zweiten Oberfläche mittige Kontaktstellen aufweist, – ein zweites Substrat (PCB2), das mit seiner ersten Oberfläche (2A) an der zweiten Oberfläche des ersten Halbleiterchips (CP1) angebracht ist und äußere Kontaktflecken (OLD1) auf seiner ersten Oberfläche (2A) oder einer dieser gegenüberliegenden zweiten Oberfläche (2B), ein Fenster (WDW2), das sich zwischen der ersten und der zweiten Oberfläche (2A, 2B) erstreckt, und innere Kontaktflecken (ILD2) auf seiner zweiten Oberfläche (2B) um das Fenster (WDW2) herum beinhaltet, die durch das Fenster (WDW2) hindurch elektrisch mit den mittigen Kontaktstellen des ersten Halbleiterchips (CP1) verbunden sind, – einen zweiten Halbleiterchip (CP2), der mit einer ersten Oberfläche auf der zweiten Oberfläche (2B) des zweiten Substrats (PCB2) angebracht ist und auf einer seiner ersten gegenüberliegenden zweiten Oberfläche mittige Kontaktstellen (CPD) aufweist, und – ein drittes Substrat (PCB3), das mit einer ersten Oberfläche (3A) an der zweiten Oberfläche des zweiten Halbleiterchips (CP2) angebracht ist und äußere Kontaktflecken (OLD3) auf seiner ersten Oberfläche (3A) oder einer dieser gegenüberliegenden zweiten Oberfläche (3B), die elektrisch mit den äußeren Kontaktflecken (LD1) auf der zweiten Oberfläche (1B) des ersten Substrats (PCB1) verbunden sind, ein Fenster (WDW3), das sich zwischen der ersten und der zweiten Oberfläche (3A, 3B) erstreckt, und innere Kontaktflecken (ILD3) auf seiner zweiten Oberfläche (3B) um das Fenster (WDW3) herum beinhaltet, die durch das Fenster (WDW3) hindurch elektrisch mit den mittigen Kontaktstellen (CPD) des zweiten Halbleiterchips (CP2) verbunden sind.
  2. Halbleiterpackung nach Anspruch 1, dadurch gekennzeichnet, dass eine Abmessung des zweiten Substrats (PCB2) die gleiche wie jene des ersten Halbleiterchips (CP1) ist, eine Abmessung des dritten Substrats (PCB3) die gleiche wie jene des zweiten Halbleiterchips (CP2) ist und die Abmessung des ersten Substrats (PCB1) größer als jene des ersten und des zweiten Halbleiterchips (CP1, CP2) ist.
  3. Halbleiterpackung, gekennzeichnet durch folgenden Aufbau: – ein erstes Substrat (PCB1) mit einer ersten Oberfläche (11A), einer dieser gegenüberliegenden zweiten Oberfläche (11B), auf der ersten Oberfläche (11A) ausgebildeten externen Verbindungsanschlüssen (BL) und auf der zweiten Oberfläche (11B) ausgebildeten äußeren Kontaktflecken (LD1), – ein zweites Substrat (PCB2), das mit einer ersten Oberfläche (12A) an der zweiten Oberfläche (11B) des ersten Substrats (PCB1) angebracht ist und äußere Kontaktflecken (OLD2) auf seiner ersten Oberfläche (12A) oder einer dieser gegenüberliegenden zweiten Oberfläche (12B), die elektrisch mit den äußeren Kontaktflecken (LD1) auf der zweiten Oberfläche (11B) des ersten Substrats (PCB1) verbunden sind, ein Fenster (WDW2), das sich zwischen der ersten und der zweiten Oberfläche (12A, 12B) erstreckt, und innere Kontaktflecken (ILD2) auf seiner ersten Oberfläche (12A) um das Fenster (WDW2) herum beinhaltet, – einen ersten Halbleiterchip (CP1), der mit einer ersten Oberfläche auf der zweiten Oberfläche (12B) des zweiten Substrats (PCB2) angebracht ist und mittige Kontaktstellen auf seiner ersten Oberfläche aufweist, die durch das Fenster (WDW2) hindurch elektrisch mit den inneren Kontaktflecken (ILD2) des zweiten Substrats (PCB2) verbunden sind, – ein drittes Substrat (PCB3), das mit einer ersten Oberfläche (13A) an einer der ersten gegenüberliegenden zweiten Oberfläche des ersten Halbleiterchips (CP1) angebracht ist und äußere Kontaktflecken (OLD3) auf seiner ersten Oberfläche (13A) oder einer dieser gegenüberliegenden zweiten Oberfläche (13B), die elektrisch mit den äußeren Kontaktflecken (LD1) auf der zweiten Oberfläche (11B) des ersten Substrats (PCB1) verbunden sind, ein Fenster (WDW3), das sich zwischen der ersten und der zweiten Oberfläche (13A, 13B) erstreckt, und innere Kontaktflecken (ILD3) auf der ersten Oberfläche (13A) um das Fenster (WDW3) herum beinhaltet, und – einen zweiten Halbleiterchip (CP2), der mit einer ersten Oberfläche auf der zweiten Oberfläche (13B) des dritten Substrats (PCB3) angebracht ist und mittige Kontaktstellen (CPD) auf seiner ersten Oberfläche aufweist, die durch das Fenster (WDW3) des dritten Substrats (PCB3) hindurch elektrisch mit den inneren Kontaktflecken (ILD2) des dritten Substrats (PCB3) verbunden sind.
  4. Halbleiterpackung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die äußeren und inneren Kontaktflecken (ILD2, OLD2, ILD3, OLD3) des zweiten und/oder des dritten Substrats (PCB2, PCB3) durch eine Schaltkreisstruktur auf dem betreffenden Substrat (PCB2, PCB3) verbunden sind.
  5. Halbleiterpackung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass eine Abmessung des zweiten und des dritten Substrats (PCB2, PCB3) geringer als jene des ersten Substrats (PCB1) ist.
  6. Halbleiterpackung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Kontaktflecken (LD1) des ersten Substrats (PCB1) an dem äußeren Umfang des ersten Substrats (PCB1) platziert sind und die externen Verbindungsanschlüsse (BL) und die entsprechenden Kontaktflecken (LD1) des ersten Substrats (PCB1) durch eine Schaltkreisstruktur auf dem Substrat (PCB1) verbunden sind.
  7. Halbleiterpackung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Fenster (WDW2, WDW3) des zweiten und/oder des dritten Substrats (PCB2, PCB3) in einem Substratmittenbereich platziert ist.
  8. Halbleiterpackung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass jedes des zweiten und des dritten Substrats (PCB2, PCB3) entweder ein Packungssubstrat vom flachen Typ oder ein Packungssubstrat vom Stapeltyp ist.
  9. Halbleiterpackung, gekennzeichnet durch folgenden Aufbau: – ein erstes Substrat (PCB1) mit einer ersten Oberfläche (21A), einer dieser gegenüberliegenden zweiten Oberfläche (21B), auf der ersten Oberfläche (21A) ausgebildeten externen Verbindungsanschlüssen (BL), äußeren Kontaktflecken (OLD1), die auf der zweiten Oberfläche (21B) ausgebildet sind, einem Fenster (WDW1), das sich zwischen der ersten und der zweiten Oberfläche (21A, 21B) erstreckt, und inneren Kontaktflecken (ILD1) auf der ersten Oberfläche (21A) um das Fenster (WDW1) herum, – einen ersten Halbleiterchip (CP1), der mit einer ersten Oberfläche auf der zweiten Oberfläche (21B) des ersten Substrats (PCB1) angebracht ist und mittige Kontaktstellen auf seiner ersten Oberfläche aufweist, die durch das Fenster (WDW1) des ersten Substrats (PCB1) hindurch elektrisch mit den inneren Kontaktflecken (ILD1) des ersten Substrats (PCB1) verbunden sind, – ein zweites Substrat (PCB2), das mit einer ersten Oberfläche (22A) an einer der ersten gegenüberliegenden zweiten Oberfläche des ersten Halbleiterchips (CP1) angebracht ist und äußere Kontaktflecken (OLD2) auf seiner ersten Oberfläche (22A), die elektrisch mit den äußeren Kontaktflecken (OLD1) auf der zweiten Oberfläche (21B) des ersten Substrats (PCB1) verbunden sind, ein Fenster (WDW2), das sich zwischen der ersten und der zweiten Oberfläche (22A, 22B) erstreckt, und innere Kontaktflecken (ILD2) um das Fenster (WDW2) seiner ersten Oberfläche (22A) herum beinhaltet, und – einen zweiten Halbleiterchip (CP2), der mit einer ersten Oberfläche auf der zweiten Oberfläche des zweiten Substrats (PCB2) angebracht ist, und mittige Kontaktstellen (CPD) aufweist, die durch das Fenster (WDW2) des zweiten Substrats (PCB2) hindurch elektrisch mit den inneren Kontaktflecken (ILD2) des zweiten Substrats (PCB2) verbunden sind.
  10. Halbleiterpackung nach Anspruch 9, weiter dadurch gekennzeichnet, dass das erste Substrat (PCB1) beinhaltet: – eine erste Schaltkreisstruktur (PTN1), welche die externen Verbindungsanschlüsse (BL) und die entsprechenden äußeren Kontaktflecken (OLD1) auf dem ersten Substrat (PCB1) verbindet, und – eine zweite Schaltkreisstruktur (PTN2), welche die externen Verbindungsanschlüsse (BL) und die entsprechenden inneren Kontaktflecken (ILD1) auf dem ersten Substrat (PCB1) verbindet, – wobei die erste und die zweite Schaltkreisstruktur (PTN1, PTN2) nicht miteinander verbunden sind.
  11. Halbleiterpackung nach Anspruch 10, dadurch gekennzeichnet, dass die zweite Schaltkreisstruktur (PTN2) zwischen Schichten des ersten Substrats (PCB1) hergestellt ist, wenn das erste Substrat (PCB1) ein Mehrschichtsubstrat ist.
  12. Halbleiterpackung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass das zweite Substrat (PCB2) des Weiteren eine Schaltkreisstruktur (PTN3) beinhaltet, welche die äußeren und inneren Kontaktflecken (OLD2, ILD2) darauf verbindet.
  13. Halbleiterpackung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass eine Abmessung des ersten Substrats (PCB1) größer als jene des zweiten Substrats (PCB2) ist.
  14. Halbleiterpackung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, dass das Fenster (WDW1, WDW2) des ersten und des zweiten Substrats (PCB1, PCB2) in einem Substratmittenbereich platziert ist.
  15. Halbleiterpackung nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, dass das zweite Substrat (PCB2) entweder ein Packungssubstrat vom flachen Typ oder ein Packungssubstrat vom Stapeltyp ist.
  16. Halbleiterpackung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass das erste, das zweite und/oder das dritte Substrat (PCB1, PCB2, PCB3) Leiterplatten, Schaltkreisfilmsubstrate oder Schaltkreisstreifensubstrate sind.
  17. Halbleiterpackung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass als elektrisches Verbindungsmedium leitfähige Drähte vorgesehen sind.
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