DE10259221A1 - Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben - Google Patents

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Abstract

Die Erfindung betrifft ein elektronisches Bauteil (100) mit einem Stapel (2) aus Halbleiterchips (3, 4) und ein Verfahren zur Herstellung desselben. Ein erster Halbleiterchip (3) ist auf einem Umverdrahtungssubstrat (11) angeordnet und mindestens ein Stapelhalbleiterchip (4) ist auf dem ersten Halbleiterchip (3) angeordnet. Zwischen den Halbleiterchips (3 und 4) ist eine Umverdrahtungslage (7) angeordnet. Die Kontaktflächen (6) der Halbleiterchips (3, 4) sind über die Umverdrahtungslage und das Umverdrahtungssubstrat (11) mit Außenkontakten (12) des Bauteils (100) verbunden.

Description

  • Die Erfindung betrifft ein elektronisches Bauteil mit einem Stapel aus Halbleiterchips insbesondere mit einem Stapel aus Speicher-Halbleiterchips und Verfahren zur Herstellung desselben.
  • Aus der Druckschrift US 2001/000 5042 A1 ist ein elektronisches Bauteil mit einem Stapel aus Halbleiterchips bekannt. Jeder Stapelhalbleiterchip hat auf seiner aktiven Oberseite verteilte Außenkontakte. Die Außenkontakte jedes Stapelhalbleiterchips sind über eine an die flächige Verteilung der Außenkontakte angepasste Struktur aus Flachleitern mit Außenabschnitten der Flachleiter verbunden. Die Außenabschnitte jedes Stapelhalbleiterchips sind mit den jeweils darunter angeordneten Außenabschnitten der Flachleiter des darunter angeordneten Stapelhalbleiterchips mechanisch und elektrisch verbunden. Eine derartige Stapelstruktur ist komplex und filigran aufgebaut, so dass die Funktion des elektronischen Bauteils mit Stapelhalbleiterchips nicht zuverlässig gewährleistet werden kann.
  • Aufgabe der Erfindung ist es, ein elektronisches Bauteil mit einem Stapel aus Halbleiterchips, insbesondere aus Speicher-Halbleiterchips anzugeben, dessen Funktion mit hoher Wahrscheinlichkeit gewährleistet ist und das kostengünstig herstellbar ist.
  • Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung werden mit den abhängigen Ansprüchen angegeben.
  • Erfindungsgemäß weist das elektronische Bauteil mit einem Stapel aus Halbleiterchips die nachfolgenden Merkmale auf. Die Halbleiter in dem Stapel weisen aktive Oberseiten mit Kontaktflächen auf. Auf einem ersten Halbleiterchip, das als unterstes Halbleiterchip angeordnet ist, sind gestapelte Stapelhalbleiterchips angeordnet. Zwischen den Halbleiterchips sind Umverdrahtungslagen angeordnet. Diese Umverdrahtungslagen haben erste Kontaktbereiche im Bereich der Bondöffnung und zweite Kontaktbereiche, die mit den ersten Kontaktbereichen der Umverdrahtungslage in Verbindung stehen. Ferner weist das elektronische Bauteil ein Umverdrahtungssubstrat mit Außenkontakten auf, die auf der Unterseite des Umverdrahtungssubstrats angeordnet sind. Auf der Oberseite des Umverdrahtungssubstrats befinden sich Kontaktanschlussflächen. Durch das Umverdrahtungssubstrat hindurch führt eine durchgehende Bondöffnung, die in ihrem Randbereich Bondfinger auf der Unterseite des Umverdrahtungssubstrats aufweist.
  • In einem Gehäuse sind die Halbleiterchips und die Umverdrahtungslage auf dem Umverdrahtungssubstrat von einer Kunststoffmasse bedeckt. Die Kontaktflächen des ersten Halbleiterchips sind über Bondverbindungen durch die Bondöffnung des Umverdrahtungssubstrats mit Bondfingern auf der Unterseite des Umverdrahtungssubstrats verbunden, wobei die Bondfinger auf der Unterseite des Umverdrahtungssubstrats über Durchkontakte mit den Kontaktanschlussflächen auf der Oberseite des Umverdrahtungssubstrats verbunden sind. Die Kontaktflächen des Stapelhalbleiterchips sind im Bereich der Bondöffnung der Umverdrahtungslage mit ersten Kontaktbereichen verbunden. Ü ber Stapelverbindungen stehen die zweiten Kontaktbereiche der Umverdrahtungslage mit den Kontaktanschlussflächen des Umverdrahtungssubstrats in Verbindung.
  • Ein derartiges elektronisches Bauteil hat den Vorteil, dass die aktiven Oberseiten der Halbleiterchips in gleicher Weise ausgerichtet sind, so dass eine kostengünstige Zusammenschaltung der Halbleiterchips mit den Kontaktanschlussflächen des Außenkontakte aufweisenden Umverdrahtungssubstrats ohne kreuzende Verbindungstechnik und ohne spiegelbildliche Anordnung der miteinander zu verbindenden Kontaktflächen der Stapelhalbleiterchips möglich ist. Ein weiterer Vorteil der Erfindung besteht darin, dass jeder einzelne Verbund zwischen Stapelchip und Umverdrahtungslage sowie jeder Verbund zwischen erstem Halbleiterchip und Umverdrahtungssubstrat einzeln auf seine Funktion getestet werden kann. Bei derartigen Funktionstests werden die einzelnen Stapelhalbleiterchips mit ihren Umverdrahtungslagen beziehungsweise das erste Halbleiterchip mit seinem Umverdrahtungssubstrat zyklisch extremen Temperaturbelastungen ausgesetzt und somit können noch vor einem Zusammenbau des elektronischen Bauteils jeder defekte Verbund aussortiert werden. Der Ausschuss von fertigen elektronischen Bauteilen wird somit vermindert, da jedes der Halbleiterchips des elektronischen Bauteils in seinem Zusammenwirken mit der Umverdrahtungslage beziehungsweise dem Umverdrahtungssubstrat bereits getestet ist.
  • Während das Umverdrahtungssubstrat den gesamten Stapel einschließlich Kunststoffmasse des Gehäuses tragen muss, dient die Umverdrahtungslage lediglich dazu, eine Möglichkeit der Verbindung zwischen Kontaktflächen der Stapelhalbleiterchips mit Kontaktanschlussflächen des Umverdrahtungssubstrats zu schaffen. Folglich ist in dieser Erfindung das tragende Um verdrahtungssubstrat wesentlich dicker ausgebildet als die Umverdrahtungslage zwischen den Halbleiterchips. Gleichzeitig dient die unterschiedliche Dicke zwischen Umverdrahtungssubstrat und Umverdrahtungslage dazu, die Laufzeitunterschiede zwischen einem Stapelhalbleiterchip und dem ersten Halbleiterchip auszugleichen beziehungsweise die Laufzeiten von Stapelhalbleiterchip und erstem Halbleiterchip einander anzupassen.
  • Aufgrund der geringen Dicke der Umverdrahtungslage ist es möglich, die Schaltungsdichte eines elektronischen Bauteils durch Stapeln von zwei Halbleiterchips zu verdoppeln, ohne die standardisierten Abmessungen des Gehäuses zu vergrößern. Neben einer minimalen Ausführungsdicke der Umverdrahtungslage besteht weiterhin die Möglichkeit, gedünnte Halbleiterchips einzusetzen, um standardisierte Gehäuseabmessungen trotz Vervielfachung der Speicherkapazität zu verwenden.
  • Das den Stapel aus Halbleiterchips tragende Umverdrahtungssubstrat kann auf seiner Unterseite eine Lötstopplackschicht aufweisen, die eine untere Umverdrahtungsschicht unter Freilassung von Außenkontaktflächen der Umverdrahtungsschicht bedeckt. Diese Umverdrahtungsschicht wird von einer isolierenden Kernschicht getragen, die zusätzlich eine obere Umverdrahtungsschicht aufweist. Die obere Umverdrahtungsschicht des Umverdrahtungssubstrats und die untere Umverdrahtungsschicht sind über Durchkontakte durch die Kernschicht miteinander verbunden. Während die Außenkontaktflächen der unteren Umverdrahtungsschicht die Außenkontakte des elektronischen Bauteils tragen, sind auf der oberen Umverdrahtungsschicht auf den Randbereichen des Umverdrahtungssubstrats die Kontaktanschlussflächen angeordnet.
  • Ein derart strukturiertes Umverdrahtungssubstrat hat den Vorteil, dass es auf der Oberseite der Kernschicht Umverdrahtungsleitungen aufweist, welche die Durchkontakte mit den Kontaktanschlussflächen verbindet und auf der Unterseite eine Umverdrahtungsschicht aufweist, die über Umverdrahtungsleitungen einerseits die Bondfinger im Bereich der Bondöffnung mit den Außenkontaktflächen und damit mit den Außenkontakten verbindet und andererseits die Außenkontaktflächen mit den Durchkontakten verbindet. Somit sind die Außenkontaktflächen auf der Unterseite des Umverdrahtungssubstrats und damit die Außenkontakte des elektronischen Bauteils mit den Kontaktflächen des ersten Halbleiterchips und gleichzeitig mit den Kontaktflächen der Stapelhalbleiterchips elektrisch verbunden.
  • Die Umverdrahtungslage in ihrer dünnsten Ausführungsform weist drei Schichten auf, nämlich eine auf der aktiven Oberseite des Stapelhalbleiterchips klebende erste Isolationsschicht, eine darauf angeordneten Umverdrahtungsschicht aus Flachleitern und eine auf der Rückseite des nachfolgenden Halbleiterchips klebende zweite Isolationsschicht. Dabei bilden die Flachleiter der Umverdrahtungsschicht sowohl die elektrische Verbindung zwischen den ersten Kontaktbereichen und den Kontaktflächen der Halbleiterchips in der Bondöffnung aus, als auch die elektrischen Stapelverbindungen zwischen den zweiten Kontaktbereichen der Umverdrahtungslage und den Kontaktanschlussflächen des Umverdrahtungssubstrats. Diese dünnste Ausführungsform der Umverdrahtungslage hat zusätzlich den Vorteil, dass die Außenabmessungen beziehungsweise die Fläche der Umverdrahtungslage der Fläche der aktiven Oberseite des Stapelhalbleiterchips entspricht und lediglich die Flachleiter zum Verbinden mit den Kontaktanschlussflächen des Umverdrahtungssubstrats aus der Umverdrahtungslage herausragen. Da eine derartige Umverdrahtungslage den Abmessungen des Stapelhalbleiterchips entspricht, der dem Verbund Stabilität und Festigkeit verleiht, können sowohl die erste und als auch die zweite Isolationsschicht aus nicht selbsttragenden wenige Mikrometer dicken Isolationsfolien gebildet werden.
  • Bei einer weiteren Ausführungsform der Umverdrahtungslage weist diese eine selbsttragende Kernschicht auf, die von einer oberen und einer unteren Umverdrahtungsschicht bedeckt ist. Diese selbsttragende Umverdrahtungslage ragt über die Abmessungen des Stapelhalbleiterchips hinaus, so dass in den nicht von dem Stapelhalbleiterchip bedeckten Randbereichen zweite Kontaktbereiche angeordnet werden können, die über Bonddrahtverbindungen mit den Kontaktanschlussflächen des Umverdrahtungssubstrats verbunden sind. Auch in dieser Ausführungsform weist die Umverdrahtungslage zunächst eine auf der aktiven Oberseite des Stapelhalbleiterchips klebende Isolationsschicht auf. Darauf folgt eine über die Ränder des Stapelhalbleiterchips hinausragende obere Umverdrahtungsschicht, die über Durchkontakte einer nachfolgenden isolierenden Kernschicht mit einer unteren Umverdrahtungsschicht verbunden ist. Diese untere Umverdrahtungsschicht weist im Bereich der Bondöffnung als erste Kontaktbereiche Bondfinger auf, welche mit den Kontaktflächen des Stapelhalbleiterchips verbunden sind.
  • Diese weitere Ausführungsform hat den Vorteil, dass zum Verbinden der Stapelhalbleiterchips mit ihren Umverdrahtungslagen und zum Verbinden der Umverdrahtungslagen über Stapelbondverbindungen mit dem Umverdrahtungssubstrat standardisierte Bondtechniken eingesetzt werden können, was die Kosten für das elektronische Bauteil vermindert. Die Dicke der Umverdrahtungslage wird in diesem Fall durch insgesamt fünf Schichtfolgen bestimmt, wodurch eine selbsttragende Um verdrahtungslage entsteht, die in ihrem Randbereich und im Bereich der Bondöffnung derart formstabil ist, dass sie mit Bondtechniken bearbeitet werden kann.
  • Die Bondöffnungen in den Umverdrahtungslagen können unabhängig von einem Molden des Gehäuses mit einer Abdeckung aus einer Kunststoffmasse abgedeckt sein. In diesem Fall ergeben sich Grenzflächen der Abdeckung der Bondöffnungen der Umverdrahtungslagen und der gehäusebildenden Kunststoffmasse. Ferner kann ein Abstandshalter auf dem ersten Halbleiterchip zu der Umverdrahtungslage des Stapelchips vorgesehen werden, um sicherzustellen, dass Kunststoffmasse zwischen dem ersten Halbleiterchip und dem Stapelchip mit Umverdrahtungslage eingebracht werden kann.
  • Ferner kann vorgesehen sein, dass auf der Umverdrahtungslage eine Schicht aus Kunststoffgehäusemasse zum Auffüllen der Bondöffnung und zum Einebenen der Umverdrahtungslage aufgebracht ist, so dass eine flächige Haftung der Schicht aus Kunststoffgehäusemasse auf der Rückseite des ersten Halbleiterchips möglich ist. In diesem Fall kann der Stapel beim Molden des Gehäuses einem geringeren Spritzgussdruck ausgesetzt werden, da keine engen Hohlräume zwischen dem ersten Halbleiterchip und einem Stapelhalbleiterchip aufzufüllen sind. Dieses vermindert die Belastung der beim Molden gefährdeten Stapelverbindungen.
  • Um die Wärmeableitung des Stapelhalbleiterchips über die Umverdrahtungslage zu intensivieren, können in der Umverdrahtungslage zusätzliche Durchkontakte vorgesehen werden, die keine elektrische Verbindungsfunktion erfüllen. Vielmehr wird die Wärmebilanz der Halbleiterchips untereinander angeglichen und eine verbesserte Wärmeableitung über das gemeinsame Um verdrahtungssubstrat erreicht, und temperaturabhängige elektrische Parameter der beiden Halbleiterchips werden einander angepasst.
  • Eine weitere Verbesserungsmöglichkeit des elektronischen Bauteils wird dadurch erreicht, dass die jeweilige Umverdrahtungslage eine Umverdrahtungsschicht aufweist, welche zwischen Umverdrahtungsleitungen und/oder Flachleitern geerdete Metallflächen vorsieht. Diese Metallflächen der nicht für Umverdrahtungsleitungen oder Flachleiter erforderlichen Flächen können die Abschirmung des Halbleiterchips verbessern, so dass eine Beeinträchtigung der Funktion des elektronischen Bauteils mit einem Stapel aus Halbleiterchips durch Streufelder vermindert wird.
  • Ein Verfahren zur Herstellung eines elektronischen Bauteils mit einem Stapel aus Halbleiterchips weist nachfolgende Verfahrensschritte auf. Zunächst werden sowohl ein Umverdrahtungssubstrat als auch eine Umverdrahtungslage hergestellt. Für das Herstellen des Umverdrahtungssubstrats wird ein isolierender Kern in Form einer isolierenden Platte mit einer Bondöffnung und mit Durchgangsöffnungen versehen. Auf den isolierenden Kern wird eine untere erste Umverdrahtungsschicht aufgebracht und strukturiert, die Außenkontaktflächen und Bondfinger aufweist, wobei die Außenkontaktflächen auf der Unterseite des Umverdrahtungssubstrats verteilt angeordnet sind und die Bondfinger im Bereich der Bondöffnung vorgesehen werden. Zwischen Außenkontaktflächen und Bondfingern werden beim Strukturieren der Umverdrahtungsschicht Umverdrahtungsleitungen hergestellt. Auf den Kern aus isolierendem Material wird zusätzlich eine obere Umverdrahtungsschicht aufgebracht, die Kontaktanschlussflächen und Umverdrahtungsleitungen aufweist, wobei eine Verbindung zwischen den Umverdrahtungslei tungen auf der Unterseite des Kerns und Umverdrahtungsleitungen auf der Oberseite des Kerns durch Durchkontakte in den Durchgangsöffnungen erreicht wird.
  • Nach Fertigstellung des Umverdrahtungssubstrats wird ein erster Halbleiterchip mit einer aktiven Oberseite und Kontaktflächen auf die Oberseite des Umverdrahtungssubstrats unter Ausrichten der Kontaktflächen auf die Bondöffnung und unter Freilassen der Kontaktanschlussflächen des Umverdrahtungssubstrats aufgebracht. Anschließend werden Bondverbindungen zwischen den Kontaktflächen und den Bondfingern im Randbereich der Bondöffnung hergestellt. Danach wird die Bondöffnung unter Verpacken der Bondverbindungen und des Randbereichs der Bondöffnung in einer Kunststoffmasse abgedeckt.
  • Nach diesen Verfahrensschritten ist ein funktionstestbares Verbund aus dem ersten Halbleiterchip und dem Umverdrahtungssubstrat fertiggestellt, der getrennt von den Stapelhalbleiterchips getestet werden kann. Somit können frühzeitig nicht funktionierende Halbleiterchips mit ihren Umverdrahtungssubstraten ausgeschieden werden.
  • Gleichzeitig mit den obigen Herstellungsschritten kann eine Umverdrahtungslage mit einer Bondöffnung und ersten Kontaktbereichen im Bereich der Bondöffnungen und zweite Kontaktbereiche hergestellt werden, die untereinander in Verbindung stehen. Auf diese Umverdrahtungslage kann die aktive Oberseite eines Stapelhalbleiterchips aufgebracht werden, wobei die Kontaktflächen des Stapelhalbleiterchips auf die Bondöffnung der Umverdrahtungslage ausgerichtet wird. Vor einem weiteren Zusammenbau des elektronischen Bauteils kann nun der erfolgreiche Zusammenbau zwischen Halbleiterchip und Umverdrahtungslage geprüft werden, so dass nur funktionsfähige Halb leiterchips mit ihren Umverdrahtungslagen beziehungsweise ihrem Umverdrahtungssubstrat zu einem elektronischen Bauteil zusammengebaut werden. Beim Zusammenbau wird die Umverdrahtungslage mit dem Stapelhalbleiterchip auf den ersten Halbleiterchip aufgeklebt. Anschließend werden Stapelverbindungen von den zweiten Kontaktbereichen der Umverdrahtungslage zu den Kontaktanschlussflächen des Umverdrahtungssubstrats realisiert. Damit ist der Aufbau des Stapels bis auf das Aufbringen eines Gehäuses abgeschlossen.
  • Dieses Verfahren hat den Vorteil, dass mit einfachen Mitteln, aber unter höchster Zuverlässigkeit elektronische Bauteile mit einem Stapel aus Halbleiterchips entstehen und dabei die Ausschussrate an nicht funktionierenden elektronischen Bauteilen gering gehalten wird. Abschließend können Außenkontakte auf die Außenkontaktflächen des Umverdrahtungssubstrats aufgebracht werden. Derartige Außenkontakte können lediglich aus einem Lotreservoir bestehen oder Lotbälle oder Lothöcker aufweisen oder als Kontaktsäulen ausgebildet sein.
  • Die Umverdrahtungslage kann eine mit Isolationsfolien beschichtete Metallschicht aufweisen, wobei die Metallschicht derart strukturiert wird, dass zwischen Umverdrahtungsleitungen Metallflächen erhalten bleiben, an die ein Massepotential angeschlossen wird. Dieses Verfahren hat den Vorteil, dass einerseits die Abschirmung vor Streufeldern verbessert wird und andererseits die Wärmeabfuhr des Stapelhalbleiterchips an die Wärmeabfuhr des ersten Halbleiterchips angepasst werden kann des elektronischen Bauteils.
  • Zusammenfassend kann festgestellt werden, dass die Erfindung den Aufbau eines gestapelten FBGA-Bauteils (fine-pitch-ball-array Bauteil), bei dem beide Halbleiterchips ideal bezüglich einem DRAM-Standard-Ballout ausgerichtet sind, ermöglicht. Diese Anordnung sichert gute elektrische Eigenschaften in Bezug auf niedrige parasitäre Kapazitäten und Induktivitäten. Ferner kombiniert die Erfindung verfügbare Techniken und Werkstoffe. Schließlich verzichtet der Aufbau des erfindungsgemäßen elektronischen Bauteils auf nicht erprobte Techniken und erlaubt einen Transfer von Vorprodukten, wie Umverdrahtungslagen und Umverdrahtungssubstraten an Unterauftragnehmer für die Verpackungstechnik.
  • Der untere erste Halbleiterchip kann gemäß einer BOC-Technologie (board-on-chip Technologie) montiert sein. Der Stapelhalbleiterchip wird ebenfalls ähnlich einem BOC-Bauteil auf einem weiteren Substratstreifen in Form einer Umverdrahtungslage montiert. Diese Umverdrahtungslage ist so dünn wie irgend möglich und hat nur eine verminderte mechanische Funktion, da es den Stapel selber nicht tragen muss. Durch die geringe Dicke der Umverdrahtungslage wird eine geringe Höhe verwirklicht, welche die Gesamtbauhöhe des elektronischen Bauteils vermindert und für bessere thermische Eigenschaften des Gehäuses sorgt.
  • Die Umverdrahtungslage kann zwei Umverdrahtungsschichten aufweisen, die im Gesamtaufbau eine untere Umverdrahtungsschicht und eine obere Umverdrahtungsschicht aufweist. Dabei dient die untere Umverdrahtungsschicht der BOc-Kontaktierung des Stapelhalbleiterchips und die obere Umverdrahtungsschicht dient dem Drahtbonden von der Umverdrahtungslage zum Umverdrahtungssubstrat des ersten Halbleiterchips. Die Umverdrahtungslage kann aus einem Leiterplattenlaminat oder aus einer Polyimidfolie hergestellt sein. Der Kontakt zwischen den Umverdrahtungsschichten wird, wie bei einer Zwei-Lagen- Substrattechnik üblich, durch möglichst dünne Durchkontakte erreicht.
  • Eine maximale Vielzahl von Durchkontakten, zu denen auch DUMMY-Durchkontakte vorgesehen werden können, sorgt für einen intensiven Wärmekontakt zwischen dem oberen Stapelhalbleiterchip und dem unteren ersten Halbleiterchip. Die untere Umverdrahtungsschicht der Umverdrahtungslage führt die Leitungen von den Kontaktflächen zu den Drahtbondanschlüssen im Randbereich der Umverdrahtungslage. Die obere Seite kann ganzflächig metallisiert sein und auf Massepotential zum Abschirmen und damit zum Verringern von Induktivitäten dienen. Die Kontaktierung zwischen den Chips kann auf verschiedene Weise erfolgen:
    • 1. Montage des oberen Verbunds aus Stapelhalbleiterchip und Umverdrahtungslage durch abstandshaltende Folien direkt auf dem unteren ersten Halbleiterchip unter Auffüllen des Hohlraums zwischen den Halbleiterchips beim späteren Transfermolden;
    • 2. Weitergehende Vorbereitung des Verbundes aus Stapelhalbleiterchip und Umverdrahtungslage durch Abdecken der Bondkanalöffnung in der Umverdrahtungslage, wodurch die Bonddrähte zusätzlich geschützt werden;
    • 3. Großflächiges Abdecken des oberen Verbundes und Aufbringen nach dem Abdecken des oberen Verbundes auf den unteren ersten Halbleiterchip durch eine zusätzliche Klebeschicht;
    • 4. Großflächiges Abdecken des oberen Verbundes und Aufbringen des oberen Verbundes auf den unteren ersten Halblei terchip durch selbstklebende gehäusebildende Kunststoffmasse.
  • Nach einem Drahtbonden zwischen der Umverdrahtungslage und dem Umverdrahtungssubstrat kann das Gehäuse durch Molden, Printen oder Dispensen realisiert werden, wobei die Bondöffnung für einen Bondkanal in dem Umverdrahtungssubstrat gleichzeitig vergossen werden kann. Prinzipiell kann bei dem Molden, Printen oder Dispensen auch der Zwischenraum zwischen den gestapelten Halbleiterchips gefüllt werden. Ein Ausgleich der parasitären Kapazitäten und Induktivitäten zwischen dem unteren und dem oberen Chip erfolgt durch entsprechende Strukturierung in den jeweiligen Umverdrahtungsschichten der Umverdrahtungslage und des Umverdrahtungssubstrats. Dazu können die unteren Signallängen vergrößert werden, so dass sie möglichst mit den oberen Signallängen übereinstimmen.
  • Der Aufbau der einzelnen Komponenten für das elektronische Bauteil mit gestapelten Halbleiterchips kann mit Standardmaterialien erfolgen. Dabei werden die Dicken der einzelnen Komponenten, wie der Umverdrahtungslage und des Umverdrahtungssubstrats derart optimiert, dass möglichst eine geringe Bauhöhe der Komponenten erreicht wird. Zusammenfassend ergeben sich für das erfindungsgemäße Bauteil und das entsprechende Herstellungsverfahren folgende Vorteile:
    • 1. Eine face-down-face-down Anordnung der Halbleiterchips ergibt kürzest mögliche Signalleitungslängen und somit minimale Parasitäten;
    • 2. Das elektronische Bauteil lässt sich für high-performance-memories (DDRII-Memories) einsetzen;
    • 3. Die Laufzeitunterschiede zwischen gestapeltem oberen Halbleiterchip und erstem unteren Halbleiterchip sind durch Designmaßnahmen für die Umverdrahtungslage beziehungsweise das Umverdrahtungssubstrat ausgeglichen;
    • 4. Die Verwendung von konventionellen Technologien zur Kostenminimierung und Ausschussminderung ist möglich;
    • 5. Es wird auf risikoreiche Umverdrahtungsstrukturen verzichtet;
    • 6. Das elektronische Bauteil ist kompatibel mit Ballout-Standards;
    • 7. Das erfindungsgemäße Verfahren ermöglicht eine Einzelhalbleiterchipfunktionstestung noch vor dem Stapeln;
    • 8. Die geringe Bauhöhe der erfindungsgemäß gestapelten FBGA-Bauteile erfüllt die Standards für Packaging und Modultechnik;
    • 9. Der Aufbau ist sowohl für einreihige Kontaktflächenanordnung in Bondkänalen, wie für zweireihige Anordnungen von Kontaktflächen in Bondkanälen geeignet;
    • 10. für den Zusammenbau und für den Funktionstest können existierende Anlagen genutzt werden.
  • Ein weiterer Aspekt der Erfindung sieht vor, dass für den Stapelhalbleiterchip und die Umverdrahtungslage ein Flachleiterbonden vorgesehen wird, bei dem die Kontaktflächen des Stapelhalbleiters mit einen Bondkanal überspannende Flachleiterenden unter Abriss der Flachleiterenden an einer Sollstel le gebonded werden. Die anderen Enden der Flachleiterbahnen, die über Ränder der Stapelhalbleiterchips hinaus ragen, werden anschließend auf die Kontaktanschlussflächen des Umverdrahtungssubstrats aufgelötet oder mittels Reibschweißen verbunden.
  • Durch Verwenden von dünnen Folien, zwischen welchen die Flachleiter eingebettet sind und durch Verwenden des Flachleiterbondens vermindern sich die thermischen Probleme zwischen dem ersten Halbleiterchip und dem Stapelhalbleiterchip, weil sich eine vergleichsweise flache Struktur ergibt. Durch die verminderten thermischen Probleme lassen sich bessere elektrische Eigenschaften erzielen. Ferner bietet sich die Möglichkeit an, zusätzliche Strukturen zur Abschirmung der Leiterbahnen untereinander in die Flachleiterbahnlage zu integrieren. Schließlich hat diese Technik den weiteren Vorteil, dass ein "Verwehen" von Bonddrähten beim Molden unterbunden wird, da die Flachleiterbahnen isoliert zwischen Folien geführt werden. Somit wird zwischen den Halbleiterchips eine dünne flexible Schicht verwirklicht.
  • Die Erfindung wird nun anhand der beiliegenden Figuren näher erläutert.
  • 1 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil mit einem Stapel aus Halbleiterchips gemäß einer ersten Ausführungsform der Erfindung,
  • 2 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil mit einem Stapel aus Halbleiterchips gemäß einer zweiten Ausführungsform der Erfindung,
  • 3 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil mit einem Stapel aus Halbleiterchips gemäß einer dritten Ausführungsform der Erfindung.
  • 1 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 100 mit einem Stapel 2 aus Halbleiterchips 3 und 4 gemäß einer ersten Ausführungsform der Erfindung. Die Halbleiterchips 3 und 4 weisen aktive Oberseiten 5 mit Kontaktflächen 6 auf. Zwischen den Halbleiterchips 3 und 4 ist eine Umverdrahtungslage 7 angeordnet, die in ihrem Zentrum eine durchgehende Bondöffnung 8 aufweist. In dieser ersten Ausführungsform der Erfindung weist die Umverdrahtungslage eine erste Isolationsschicht 29 und eine zweite Isolationsschicht 33 auf, zwischen denen eine Umverdrahtungsschicht 30 aus Flachleitern 31 angeordnet ist. Im Bereich der Bondöffnung 8 sind erste Kontaktbereiche 9 der Flachleiter 31 angeordnet, die mit zweiten Kontaktbereichen 10 in äußeren Randbereichen der Umverdrahtungslage 7 in Verbindung stehen. Auf der Umverdrahtungslage 7 ist mit seiner aktiven Oberseite 5 ein gestapelter Stapelhalbleiterchip 4 angeordnet.
  • Unterhalb der Umverdrahtungslage 7 ist ein erster Halbleiterchip 3 angeordnet, der auf einem Umverdrahtungssubstrat 11 montiert ist. Das Umverdrahtungssubstrat 11 unterscheidet sich von der Umverdrahtungslage 7 durch seine höhere Stabilität und seine gegenüber der Dicke d der Umverdrahtungslage 7 größere Dicke D.
  • Auf seiner Unterseite 13 weist das Umverdrahtungssubstrat 11 Außenkontakte 12 auf, die gleichzeitig Außenkontakte 12 des elektronischen Bauteils 100 sind. Auf seiner Oberseite 15 sind in freiliegenden Randbereichen 27 Kontaktanschlussflächen 14 angeordnet. Im Zentrum des Umverdrahtungssubstrats 11 ist eine Bondöffnung 16 angeordnet, in deren Bereich Bondfinger 17 auf der Unterseite 13 des Umverdrahtungssubstrats 11 angeordnet sind.
  • Die Kontaktflächen 6 sind zweireihig in einem zentralen Bondkanal der aktiven Oberseite 5 des ersten Halbleiterchips 3 angeordnet. Diese Kontaktflächen 6 sind über Bondverbindungen 20 mit den Bondfingern 17 auf der Unterseite 13 des Umverdrahtungssubstrats 11 verbunden. Die Bondfinger 17 sind über Umverdrahtungsleitungen 45 mit Außenkontaktflächen 44 auf der Unterseite 13 des Umverdrahtungssubstrats 11 verbunden, wobei die Außenkontaktflächen 44 die Außenkontakte 12 tragen.
  • Über Durchkontakte 43 sind die Umverdrahtungsleitungen 45 einer unteren Umverdrahtungsschicht 40 des Umverdrahtungssubstrats 11 mit Umverdrahtungsleitungen 46 auf der Oberseite 15 des Umverdrahtungssubstrats 11 verbunden. Diese Umverdrahtungsleitungen 46 verbinden die Kontaktanschlussflächen 14 in den Randbereichen 27 mit den Durchkontakten 43. Somit sind elektrisch die Außenkontakte 12 mit den Kontaktflächen 6 des ersten Halbleiterchips 3 und über Umverdrahtungsleitungen 45, 46 und Durchkontakte 43 gleichzeitig mit den Kontaktanschlussflächen 14 verbunden.
  • Auf den Kontaktanschlussflächen 14 sind äußere Flachleiterenden 26, die aus der Umverdrahtungslage 7 herausragen und in Richtung auf das Umverdrahtungssubstrat 11 zu Stapelverbindungen 22 abgebogen sind, gelötet. Diese Flachleiterenden 26 gehen in die Flachleiter 31 der Umverdrahtungsschicht 30 über, die ihrerseits mit den ersten Kontaktbereichen 9 verbun den sind. Diese ersten Kontaktbereiche 9 gehen in freiliegende innere Flachleiterenden 48 über, die in der Bondöffnung 8 der Umverdrahtungslage 7 angeordnet sind. Diese inneren Flachleiterenden 48 sind mit Kontaktflächen 6 in einem zentralen Bondkanal des Stapelhalbleiterchips 4 verbunden. Somit sind die Außenkontakte 12 des elektronischen Bauteils 100 gleichzeitig mit den Kontaktflächen 6 des Stapelhalbleiterchips 4 und mit den Kontaktflächen 6 des Umverdrahtungssubstrats verbunden.
  • Aufgrund der geringen Dicke d der Umverdrahtungslage 7 findet ein guter Wärmeaustausch zwischen dem Stapelhalbleiterchip 4 und dem ersten Halbleiterchip 3 über die Unterseite 21 der Umverdrahtungslage 7 statt, so dass beide Halbleiterchips 3 und 4 im Betrieb auf annähernd gleicher Temperatur liegen und somit ihre temperaturabhängigen elektrischen Parameter annähernd gleich gehalten werden. Die Länge der Verbindung zwischen den Außenkontakten 12 und den Kontaktflächen 6 des Stapelhalbleiterchips 4 verglichen mit den Längen der Verbindung zwischen den Außenkontakten 12 und den Kontaktflächen 6 des ersten Halbleiterchips sind in 1 zur Vereinfachung der Darstellung nicht gleich lang dargestellt, jedoch werden sie durch entsprechende Angleichung der Längen der Umverdrahtungsleitungen 45 zwischen Bondfingern 17 und Außenkontakten 12 in einheitlicher Länge entworfen, so dass Laufzeitunterschiede zwischen den beiden Halbleiterchips 3 und 4 vermieden werden. In einem hier nicht gezeigten Ausführungsbeispiel sind diese unterschiedlich lang.
  • Die freiliegenden Randbereiche 27, die nicht von dem Stapel 2 aus Halbleiterchips 3 und 4 bedeckt sind, sind von einer Kunststoffmasse 19, die das Gehäuse 18 bildet, vor Beschädigungen geschützt. Gleichzeitig werden in dieser gehäusebil denden Kunststoffmasse 19 die Flachleiterenden 26 und die Halbleiterchips 3 und 4 vollständig eingebettet. Die hier gestapelten Halbleiterchips 3 und 4 sind gleichartige Speicherbausteine zusammen in einem FBGA-Gehäuse, und zwar zu einem Speichermodul von mehrfacher, hier doppelter Speicherkapazität aufeinandergestapelt.
  • 2 zeigt einen schematischen Querschnitt durch ein weiteres elektronisches Bauteil 110 mit einem Stapel 2 aus Halbleiterchips 3 und 4 gemäß einer zweiten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Das Umverdrahtungssubstrat 11, das den Stapel 2 aus Halbleiterchips 3 und 4 trägt, ist ähnlich aufgebaut wie bei der ersten Ausführungsform gemäß 1. Von unten nach oben weist der Aufbau des Umverdrahtungssubstrats 11 zunächst Außenkontakte 12 auf, die auf einer unteren Umverdrahtungsschicht 40 angeordnet sind, die ihrerseits Außenkontaktflächen 44, auf denen die Außenkontakte 12 aufgelötet sind, aufweisen. Von den Außenkontaktflächen 44 führen in der unteren Umverdrahtungsschicht 40 Umverdrahtungsleitungen 45 zu Bondfingern 17, die im Bereich der Bondöffnung 19 des Umverdrahtungssubstrats 11 angeordnet sind.
  • Über der unteren Umverdrahtungsschicht 40 ist eine isolierende Kernschicht 41 angeordnet, die dem Umverdrahtungssubstrat 11 Formstabilität und Festigkeit verleiht. Durch diese isolierende Kernschicht 41 erstrecken sich Durchkontakte 43, welche die untere Umverdrahtungsschicht 40 mit einer oberen Umverdrahtungsschicht 42 verbinden. Diese obere Umverdrahtungsschicht 42 weist in freiliegenden Randbereichen 27 Kon taktanschlussflächen 14 auf, die über Stapelbondverbindungen 22 aus einem Bonddraht 38 mit einer Umverdrahtungslage 70 verbunden sind.
  • Die Umverdrahtungslage 70 gemäß 2 unterscheidet sich von der Umverdrahtungslage 7 der ersten Ausführungsform gemäß 1 dadurch, dass sie eine untere Umverdrahtungsschicht 37 und eine obere Umverdrahtungsschicht 34 mit einer dazwischen angeordneten isolierenden Kernschicht 36 aufweist. In der isolierenden Kernschicht 36 sind Durchkontakte 35 angeordnet, welche die Umverdrahtungsleitungen 25 der unteren Umverdrahtungsschicht 37 mit Umverdrahtungsleitungen 25 der oberen Umverdrahtungsschicht 34 verbinden.
  • Die Umverdrahtungslage 70 ist gegenüber der Umverdrahtungslage 7 der 1 stabiler ausgebildet und ragt über die aktive Oberseite 5 des Stapelhalbleiterchips 4 hinaus, so dass frei zugängliche Randbereiche entstehen, die zweite Kontaktbereiche 10 aufweisen, welche über die Bonddrähte 38 mit den Kontaktanschlussflächen 14 des Umverdrahtungssubstrats 11 verbunden sind. Somit sind bei dieser Ausführungsform die Außenkontakte 12 über Durchkontakte 43 des Umverdrahtungssubstrats 11 und Bonddrähte 38 sowie Durchkontakte 35 der Umverdrahtungslage 70 und Bondverbindungen 20 in der Kanalöffnung 8 der Umverdrahtungslage 70 mit den Kontaktflächen des Stapelhalbleiterchips verbunden. Von parasitären Kapazitäten und Induktivitäten sowie von der Verbindungslänge zwischen Außenkontakt 12 und Kontaktflächen 6 der Halbleiterchips 3 und 4 beeinflusste Signallaufzeiten, werden zwischen dem Stapelhalbleiterchip 4 und dem ersten Halbleiterchip 3 durch entsprechende Umverdrahtungsleitungsdimensionierung in den Umverdrahtungsschichten 40 und 42 des Umverdrahtungssubstrats 11 aneinander angepasst. In einem hier nicht gezeigten Ausführungsbeispiel sind diese unterschiedlich lang.
  • In der zweiten Ausführungsform gemäß 2 wird die Umverdrahtungslage 70 von einer gleichmäßig über die gesamte Breite des Stapelhalbleiterchips 4 angeordneten Kunststoffmasse bedeckt, die gleichzeitig die Bondkanalöffnung 8 mit den Bondverbindungen 20 der Umverdrahtungslage 70 auffüllt. Somit ergibt sich keine Grenzfläche zwischen der Kunststoffmasse in der Bondöffnung 8 und der Kunststoffmasse, welche die Umverdrahtungslage 70 abdeckt. Auch für das elektronische Bauteil 110 der zweiten Ausführungsform der Erfindung wurden Speicherchips mit zentralem Bondkanal mit zweireihigen Kontaktflächen in FBGA-Technik eingesetzt. In einem hier nicht gezeigten Ausführungsbeispiel werden Speicherchips mit einreihigen Kontaktflächen eingesetzt.
  • 3 zeigt einen schematischen Querschnitt durch ein weiteres elektronisches Bauteil 111 mit einem Stapel 2 aus Halbleiterchips 3 und 4 gemäß einer dritten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Ein Unterschied zwischen dem elektronischen Bauteil 111 gemäß 3 und dem Bauteil 110 gemäß 2 liegt darin, dass zwischen der Umverdrahtungslage 70 und der Rückseite 32 des ersten Halbleiterchips 3 ein Abstandshalter 28 angeordnet ist, so dass ein Zwischenraum zwischen der Umverdrahtungslage 70 und der Rückseite 32 des ersten Halbleiterchips 3 beim Aufbringen der gehäusebildenden Kunststoffmasse 19 von dieser Kunststoffmasse 19 mit aufgefüllt wird. Um jedoch die empfindlichen Bonddrähte 20 im Bondkanal 8 des Stapelhalbleiter chips 4 beim Einbringen der Kunststoffmasse 19 nicht zu gefährden, ist vorher die Bondöffnung 8 mit einer Kunststoffmasse gefüllt worden, so dass sich eine Grenzschicht 49 zwischen den Kunststoffmassen ausbildet.
  • 100, 110,
    111
    elektronisches Bauteil
    2
    Stapel
    3
    erster Halbleiterchip
    4
    Stapelhalbleiterchip
    5
    aktive Oberseite
    6
    Kontaktfläche
    7, 70
    Umverdrahtungslage
    8
    Bondöffnung der Umverdrahtungslage
    9
    erste Kontaktbereiche
    10
    zweite Kontaktbereiche
    11
    Umverdrahtungssubstrat
    12
    Außenkontakt
    13
    Unterseite des Umverdrahtungssubstrats
    14
    Kontaktanschlussflächen
    15
    Oberseite des Umverdrahtungssubstrats
    16
    Bondöffnung des Umverdrahtungssubstrats
    17
    Bondfinger
    18
    Gehäuse
    19
    Kunststoffmasse des Gehäuses
    20
    Bondverbindungen
    21
    Unterseite der Umverdrahtungslage
    22
    Stapelverbindungen
    25
    Umverdrahtungsleitungen
    26
    Flachleiterenden
    27
    freiliegende Randbereiche des Umverdrahtungs
    substrats
    28
    Abstandshalter
    30
    Umverdrahtungsschicht
    31
    Flachleiter
    32
    Rückseite des ersten Halbleiterchips
    34
    obere Umverdrahtungsschicht
    35
    Durchkontakte
    36
    isolierende Kernschicht
    37
    untere Umverdrahtungsschicht der Umverdrahtungslage
    38
    Bonddrähte
    39
    Lötstopplackschicht
    40
    untere Umverdrahtungsschicht des Umverdrahtungs
    substrats
    41
    isolierende Kernschicht des Umverdrahtungssubstrats
    42
    obere Umverdrahtungsschicht des Umverdrahtungs
    substrats
    43
    Durchkontakte des Umverdrahtungssubstrats
    44
    Außenkontaktflächen
    45
    Umverdrahtungsleitungen zwischen Außenkontaktflä
    chen und Bondfingern
    46
    Umverdrahtungsleitungen zwischen Durchkontakten und
    Kontaktanschlussflächen
    48
    innere Flachleiterenden
    49
    Grenzschicht
    d
    Dicke der Umverdrahtungslage
    D
    Dicke des Umverdrahtungssubstrats
    h
    Bauteilhöhe

Claims (17)

  1. Elektronisches Bauteil (100, 110, 111) mit einem Stapel Halbleiterchips (3, 4) das folgende Merkmale aufweist: – einen ersten Halbleiterchip (3) und mindestens einen auf den ersten Halbleiterchip (3) gestapelten Stapelhalbleiterchip (4), wobei die Halbleiterchips (3, 4) jeweils eine aktive Oberseite (5) mit Kontaktflächen (6) aufweisen, – eine zwischen den Halbleiterchips (3, 4) angeordnete Umverdrahtungslage (7) mit – einer durchgehenden Bondöffnung (8), – ersten Kontaktbereichen (9) im Bereich der Bondöffnung (8) der Umverdrahtungslage (7), – zweiten Kontaktbereichen (10), die mit ersten Kontaktbereichen (9) der Umverdrahtungslage (7) in Verbindung stehen, – ein Umverdrahtungssubstrat (11) mit – Außenkontakten (12) des elektronischen Bauteils (100, 110, 111) auf der Unterseite (13) des Umverdrahtungssubstrats (11), – Kontaktanschlussflächen (14) auf der Oberseite (15) des Umverdrahtungssubstrats (11), – eine durchgehende Bondöffnung (8), – Bondfinger (17) auf der Unterseite (13) des Umverdrahtungssubstrats (11) im Bereich der Bondöffnung (16), – ein Gehäuse (18), das eine gehäusebildende Kunststoffmasse (19) aufweist, wobei Kontaktflächen (6) des ersten Halbleiterchips (3) über Bondverbindungen (20) durch die Bondöffnung (8) des Umverdrahtungssubstrats (11) mit Bondfingern (17) des Umverdrahtungssubstrats (11) in Verbindung stehen, und wobei erste Kontaktbereiche (9) auf der Unterseite (21) der Umverdrahtungslage (7) durch die Bondöffnung (8) der Umverdrahtungslage (7) mit Kontaktflächen (12) des Stapelhalbleiterchips (4) verbunden sind und wobei zweite Kontaktbereiche (10) der Umverdrahtungslage (7) mit Kontaktanschlussflächen (14) des Umverdrahtungssubstrats (11) über Stapelverbindungen (22) in Verbindung stehen.
  2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Kontaktbereiche (9) und die zweiten Kontaktbereiche (10) über eine Umverdrahtungsstruktur (11) in der Umverdrahtungslage (7) miteinander in Verbindung stehen.
  3. Elektronisches Bauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die ersten Kontaktbereiche (9) der Umverdrahtungslage (7, 70) im Bereich der Unterseite (21) der Umverdrahtungslage (11) angeordnet sind und daß die zweiten Kontaktbereiche (10) im Bereich der Oberseite der Umverdrahtungslage (70) angeordnet sind.
  4. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Umverdrahtungslage (7) eine beidseitig isolierte Leiterbahnschicht mit Umverdrahtungsleitungen (25) aufweist, wobei die ersten Kontaktbereiche (9) und die zweiten Kontaktbereiche (10) als Flachleiterenden (26) von Umverdrahtungsleitungen (25) ausgebildet sind.
  5. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Oberseite (15) des Umverdrahtungssubstrats (11) größer ist als die aktive Oberseite (5) des ersten Halbleiterchips (3) und die Kontaktanschlussflächen (14) auf nicht von dem ersten Halbleiterchip (3) bedeckten freiliegenden Randbereichen (27) des Umverdrahtungssubstrats (11) angeordnet sind.
  6. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die gehäusebildende Kunststoffmasse (19) auf der Oberseite (15) des Umverdrahtungssubstrats (11) angeordnet ist, und dass die Halbleiterchips (3, 4) mit den elektrischen Verbindungen in der Kunststoffmasse (19) verpackt sind, und dass die Kunststoffmasse (19) auf der Unterseite (13) des Umverdrahtungssubstrats (11) und/oder der Unterseite (21) der Umverdrahtungslage (7, 70) angeordnet ist, und Bondverbindungen (20) in den Bondöffnungen (8, 16) einbettet.
  7. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass auf dem ersten Halbleiterchip (3) Abstandshalter (28) zu der Umverdrahtungslage (70) angeordnet sind.
  8. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Umverdrahtungslage (7) eine auf der aktiven Obersei te (5) des Stapelhalbleiterchips (4) klebende erste Isolationsschicht, eine Umverdrahtungsschicht (30) aus Flachleitern (31), und eine auf der Rückseite (32) des ersten Halbleiterchips (3) klebende zweite Isolationsschicht aufweist, wobei die Flachleiter (31) der Umverdrahtungsschicht (30) sowohl die elektrischen Verbindungen zwischen ersten Kontaktbereichen (9) und Kontaktflächen (6) in der Bondöffnung (8) als auch die elektrische Stapelverbindungen (22) zwischen den zweiten Kontaktbereichen (10) und den Kontaktanschlussflächen (14) des Umverdrahtungssubstrats (11) bilden.
  9. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Umverdrahtungslage (70) eine auf der aktiven Oberseite (5) des Stapelhalbleiterchips (4) klebende Isolationsschicht, eine über Ränder des Stapelhalbleiterchips (4) hinausragende obere Umverdrahtungsschicht (34), eine Durchkontakte (35) aufweisende isolierende Kernschicht (36), eine untere Umverdrahtungsschicht (37) und eine die Bondöffnung (8) und die untere Umverdrahtungsschicht (37) abdeckende Kunststoffschicht aus Kunststoffgehäusemasse (19) aufweist, wobei auf Randbereichen der oberen Umverdrahtungsschicht (34) Kontaktanschlussflächen (14) angeordnet sind, welche über Bonddrähte (38) die Stapelverbindungen (22) zu den Kontaktanschlussflächen (14) des Umverdrahtungssubstrats (11) bilden.
  10. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Umverdrahtungslage (7, 70) eine Umverdrahtungsschicht (30) aufweist, die zwischen Umverdrahtungsleitungen (25) und/oder Flachleitern (31) geerdete Metallflächen aufweist.
  11. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Umverdrahtungslage (7) Isolationsschichten aus Isolationsfolien aufweist.
  12. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Umverdrahtungssubstrat (11) eine Lötstopplackschicht (39), eine untere Umverdrahtungsschicht (40), eine isolierende Kernschicht (41) und eine obere Umverdrahtungsschicht (42) aufweist, wobei die Kernschicht (41) Durchkontakte (43) aufweist, welche die untere Umverdrahtungsschicht (40) mit der oberen Umverdrahtungsschicht (42) elektrisch verbinden, und wobei die untere Umverdrahtungsschicht (40) Außenkontaktflächen (44) aufweist, welche die Außenkontakte (12) des elektronischen Bauteils (100, 110, 111) tragen, und Umverdrahtungsleitungen (45) aufweist, welche die Außenkontaktflächen (44) mit den Bondfingern (17) im Bereich der Bondöffnung (16) verbinden, und wobei die obere Umverdrahtungsschicht (42) Umverdrahtungsleitungen (46) aufweist, welche die Durchkontakte (43) mit den Kontaktanschlussflächen (14) verbinden.
  13. Verfahren zur Herstellung eines elektronischen Bauteils (100, 110, 111) mit einem Stapel (2) aus Halbleiterchips (3, 4), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen eines Umverdrahtungssubstrats (11) mit Außenkontaktflächen (44) und mit Bondfingern (17) auf einer Unterseite (13), wobei die Bondfinger (17) in einem Randbereich (27) einer durchgehenden Bondöffnung (16) angeordnet sind, und mit einer Oberseite (15), die Kontaktanschlussflächen (14) in ihrem Außenrandbereich aufweist, – Aufkleben eines ersten Halbleiterchips (3) mit einer aktiven Oberseite (5) und Kontaktflächen (6) auf die Oberseite (15) des Umverdrahtungssubstrats (11) unter Ausrichten der Kontaktflächen (6) auf die Bondöffnung (16) unter Freilassen der Kontaktanschlussflächen (14) des Umverdrahtungssubstrats (11), – Herstellen von Bondverbindungen (20) zwischen den Kontaktflächen (5) und den Bondfingern (17), – Verpacken der Bondöffnung (16), der Bondverbindungen (20) und des Randbereichs der Bondöffnung (16) in einer Kunststoffmasse (19), – Herstellen einer Umverdrahtungslage (7) mit Bondöffnung (8), ersten Kontaktbereichen (9) im Bereich der Bondöffnung (8) und mit zweiten Kontaktbereichen (10), die mit den ersten Kontaktbereichen (9) in Verbindung stehen, – Aufbringen eines Stapelhalbleiterchips (4) mit seiner aktiven Oberseite (5) auf die Umverdrahtungslage (7) unter Ausrichten der Kontaktflächen (6) auf die Bondöffnung (8), – Aufkleben der Umverdrahtungslage (7) mit dem Stapelhalbleiterchip (4) auf dem ersten Halbleiterchip (3), – Herstellen von Verbindungen von den zweiten Kontaktbereichen (10) zu den Kontaktanschlussflächen (14) des Umverdrahtungssubstrats (11), – Aufbringen einer gehäusebildenden Kunststoffmasse (19) auf die Oberseite (15) des Umverdrahtungssubstrats (11) unter Einbetten der Halbleiterchips (3, 4) und freiliegender Verbindungen.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass in getrennten Funktionsprüfungen ein Verbund aus erstem Halbleiterchip (3) und Umverdrahtungssubstrat (11) und ein Verbund aus Stapelhalbleiterchip (4) und Umverdrahtungslage (7) geprüft wird, und dass nach Fertigstellung des elektronischen Bauteils (100, 110, 111) die Funktionsprüfung des Bauteils (100, 110, 111) erfolgt.
  15. Verfahren nach Anspruch 13 oder Anspruch 14, dadurch gekennzeichnet, dass nach Aufbringen der gehäusebildenden Kunststoffmasse (19) Außenkontakte (12) auf die Außenkontaktflächen (44) aufgebracht werden.
  16. Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass für die Umverdrahtungslage (7) Isolationsfolien mit einer Metallschicht beschichtet werden, und die Metallschicht derart strukturiert wird, dass zwischen Umverdrahtungsleitungen (25) Metallflächen erhalten bleiben, an die ein Massepotential angeschlossen wird.
  17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass für die Umverdrahtungslage (7) äußere Flachleiterenden (26) als zweite Kontaktbereiche (10) gebildet werden, die über Ränder der Umverdrahtungslage (7) hinausragen und als Stapelverbindungen (22) auf Kontaktanschlußflächen des Umverdrahtungssubstrats (11) gelötet werden.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006034670A1 (de) * 2004-09-14 2006-04-06 Infineon Technologies Ag Halbleitermodul mit gestapelten halbleiterbauteilen und elektrischen verbindungselementen zwischen den gestapelten halbleiterbauteilen
DE102004049356A1 (de) * 2004-10-08 2006-04-20 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US7045892B2 (en) 2003-07-04 2006-05-16 Samsung Electronics Co., Ltd. Stack package of semiconductor device
WO2007025127A2 (en) * 2005-08-26 2007-03-01 Micron Technology, Inc. Microelectronic device packages, stacked microlecetronic device packages, and methods for manufacturing microelectronic devices
DE112004000572B4 (de) * 2003-04-02 2008-05-29 United Test And Assembly Center Ltd. Multi-Chip-Ball-Grid-Array-Gehäuse und Herstellungsverfahren
US8507318B2 (en) 2005-08-19 2013-08-13 Micron Technology, Inc. Method for manufacturing microelectronic devices

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004009056B4 (de) * 2004-02-23 2010-04-22 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls aus mehreren stapelbaren Halbleiterbauteilen mit einem Umverdrahtungssubstrat
TW200536089A (en) * 2004-03-03 2005-11-01 United Test & Assembly Ct Ltd Multiple stacked die window csp package and method of manufacture
JP4299760B2 (ja) * 2004-10-21 2009-07-22 エルピーダメモリ株式会社 半導体装置のテスト方法
US7678610B2 (en) * 2004-10-28 2010-03-16 UTAC-United Test and Assembly Test Center Ltd. Semiconductor chip package and method of manufacture
US20060157866A1 (en) * 2005-01-20 2006-07-20 Le Thoai T Signal redistribution using bridge layer for multichip module
US20060202317A1 (en) * 2005-03-14 2006-09-14 Farid Barakat Method for MCP packaging for balanced performance
JP2006278726A (ja) * 2005-03-29 2006-10-12 Sharp Corp 半導体装置モジュール及び半導体装置モジュールの製造方法
DE102005039786A1 (de) * 2005-08-22 2007-03-15 Infineon Technologies Ag Dual-Die-FBGA
JP5522561B2 (ja) * 2005-08-31 2014-06-18 マイクロン テクノロジー, インク. マイクロ電子デバイスパッケージ、積重ね型マイクロ電子デバイスパッケージ、およびマイクロ電子デバイスを製造する方法
US7312519B2 (en) * 2006-01-12 2007-12-25 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
SG135066A1 (en) 2006-02-20 2007-09-28 Micron Technology Inc Semiconductor device assemblies including face-to-face semiconductor dice, systems including such assemblies, and methods for fabricating such assemblies
JP4668814B2 (ja) * 2006-03-08 2011-04-13 Okiセミコンダクタ株式会社 半導体装置
US7566962B2 (en) * 2006-12-26 2009-07-28 Advanced Semiconductor Engineering Inc. Semiconductor package structure and method for manufacturing the same
DE102007018914B4 (de) * 2007-04-19 2019-01-17 Infineon Technologies Ag Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben
JP2009038142A (ja) * 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
US8743561B2 (en) 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
US7927919B1 (en) * 2009-12-03 2011-04-19 Powertech Technology Inc. Semiconductor packaging method to save interposer
TW201225246A (en) * 2010-12-06 2012-06-16 Ind Tech Res Inst Multi-chip stack structure
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8502390B2 (en) * 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
BR202012004685Y1 (pt) * 2011-07-13 2019-04-02 Google Technology Holdings LLC Dispositivo eletrônico móvel com construção laminada aprimorada
BR202012004686Y1 (pt) 2011-07-13 2019-05-14 Google Technology Holdings LLC Dispositivo eletrônico móvel com redução de impacto reforçada.
KR200471325Y1 (ko) 2011-07-13 2014-02-19 모토로라 모빌리티 엘엘씨 강화된 공차 누적기를 구비하는 모바일 전자 장치
EP2764544A1 (de) 2011-10-03 2014-08-13 Invensas Corporation Ansatz zur minimierung von multichip-drahtverbindungen mit parallelen fenstern
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
WO2013052080A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
WO2013052347A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Memory module in a package and its pin configuration
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
EP2766928A1 (de) 2011-10-03 2014-08-20 Invensas Corporation Endstückminimierung mit abschlussgitterversatz vom zentrum der packung
KR20130105175A (ko) * 2012-03-16 2013-09-25 삼성전자주식회사 보호 층을 갖는 반도체 패키지 및 그 형성 방법
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8994170B2 (en) 2013-02-27 2015-03-31 Invensas Corporation Microelectronic unit and package with positional reversal
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539250A (en) * 1990-06-15 1996-07-23 Hitachi, Ltd. Plastic-molded-type semiconductor device
US5804874A (en) * 1996-03-08 1998-09-08 Samsung Electronics Co., Ltd. Stacked chip package device employing a plurality of lead on chip type semiconductor chips
US5861666A (en) * 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US6163070A (en) * 1997-06-02 2000-12-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor package utilizing a flexible wiring substrate
DE10023823A1 (de) * 2000-05-15 2001-12-06 Infineon Technologies Ag Multichip-Gehäuse

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6205654B1 (en) * 1992-12-11 2001-03-27 Staktek Group L.P. Method of manufacturing a surface mount package
KR100260997B1 (ko) * 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
KR100587024B1 (ko) 1998-12-24 2007-12-12 주식회사 하이닉스반도체 3차원 적층형 마이크로 비지에이 패키지
KR100338929B1 (ko) 1999-09-27 2002-05-30 박종섭 적층형 마이크로 비지에이 패키지 및 제조방법
JP2002057272A (ja) 2000-08-04 2002-02-22 ▲せき▼品精密工業股▲ふん▼有限公司 スタックト・ダイ・パッケージ構造
JP2002208656A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置
US6472736B1 (en) * 2002-03-13 2002-10-29 Kingpak Technology Inc. Stacked structure for memory chips
US6683385B2 (en) * 2002-04-23 2004-01-27 Ultratera Corporation Low profile stack semiconductor package
US6686656B1 (en) * 2003-01-13 2004-02-03 Kingston Technology Corporation Integrated multi-chip chip scale package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539250A (en) * 1990-06-15 1996-07-23 Hitachi, Ltd. Plastic-molded-type semiconductor device
US5861666A (en) * 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US5804874A (en) * 1996-03-08 1998-09-08 Samsung Electronics Co., Ltd. Stacked chip package device employing a plurality of lead on chip type semiconductor chips
US6163070A (en) * 1997-06-02 2000-12-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor package utilizing a flexible wiring substrate
DE10023823A1 (de) * 2000-05-15 2001-12-06 Infineon Technologies Ag Multichip-Gehäuse

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112004000572B4 (de) * 2003-04-02 2008-05-29 United Test And Assembly Center Ltd. Multi-Chip-Ball-Grid-Array-Gehäuse und Herstellungsverfahren
DE102004031954B4 (de) * 2003-07-04 2007-08-23 Samsung Electronics Co., Ltd., Suwon Halbleiterpackung mit gestapelten Chips
US7045892B2 (en) 2003-07-04 2006-05-16 Samsung Electronics Co., Ltd. Stack package of semiconductor device
DE102004044882B3 (de) * 2004-09-14 2006-04-20 Infineon Technologies Ag Halbleitermodul mit gestapelten Halbleiterbauteilen und elektrischen Verbindungselementen zwischen den gestapelten Halbleiterbauteilen
WO2006034670A1 (de) * 2004-09-14 2006-04-06 Infineon Technologies Ag Halbleitermodul mit gestapelten halbleiterbauteilen und elektrischen verbindungselementen zwischen den gestapelten halbleiterbauteilen
DE102004049356B4 (de) * 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
DE102004049356A1 (de) * 2004-10-08 2006-04-20 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US8507318B2 (en) 2005-08-19 2013-08-13 Micron Technology, Inc. Method for manufacturing microelectronic devices
US9640458B2 (en) 2005-08-19 2017-05-02 Micron Technology, Inc. Stacked microelectronic devices
US8823159B2 (en) 2005-08-19 2014-09-02 Micron Technology, Inc. Stacked microelectronic devices
US8519523B2 (en) 2005-08-26 2013-08-27 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US8030748B2 (en) 2005-08-26 2011-10-04 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
WO2007025127A3 (en) * 2005-08-26 2007-05-18 Micron Technology Inc Microelectronic device packages, stacked microlecetronic device packages, and methods for manufacturing microelectronic devices
US7504284B2 (en) 2005-08-26 2009-03-17 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US9299684B2 (en) 2005-08-26 2016-03-29 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US9583476B2 (en) 2005-08-26 2017-02-28 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
WO2007025127A2 (en) * 2005-08-26 2007-03-01 Micron Technology, Inc. Microelectronic device packages, stacked microlecetronic device packages, and methods for manufacturing microelectronic devices
US10153254B2 (en) 2005-08-26 2018-12-11 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US10861824B2 (en) 2005-08-26 2020-12-08 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices

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