KR20050003892A - 반도체 장치의 적층형 패키지 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 185
- 239000000758 substrate Substances 0.000 claims abstract description 326
- 238000000034 method Methods 0.000 claims abstract description 38
- 230000000149 penetrating effect Effects 0.000 claims description 14
- MINPZZUPSSVGJN-UHFFFAOYSA-N 1,1,1,4,4,4-hexachlorobutane Chemical compound ClC(Cl)(Cl)CCC(Cl)(Cl)Cl MINPZZUPSSVGJN-UHFFFAOYSA-N 0.000 abstract description 41
- 101150049492 DVR gene Proteins 0.000 abstract description 41
- AGCPZMJBXSCWQY-UHFFFAOYSA-N 1,1,2,3,4-pentachlorobutane Chemical compound ClCC(Cl)C(Cl)C(Cl)Cl AGCPZMJBXSCWQY-UHFFFAOYSA-N 0.000 abstract description 39
- 208000036971 interstitial lung disease 2 Diseases 0.000 abstract description 11
- 101100115693 Arabidopsis thaliana OASA1 gene Proteins 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 3
- 101100299505 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ptn1 gene Proteins 0.000 description 10
- 101100027969 Caenorhabditis elegans old-1 gene Proteins 0.000 description 5
- 208000036252 interstitial lung disease 1 Diseases 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 101100340317 Arabidopsis thaliana IDL1 gene Proteins 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
-
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
- H01L2225/06586—Housing with external bump or bump-like connectors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Combinations Of Printed Boards (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
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Abstract
반도체 장치의 적층형 패키지가 개시된다. 본 발명에 따른 반도체 패키지는 제 1 기판, 제 1 반도체 칩, 제 2 기판, 적어도 하나의 제 2 반도체 칩 및 적어도 하나의 제 3 기판을 구비한다. 상기 제 1 기판은 외부 접속용 단자가 제 1 면에 설치되고, 상기 제 1 면의 반대측 면인 제 2면에 복수개의 랜드들을 구비한다. 제 1 반도체 칩은 상기 제 1 기판의 제 2면에 장착된다. 상기 제 2 기판은 상기 제 1 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며 상기 제 2 면의 상기 윈도우 주위에 내부 랜드들을 구비한다. 상기 제 2 반도체 칩은 상기 제 2 기판의 제 2 면에 장착된다. 상기 적어도 하나의 제 3 기판은 상기 제 2 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며 상기 제 2 면의 상기 윈도우 주위에 내부 랜드들을 구비한다. 상기 제 1 반도체 칩 및 제 2 반도체 칩은 센터(center) 패드 구조를 가진다. 본 발명에 따른 반도체 패키지는 모든 패키지 공정이 일반적인 패키지 공정을 따르며 추가적인 공정이 필요 없으므로 반도체 패키지에 결함이 발생할 가능성이 적어지는 장점이 있다.
Description
본 발명은 반도체 패키지에 관한 것으로서, 특히, 복수개의 반도체 칩들이 적층 된 적층형 반도체 패키지에 관한 것이다.
최근 전자 제품이 소형화됨에 따라 제품 내에 실장되는 반도체 소자 또한 고집적화 및 소형화 되어가고 있는 추세이다. 이러한 추세에 부응하여 한정된 크기의 기판 위에 보다 많은 수의 반도체 칩을 실장하기 위해 반도체 패키지의 크기 및 두께를 감소시키는 연구가 활발하게 이루어지고 있으며 그 결과의 한 예로서 칩 스케일 패키지(Chip Scale Package: CSP)가 있다.
칩 스케일 패키지는 반도체 소자의 크기를 패키지 내부의 반도체 칩 크기와 거의 유사하게 제작하여 반도체 소자의 점유 면적을 줄인 것이다. 최근에는 이러한 칩 스케일 패키지의 개발로 복수개의 반도체 칩을 단일 기판 위에 적층시켜 반도체 소자의 점유 면적을 감소시킨 적층형 칩 스케일 패키지가 제작되고 있다.
도 1은 일반적인 적층형 칩 패키지의 한 예를 설명하는 도면이다.
도 1의 적층형 칩 패키지(100)는 패키지 사이즈를 고려하여 와이어(WR)를 이용하여 본딩을 한다. 즉, 반도체 칩(CP1, CP2)위에 인쇄 회로 기판을 쌓는 대신 반도체 칩(CP1, CP2)을 쌓고 각각의 반도체 칩(CP1, CP2)을 와이어(WR)를 이용하여 서브스트레이트(STB)와 연결한다. 서브스트레이트(STB)와 반도체 칩(CP1)사이와 반도체 칩(CP1)과 반도체 칩(CP2) 사이는 절연 및 접착물질(IS)로 채워져 있다.
도 1의 적층형 패키지(100)는 반도체 칩(CP1, CP2)이 에지(edge) 패드 구조인 경우에는 패키지를 제작하는 데 큰 문제가 없으나, 센터(center) 패드 구조인 경우에는 제작상의 문제가 있다.
즉, 하나의 반도체 칩만을 패키지로 만드는 단품 패키지에서는 반도체 칩의 중앙에서 본딩(bonding)이 이루어지는 반면 적층형 패키지에서는 반도체 칩의 외곽에서 본딩이 이루어지게 되므로 반도체 칩의 외곽에서 본딩을 처리하기 위한 별도의 조립 공정이 필요하다.
단품 패키지를 위한 칩 조립 공정이 완료된 뒤 적층형 패키지를 위해서는 별도의 메탈(metal) 공정을 이용하여 반도체 칩의 외곽에 본딩(bonding)을 위한 패드를 만들고, 반도체 칩 외곽의 상기 본딩용 패드와 반도체 칩 센터의 본래의 패드를 연결해야 한다.
이 경우 반도체 칩의 생산 후 별도의 메탈(metal) 공정이 추가되면서 반도체 칩에 열을 가하는 공정(thermal cycle)이 추가되어 불량 발생의 가능성이 증대되며 또한 본딩 패드가 열에 의하여 반도체 칩의 바닥 면(bottom layer)으로부터 분리되게 되어 반도체 칩의 신뢰성 약화를 발생시키는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 패키지 크기도 단품 패키지와 유사하면서도 센터 패드 구조의 반도체 칩을 이용함에 따른 추가 공정이 필요하지 않은 적층형 반도체 패키지를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 적층형 칩 패키지의 한 예를 설명하는 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 패키지의 측면도이다.
도 3은 도 2의 반도체 패키지의 제 3 기판과 제 2 반도체 칩의 연결관계를 설명하는 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 패키지의 측면도이다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 패키지의 측면도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 패키지는 제 1 기판, 제 1 반도체 칩, 제 2 기판, 적어도 하나의 제 2 반도체 칩 및 적어도 하나의 제 3 기판을 구비한다.
상기 제 1 기판은 외부 접속용 단자가 제 1 면에 설치되고, 상기 제 1 면의 반대측 면인 제 2면에 복수개의 랜드들을 구비한다. 제 1 반도체 칩은 상기 제 1 기판의 제 2면에 장착된다.
상기 제 2 기판은 상기 제 1 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며 상기 제 2 면의 상기 윈도우 주위에 내부 랜드들을 구비한다.
상기 제 2 반도체 칩은 상기 제 2 기판의 제 2 면에 장착된다. 상기 적어도 하나의 제 3 기판은 상기 제 2 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며 상기 제 2 면의 상기 윈도우 주위에 내부 랜드들을 구비한다.
상기 제 2 기판의 외부 랜드들 및 상기 제 3 기판의 외부 랜드들은 각각 상기 제 1 기판의 랜드들과 전기적 접속수단에 의해서 연결되고, 상기 제 2 기판의 내부 랜드들은 상기 제 2 기판의 윈도우를 통하여 상기 제 1 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결된다.
그리고, 상기 제 3 기판의 내부 랜드들은 상기 제 3 기판의 윈도우를 통하여 상기 제 2 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결된다. 상기 제 1 반도체 칩 및 제 2 반도체 칩은 센터(center) 패드 구조를 가진다.
상기 제 2 기판 및 상기 제 3 기판은 각각 상기 외부 랜드들과 상기 내부 랜드들이 상기 기판상의 회로 패턴에 의해서 연결된다. 상기 제 2 기판 및 상기 제 3 기판의 크기는 상기 제 1 및 제 2 반도체 칩의 크기와 동일하고 상기 제 1 기판의 크기는 상기 제 1 및 제 2 반도체 칩보다 크다.
상기 제 1 기판의 랜드들은 상기 제 1 기판의 외곽에 배치되고 상기 외부 접속용 단자들과 상기 제 1 기판의 대응되는 랜드들은 기판상의 회로 패턴에 의해서연결된다.
상기 제 2 기판 및 상기 제 3 기판은 인쇄 회로 기판(Printed Circuit Board :PCB), 써킷(Circuit) 필름 기판 또는 써킷(Circuit) 테이프 기판인 것을 특징으로 한다. 상기 전기적 접속수단은 도전성 와이어인 것을 특징으로 한다.
상기 제 2 기판 및 상기 제 3 기판의 윈도우는 중앙에 배치되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 반도체 패키지는 제 1 기판, 제 1 반도체 칩, 제 2 기판, 적어도 하나의 제 2 반도체 칩 및 적어도 하나의 제 3 기판을 구비한다.
제 1 기판은 외부 접속용 단자가 제 1 면에 설치되고, 상기 제 1 면의 반대측 면인 제 2면에 복수개의 랜드들을 구비한다. 제 2 기판은 상기 제 1 기판의 제 2면에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며, 상기 제 1면의 상기 윈도우 주위에 내부 랜드들을 구비한다.
제 1 반도체 칩은 상기 제 2 기판의 제 2 면에 장착된다. 제 3 기판은 상기 제 1 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며, 상기 제 1면의 상기 윈도우 주위에 내부 랜드들을 구비한다.
제 2 반도체 칩은 상기 제 3 기판의 제 2 면에 장착된다. 상기 제 2 기판의외부 랜드들 및 상기 제 3 기판의 외부 랜드들은 각각 상기 제 1 기판의 랜드들과 전기적 접속수단에 의해서 연결되고 상기 제 2 기판의 내부 랜드들은 상기 제 2 기판의 윈도우를 통하여 상기 제 1 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결된다.
상기 제 3 기판의 내부 랜드들은 상기 제 3 기판의 윈도우를 통하여 상기 제 2 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결된다. 상기 제 2 기판 및 상기 제 3 기판의 크기는 상기 제 1 기판의 크기보다 작은 것을 특징으로 한다.
상기 제 2 기판 및 상기 제 3 기판은 단품 패키지용 기판 및 적층 패키지용 기판 중 어느 하나를 사용할 수 있는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 반도체 패키지는 제 1 기판, 제 1 반도체 칩, 적어도 하나의 제 2 기판 및 적어도 하나의 제 2 반도체 칩을 구비한다.
제 1 기판은 외부 접속용 단자가 제 1 면에 설치되고, 상기 제 1 면의 반대측 면인 제 2면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며, 상기 제 1 면의 상기 윈도우 주위에 내부 랜드들을 구비한다. 제 1 반도체 칩은 상기 제 1 기판의 제 2 면에 장착된다.
제 2 기판은 상기 제 1 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며, 상기 제 1면의 상기 윈도우 주위에 내부 랜드들을 구비한다.
제 2 반도체 칩은 상기 제 2 기판의 제 2 면에 장착된다. 상기 제 2 기판의 외부 랜드들은 상기 제 1 기판의 외부 랜드들과 전기적 접속수단에 의해서 연결되고 상기 제 1 기판의 내부 랜드들은 상기 제 1 기판의 윈도우를 통하여 상기 제 1 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결된다.
상기 제 2 기판의 내부 랜드들은 상기 제 2 기판의 윈도우를 통하여 상기 제 2 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결된다. 상기 제 1 기판은 상기 외부 접속용 단자들과 상기 제 1 기판의 대응되는 외부 랜드들이 기판상의 제 1 회로 패턴에 의해서 연결된다.
또한 상기 제 1 기판은 상기 외부 접속용 단자들과 상기 제 1 기판의 대응되는 내부 랜드들은 기판상의 제 2 회로 패턴에 의해서 연결되며, 상기 제 1 회로 패턴과 상기 제 2 회로 패턴은 서로 접속되지 않는다.
상기 제 2 회로 패턴은 상기 제 1 기판이 다층(multi-layer) 기판인 경우, 상기 제 1 기판의 층과 층 사이에 만들어지는 것을 특징으로 하다. 상기 제 1 기판의 크기는 상기 제 2 기판의 크기보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 4 실시예에 따른 반도체 패키지는 제 1 기판, 제 2 기판, 제 3 기판, 제 1 반도체 칩 및 제 2 반도체 칩을 구비한다.
제 1 기판은 외부 접속용 단자와 제 1 본딩 패드를 연결한다. 제 2 기판은 제 2 본딩 패드와 배선으로 연결되는 제 1 내부 본딩 패드를 구비한다. 제 3 기판은 제 3 본딩 패드와 배선으로 연결된 제 2 내부 본딩 패드를 구비한다.
제 1 반도체 칩은 센터 패드 구조를 가지며, 상기 제 1 내부 본딩 패드와 상기 센터 패드가 전기적 접속 수단에 의해서 연결된다. 제 2 반도체 칩은 센터 패드 구조를 가지며, 상기 제 2 내부 본딩 패드와 상기 센터 패드가 상기 전기적 접속 수단에 의해서 연결된다.
상기 제 2 기판은 상기 제 1 기판의 상기 제 1 본딩 패드와 상기 제 2 본딩 패드가 상기 전기적 접속수단에 의해서 연결되고, 상기 제 3 기판은 상기 제 1 기판의 상기 제 1 본딩 패드와 상기 제 3 본딩 패드가 상기 전기적 접속 수단에 의해서 연결되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 패키지의 측면도이다.
도 3은 도 2의 반도체 패키지의 제 3 기판과 제 2 반도체 칩의 연결관계를 설명하는 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 제 1 실시예에 따른 반도체 패키지(200)는 제 1 기판(PCB1), 제 1 반도체 칩(CP1), 제 2 기판(PCB2), 적어도하나의 제 2 반도체 칩(CP2) 및 적어도 하나의 제 3 기판(PCB3)을 구비한다.
제 1 기판(PCB1)은 외부 접속용 단자(BL)가 제 1 면(1A)에 설치되고, 제 1 면(1A)의 반대측 면인 제 2 면(1B)에 복수개의 랜드들(LD1)을 구비한다. 외부 접속용 단자(BL)는 리드 프레임 또는 볼 일 수 있으며 도 2에서는 외부 접속용 단자(BL)로서 볼을 도시하고 있다.
제 1 기판(PCB1)의 랜드들(LD1)은 제 1 기판(PCB1)의 외곽에 배치되고 외부 접속용 단자들(BL)과 제 1 기판(PCB1)의 대응되는 랜드들(LD1)은 기판상의 회로 패턴(PTN1)에 의해서 연결된다. 제 1 기판(PCB1)의 회로 패턴(PTN1)과 랜드들(LD1)이 도 2에서는 연결되도록 도시되지 않았으나, 랜드들(LD1)과 회로 패턴(PTN1)은 전기적으로 연결된다.
제 1 반도체 칩(CP1)은 제 1 기판(PCB1)의 제 2면(1B)에 장착된다. 제 1 반도체 칩(CP1)은 센터 패드 구조를 가진다. 제 1 반도체 칩(CP1)은 제 1 기판(PCB1)에 장착되지만 전기적으로는 절연되어 있다.
제 2 기판(PCB2)은 제 1 반도체 칩(CP1)에 제 1 면(2A)이 부착되고 제 1 면(2A)의 반대측 면인 제 2 면(2B)의 외곽에 복수개의 외부 랜드들(OLD2)을 구비하고, 제 1 면(2A)과 제 2 면(2B) 사이를 관통하는 윈도우(WDW2)를 구비하며 제 2 면(2B)의 윈도우(WDW2) 주위에 내부 랜드들(ILD2)을 구비한다.
제 2 기판(PCB2)은 외부 랜드들(OLD2)과 내부 랜드들(ILD2)이 기판상의 회로 패턴(PTN2)에 의해서 연결된다. 제 2 기판(PCB2)의 외부 랜드들(OLD2)은 제 1 기판(PCB1)의 랜드들(LD1)과 전기적 접속수단(WR)에 의해서 연결된다.
그리고, 제 2 기판(PCB2)의 내부 랜드들(ILD2)은 제 2 기판(PCB2)의 윈도우(WDW2)를 통하여 제 1 반도체 칩(CP1)의 패드들(미도시)과 전기적 접속 수단(WR)에 의해서 연결된다.
따라서, 외부 접속용 단자(BL)를 통하여 인가된 신호는 제 1 기판(PCB1)의 랜드들(LD1)과 전기적 접속수단(WR)을 통하여 제 2 기판(PCB2)의 외부 랜드들(OLD2)로 인가된다.
제 2 기판(PCB2)의 외부 랜드들(OLD2)로 인가된 신호는 회로 패턴(PTN2)을 통하여 내부 랜드들(ILD2)로 인가되고, 다시 전기적 접속 수단(WR)을 통하여 제 1 반도체 칩(CP1)의 센터 패드(미도시)로 인가된다.
제 2 기판(PCB2)의 윈도우(WDW2)는 중앙에 배치되며 제 1 기판(PCB1)을 관통하는 구멍(hole)이다. 윈도우(WDW2)를 통하여 제 2 기판(PCB2)의 내부 랜드들(ILD2)과 제 1 반도체 칩(CP1)의 센터 패드들(미도시)이 전기적 접속 수단(WR)에 의해서 연결된다.
제 2 기판(PCB2)의 크기는 제 1 반도체 칩(CP1)의 크기와 거의 동일하고 제 1 기판(PCB1)의 크기보다 작다. 따라서, 도 1의 패키지(100)와 달리 적층형 패키지의 크기를 단품 패키지의 크기와 거의 유사하게 할 수 있다.
제 2 반도체 칩(CP2)은 제 2 기판(PCB2)의 제 2 면(2B)에 장착된다. 제 2 반도체 칩(CP2)과 제 2 기판(PCB2) 사이에는 절연 및 접착 물질(IS)이 존재한다. 적어도 하나의 제 3 기판(PCB3)은 제 2 반도체 칩(CP2)에 제 1 면(3A)이 부착되고 제 1 면(3A)의 반대측 면인 제 2 면(3B)의 외곽에 복수개의 외부 랜드들(OLD3)을 구비한다.
그리고, 제 1 면(3A)과 제 2 면(3B) 사이를 관통하는 윈도우(WDW3)를 구비하며 제 2 면(3B)의 윈도우(WDW3) 주위에 내부 랜드들(ILD3)을 구비한다.
제 3 기판(PCB3)은 제 2 기판(PCB2)과 동일한 구조를 가진다. 제 3 기판(PCB3)과 제 2 반도체 칩(CP2)의 연결관계는 제 2 기판(PCB2)과 제 1 반도체 칩(CP1)의 연결관계와 동일하다.
도 3은 제 3 기판과 제 2 반도체 칩의 연결관계를 설명하는 도면이다.
제 3 기판(PCB3)의 윈도우(WDW3)는 제 2 반도체 칩(CP2)의 센터 패드(CPD)의 위치에 대응되도록 제 3 기판(PCB3)의 중앙부에 배치된다. 제 3 기판(PCB3)의 내부 랜드들(ILD3)이 전기적 접속 수단(WR)에 의하여 제 2 반도체 칩(CP2)의 센터 패드들(CPD)에 연결된다.
내부 랜드들(ILD3)과 외부 랜드들(OLD3)이 회로 패턴(PTN3)에 의해서 연결된다. 제 3 기판(PCB3)의 외부 랜드들(OLD3)은 제 1 기판(PCB1)의 랜드들(LD1)에 전기적 접속 수단(WR)에 의하여 연결된다.
제 3 기판(PCB3)의 크기는 제 2 반도체 칩(CP2)의 크기와 거의 동일하고 제 1 기판(PCB1)의 크기보다 작다. 제 2 기판(PCB2) 및 제 3 기판(PCB3)은 인쇄 회로 기판(Printed Circuit Board :PCB), 써킷(Circuit) 필름 기판 또는 써킷(Circuit) 테이프 기판일 수 있다. 그리고, 전기적 접속 수단(WR)은 도전성 와이어일 수 있다.
도 2 및 도 3에 도시된 반도체 패키지(200)와 같은 구조에서는 모든 패키지공정이 일반적인 패키지 공정을 따르며 추가적인 공정이 필요 없으므로 반도체 패키지의 신뢰성 문제가 발생하지 않는다.
또한 도전성 와이어를 사용하여 기판들을 연결하고 제 2 기판(PCB2) 및 제 3 기판(PCB3)의 크기가 반도체 칩과 유사하므로 반도체 패키지(200)의 크기를 단품 패키지의 크기와 거의 유사하게 만들 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 패키지의 측면도이다.
도 4를 참조하면, 도 4의 제 2 기판 및 제 1 반도체 칩(CP1)의 방향이 도 2의 반도체 패키지(200)와 반대로 되어있다. 마찬가지로 도 4의 제 3 기판(PCB3) 및 제 2 반도체 칩(CP2)의 방향이 도 2의 반도체 패키지(200)와 반대로 되어있다.
제 2 실시예에 따른 반도체 패키지(400)의 제 1 기판(PCB1)은 도 2의 제 1 실시예에 따른 반도체 패키지(200)의 제 1 기판(PCB1)과 동일한 구조를 가진다. 따라서 상세한 설명을 생략한다.
제 2 기판(PCB2)은 제 1 기판(PCB1)의 제 2 면(11B)에 제 1 면(12A)이 부착되고 제 1 면(12A)의 반대측 면인 제 2 면(12B)의 외곽에 복수개의 외부 랜드들(OLD2)을 구비한다.
제 2 기판(PCB2)은 제 1 면(12A) 과 제 2 면(12B) 사이를 관통하는 윈도우(WDW2)를 구비하며, 제 1 면(12A)의 윈도우(WDW2) 주위에 내부 랜드들(ILD2)을 구비한다.
제 2 기판(PCB2)의 외부 랜드들(OLD2)은 제 1 기판(PCB1)의 랜드들(LD1)과 전기적 접속 수단(WR)에 의해서 연결되고 제 2 기판(PCB2)의 내부 랜드들(ILD2)은제 2 기판(PCB2)의 윈도우(WDW2)를 통하여 제 1 반도체 칩(CP1)의 패드들(미도시)과 전기적 접속 수단(WR)에 의해서 연결된다.
제 1 반도체 칩(CP1)은 제 2 기판(PCB2)의 제 2 면(12B)에 장착된다. 제 1 반도체 칩(CP1)은 센터 패드 구조를 가진다.
제 3 기판(PCB3) 및 제 2 반도체 칩(CP2)의 연결 구조는 제 2 기판(PCB2)과 제 1 반도체 칩(CP1)의 연결 구조와 동일하다. 제 3 기판(PCB3)의 외부 랜드들(OLD3)은 제 1 기판(PCB1)의 랜드들(LD1)과 전기적 접속 수단(WR)에 의해서 연결된다.
제 3 기판(PCB3)의 내부 랜드들(ILD3)은 제 3 기판(PCB3)의 윈도우(WDW3)를 통하여 제 2 반도체 칩(CP2)의 패드들(미도시)과 전기적 접속 수단(WR)에 의해서 연결된다. 제 2 기판(PCB2) 및 제 3 기판(PCB3)의 크기는 제 1 기판(PCB1)의 크기보다 작다.
제 2 실시예에 따른 반도체 패키지(500)에서는 제 2 기판(PCB2) 및 제 1 반도체 칩(CP1)의 방향이 도 3의 반도체 패키지(300)와 반대이고 제 3 기판(PCB3) 및 제 2 반도체 칩(CP2)의 방향이 도 3의 반도체 패키지(300)와 반대이다. 이러한 구조는 하나의 반도체 칩만을 패키지 하는 단품 패키지의 구조와 유사하다.
따라서, 제 2 기판(PCB2) 및 제 3 기판(PCB3)은 단품 패키지용 기판을 사용할 수 있다. 물론 제 2 기판(PCB2) 및 제 3 기판(PCB3)은 적층 패키지용 기판을 사용할 수 도 있다. 단품 패키지용 기판을 제 2 기판(PCB2) 또는 제 3 기판(PCB3)으로서 사용하면 부품을 단순화 할 수 있어 경제적 이득을 얻을 수 있다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 패키지의 측면도이다.
본 발명의 제 3 실시예에 따른 반도체 패키지(500)는 제 1 기판(PCB1), 제 1 반도체 칩(CP1), 적어도 하나의 제 2 기판(PCB2) 및 적어도 하나의 제 2 반도체 칩(CP2)을 구비한다.
제 1 기판(PCB1)은 외부 접속용 단자(BL)가 제 1 면(21A)에 설치되고, 제 1 면(21A)의 반대측 면인 제 2면(21B)의 외곽에 복수개의 외부 랜드들(OLD1)을 구비한다.
또한, 제 1 기판(PCB1)은 제 1 면(21A)과 제 2 면(21B) 사이를 관통하는 윈도우(WDW1)를 구비하며, 제 1 면(21A)의 윈도우(WDW1) 주위에 내부 랜드들(IDL1)을 구비한다. 제 1 반도체 칩(CP1)은 제 1 기판(PCB1)의 제 2 면(21B)에 장착된다.
도 2 및 도 4의 제 1 기판(PCB1)과 달리 제 3 실시예의 제 1 기판(PCB1)은 중앙에 윈도우(WDW1)를 구비한다. 그리고 윈도우(WDW1) 주위에 배치된 내부 랜드들(ILD1)과 제 1 반도체 칩(CP1)의 센터 패드들(미도시)이 전기적 접속 수단(WR)에 의하여 연결된다.
제 3 실시예에 따른 반도체 패키지(500)는 제 1 실시예 및 제 2 실시예에 따른 반도체 패키지(200, 400)보다 하나의 기판을 생략할 수 있으므로 반도체 패키지(500)의 두께를 최소화 할 수 있다.
제 1 기판(PCB1)은 외부 접속용 단자들(BL)과 제 1 기판(PCB1)의 대응되는 외부 랜드들(OLD1)이 기판상의 제 1 회로 패턴(PTN1)에 의해서 연결된다. 그리고, 외부 접속용 단자들(BL)과 제 1 기판(PCB1)의 대응되는 내부 랜드들(ILD1)은 기판상의 제 2 회로 패턴(PTN2)에 의해서 연결된다. 제 1 회로 패턴(PTN1)과 제 2 회로 패턴(PTN2)은 서로 접속되지 않는다.
외부 접속용 단자들(BL)로 인가된 외부 신호는 제 1 회로 패턴(PTN1)을 통하여 제 1 기판(PCB1)의 외부 랜드들(OLD1)로 전송된다. 전송된 신호들은 외부 랜드들(OLD1)에 연결된 전기적 접속 수단(WR)을 통하여 제 2 기판(PCB2)의 외부 랜드들(OLD2)로 전송된다.
또한 외부 접속용 단자들(BL)로 인가된 외부 신호는 제 2 회로 패턴(PTN2)을 통하여 제 1 기판(PCB1)의 내부 랜드들(ILD1)로 전송된다. 전송된 신호들은 내부 랜드들(ILD1)에 연결된 전기적 접속 수단(WR)을 통하여 제 1 반도체 칩(CP1)의 센터 패드(미도시)로 전송된다.
제 1 회로 패턴(PTN1)은 외부 신호를 제 2 기판(PCB2)으로 전송하고 제 2 회로 패턴(PTN2)은 외부 신호를 제 1 반도체 칩(CP1)으로 전송하므로 제 1 회로 패턴(PTN1)과 제 2 회로 패턴(PTN2)은 서로 전기적 접속이 되어서는 안 된다.
제 1 기판(PCB1)이 다층(multi-layer) 기판인 경우, 제 2 회로 패턴(PTN2)은 제 1 기판(PCB1)의 층과 층 사이에 만들어질 수 있다. 도 5에는 제 1 기판(PCB1)이 다층 기판인 경우가 도시되어 있다. 제 2 회로 패턴(PTN2)은 제 1 기판(PCB1)의 층과 층 사이에 배선된다.
도 5에는 외부 접속용 단자들(BL)과 제 2 회로 패턴(PTN2)이 연결되지 아니한 것처럼 도시되어 있으나 외부 접속용 단자들(BL)과 제 2 회로 패턴(PTN2)은 제 1 기판(PCB1)의 비아(via)(미도시)를 통하여 연결된다.
제 2 기판(PCB2)은 제 1 반도체 칩(CP1)에 제 1 면(22A)이 부착되고 제 1 면(22A)의 반대측 면인 제 2 면(22B)의 외곽에 복수개의 외부 랜드들(OLD2)을 구비한다.
그리고, 제 2 기판(PCB2)은 제 1 면(22A)과 제 2 면(22B) 사이를 관통하는 윈도우(WDW2)를 구비하며 제 1 면(22A)의 윈도우(WDW2) 주위에 내부 랜드들(ILD2)을 구비한다.
제 2 반도체 칩(CP2)은 제 2 기판(PCB2)의 제 2 면(22B)에 장착된다. 제 2 기판(PCB2)의 외부 랜드들(OLD2)은 제 1 기판(PCB1)의 외부 랜드들(OLD1)과 전기적 접속 수단(WR)에 의해서 연결된다.
외부 접속용 단자들(BL)과 제 1 기판(PCB1)의 제 1 회로 패턴(PTN1)을 통하여 제 2 기판(PCB2)의 외부 랜드들(OLD2)로 전송된 외부 신호는 외부 랜드들(OLD2)에 연결된 회로 패턴(PTN3)에 의하여 제 2 기판(PCB2)의 내부 랜드들(ILD2)로 전송된다.
제 2 기판(PCB2)의 내부 랜드들(ILD2)은 제 2 기판(PCB2)의 윈도우(WDW2)를 통하여 제 2 반도체 칩(CP2)의 패드들(미도시)과 전기적 접속 수단(WR)에 의해서 연결된다. 이와 같은 구조를 가지는 제 3 실시예에 따른 반도체 패키지(500)는 패키지의 두께를 줄일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 패키지는 모든 패키지 공정이 일반적인 패키지 공정을 따르며 추가적인 공정이 필요 없으므로 반도체 패키지에 결함이 발생할 가능성이 적어지는 장점이 있다. 또한 도전성 와이어를 사용하여 기판들을 연결하고 제 2 기판 및 제 3 기판의 크기가 반도체 칩과 유사하므로 반도체 패키지의 크기를 단품 패키지의 크기와 거의 유사하게 만들 수 있는 장점이 있다.
Claims (30)
- 외부 접속용 단자가 제 1 면에 설치되고, 상기 제 1 면의 반대측 면인 제 2면에 복수개의 랜드들을 구비하는 제 1 기판 ;상기 제 1 기판의 제 2면에 장착되는 제 1 반도체 칩 ;상기 제 1 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며 상기 제 2 면의 상기 윈도우 주위에 내부 랜드들을 구비하는 제 2 기판 ;상기 제 2 기판의 제 2 면에 장착되는 적어도 하나의 제 2 반도체 칩 ; 및상기 제 2 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며 상기 제 2 면의 상기 윈도우 주위에 내부 랜드들을 구비하는 적어도 하나의 제 3 기판을 구비하고,상기 제 2 기판의 외부 랜드들 및 상기 제 3 기판의 외부 랜드들은 각각 상기 제 1 기판의 랜드들과 전기적 접속수단에 의해서 연결되고,상기 제 2 기판의 내부 랜드들은 상기 제 2 기판의 윈도우를 통하여 상기 제 1 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결되고,상기 제 3 기판의 내부 랜드들은 상기 제 3 기판의 윈도우를 통하여 상기 제 2 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결되는 것을 특징으로 하는 반도체 패키지.
- 제 1항에 있어서, 상기 제 1 반도체 칩 및 제 2 반도체 칩은,센터(center) 패드 구조를 가지는 것을 특징으로 하는 반도체 패키지.
- 제 1항에 있어서, 상기 제 2 기판 및 상기 제 3 기판은 각각,상기 외부 랜드들과 상기 내부 랜드들이 상기 기판상의 회로 패턴에 의해서 연결되는 것을 특징으로 하는 반도체 패키지.
- 제 1항에 있어서, 상기 제 2 기판 및 상기 제 3 기판의 크기는,상기 제 1 및 제 2 반도체 칩의 크기와 동일하고,상기 제 1 기판의 크기는 상기 제 1 및 제 2 반도체 칩보다 큰 것을 특징으로 하는 반도체 패키지.
- 제 1항에 있어서, 상기 제 1 기판의 랜드들은,상기 제 1 기판의 외곽에 배치되고,상기 외부 접속용 단자들과 상기 제 1 기판의 대응되는 랜드들은 기판상의 회로 패턴에 의해서 연결되는 것을 특징으로 하는 반도체 패키지.
- 제 1항에 있어서, 상기 제 2 기판 및 상기 제 3 기판은,인쇄 회로 기판(Printed Circuit Board :PCB), 써킷(Circuit) 필름 기판 또는 써킷(Circuit) 테이프 기판인 것을 특징으로 하는 반도체 패키지.
- 제 1항에 있어서, 상기 전기적 접속수단은,도전성 와이어인 것을 특징으로 하는 반도체 패키지.
- 제 1항에 있어서, 상기 제 2 기판 및 상기 제 3 기판의 윈도우는,중앙에 배치되는 것을 특징으로 하는 반도체 패키지.
- 외부 접속용 단자가 제 1 면에 설치되고, 상기 제 1 면의 반대측 면인 제 2면에 복수개의 랜드들을 구비하는 제 1 기판 ;상기 제 1 기판의 제 2면에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며, 상기 제 1면의 상기 윈도우 주위에 내부 랜드들을 구비하는 제 2 기판 ;상기 제 2 기판의 제 2 면에 장착되는 제 1 반도체 칩 ;상기 제 1 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며, 상기 제 1면의 상기 윈도우 주위에 내부 랜드들을 구비하는 적어도 하나의 제 3 기판 ; 및상기 제 3 기판의 제 2 면에 장착되는 적어도 하나의 제 2 반도체 칩을 구비하고,상기 제 2 기판의 외부 랜드들 및 상기 제 3 기판의 외부 랜드들은 각각 상기 제 1 기판의 랜드들과 전기적 접속수단에 의해서 연결되고,상기 제 2 기판의 내부 랜드들은 상기 제 2 기판의 윈도우를 통하여 상기 제 1 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결되고,상기 제 3 기판의 내부 랜드들은 상기 제 3 기판의 윈도우를 통하여 상기 제 2 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결되는 것을 특징으로 하는 반도체 패키지.
- 제 9항에 있어서, 상기 제 1 반도체 칩 및 제 2 반도체 칩은,센터(center) 패드 구조를 가지는 것을 특징으로 하는 반도체 패키지.
- 제 9항에 있어서, 상기 제 2 기판 및 상기 제 3 기판은 각각,상기 외부 랜드들과 상기 내부 랜드들이 상기 기판상의 회로 패턴에 의해서 연결되는 것을 특징으로 하는 반도체 패키지.
- 제 9항에 있어서, 상기 제 2 기판 및 상기 제 3 기판의 크기는,상기 제 1 기판의 크기보다 작은 것을 특징으로 하는 반도체 패키지.
- 제 9항에 있어서, 상기 제 1 기판의 랜드들은,상기 제 1 기판의 외곽에 배치되고,상기 외부 접속용 단자들과 상기 제 1 기판의 대응되는 랜드들은 기판상의 회로 패턴에 의해서 연결되는 것을 특징으로 하는 반도체 패키지.
- 제 9항에 있어서, 상기 제 2 기판 및 상기 제 3 기판은,인쇄 회로 기판(Printed Circuit Board :PCB), 써킷(Circuit) 필름 기판 또는 써킷(Circuit) 테이프 기판인 것을 특징으로 하는 반도체 패키지.
- 제 9항에 있어서, 상기 전기적 접속수단은,도전성 와이어인 것을 특징으로 하는 반도체 패키지.
- 제 9항에 있어서, 상기 제 2 기판 및 상기 제 3 기판의 윈도우는,중앙에 배치되는 것을 특징으로 하는 반도체 패키지.
- 제 9항에 있어서, 상기 제 2 기판 및 상기 제 3 기판은,단품 패키지용 기판 및 적층 패키지용 기판 중 어느 하나를 사용할 수 있는 것을 특징으로 하는 반도체 패키지.
- 외부 접속용 단자가 제 1 면에 설치되고, 상기 제 1 면의 반대측 면인 제 2면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며, 상기 제 1 면의 상기 윈도우 주위에 내부 랜드들을 구비하는 는 제 1 기판 ;상기 제 1 기판의 제 2 면에 장착되는 제 1 반도체 칩 ;상기 제 1 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며, 상기 제 1면의 상기 윈도우 주위에 내부 랜드들을 구비하는 적어도 하나의 제 2 기판 ; 및상기 제 2 기판의 제 2 면에 장착되는 적어도 하나의 제 2 반도체 칩을 구비하고,상기 제 2 기판의 외부 랜드들은 상기 제 1 기판의 외부 랜드들과 전기적 접속수단에 의해서 연결되고,상기 제 1 기판의 내부 랜드들은 상기 제 1 기판의 윈도우를 통하여 상기 제 1 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결되고,상기 제 2 기판의 내부 랜드들은 상기 제 2 기판의 윈도우를 통하여 상기 제 2 반도체 칩의 패드들과 상기 전기적 접속 수단에 의해서 연결되는 것을 특징으로 하는 반도체 패키지.
- 제 18항에 있어서, 상기 제 1 반도체 칩 및 제 2 반도체 칩은,센터(center) 패드 구조를 가지는 것을 특징으로 하는 반도체 패키지.
- 제 18항에 있어서, 상기 제 1 기판은,상기 외부 접속용 단자들과 상기 제 1 기판의 대응되는 외부 랜드들이 기판상의 제 1 회로 패턴에 의해서 연결되고,상기 외부 접속용 단자들과 상기 제 1 기판의 대응되는 내부 랜드들은 기판상의 제 2 회로 패턴에 의해서 연결되며,상기 제 1 회로 패턴과 상기 제 2 회로 패턴은 서로 접속되지 않는 것을 특징으로 하는 반도체 패키지.
- 제 20항에 있어서, 상기 제 2 회로 패턴은,상기 제 1 기판이 다층(multi-layer) 기판인 경우, 상기 제 1 기판의 층과 층 사이에 만들어지는 것을 특징으로 하는 반도체 패키지.
- 제 18항에 있어서, 상기 제 2 기판은,상기 외부 랜드들과 상기 내부 랜드들이 상기 기판상의 회로 패턴에 의해서 연결되는 것을 특징으로 하는 반도체 패키지.
- 제 18항에 있어서, 상기 제 1 기판의 크기는,상기 제 2 기판의 크기보다 큰 것을 특징으로 하는 반도체 패키지.
- 제 18항에 있어서, 상기 제 1 기판 및 상기 제 2 기판은,인쇄 회로 기판(Printed Circuit Board :PCB), 써킷(Circuit) 필름 기판 또는 써킷(Circuit) 테이프 기판인 것을 특징으로 하는 반도체 패키지.
- 제 18항에 있어서, 상기 전기적 접속수단은,도전성 와이어인 것을 특징으로 하는 반도체 패키지.
- 제 18항에 있어서, 상기 제 1 기판 및 상기 제 2 기판의 윈도우는,중앙에 배치되는 것을 특징으로 하는 반도체 패키지.
- 제 18항에 있어서, 상기 제 2 기판은,단품 패키지용 기판 및 적층(stack) 패키지용 기판 중 어느 하나를 사용할 수 있는 것을 특징으로 하는 반도체 패키지.
- 외부 접속용 단자와 제 1 본딩 패드를 연결하는 제 1 기판 ;제 2 본딩 패드와 배선으로 연결되는 제 1 내부 본딩 패드를 구비하는 제 2 기판 ;제 3 본딩 패드와 배선으로 연결된 제 2 내부 본딩 패드를 구비하는 제 3 기판 ;센터 패드 구조를 가지며, 상기 제 1 내부 본딩 패드와 상기 센터 패드가 전기적 접속 수단에 의해서 연결되는 제 1 반도체 칩 ; 및센터 패드 구조를 가지며, 상기 제 2 내부 본딩 패드와 상기 센터 패드가 상기 전기적 접속 수단에 의해서 연결되는 제 2 반도체 칩을 구비하고,상기 제 2 기판은,상기 제 1 기판의 상기 제 1 본딩 패드와 상기 제 2 본딩 패드가 상기 전기적 접속수단에 의해서 연결되고,상기 제 3 기판은,상기 제 1 기판의 상기 제 1 본딩 패드와 상기 제 3 본딩 패드가 상기 전기적 접속 수단에 의해서 연결되는 것을 특징으로 하는 반도체 패키지.
- 제 28항에 있어서, 상기 제 2 기판 및 상기 제 3 기판은,인쇄 회로 기판(Printed Circuit Board :PCB), 써킷(Circuit) 필름 기판 또는 써킷(Circuit) 테이프 기판인 것을 특징으로 하는 반도체 패키지.
- 제 28항에 있어서, 상기 전기적 접속수단은,도전성 와이어인 것을 특징으로 하는 반도체 패키지.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0045410A KR100524975B1 (ko) | 2003-07-04 | 2003-07-04 | 반도체 장치의 적층형 패키지 |
| DE102004031954A DE102004031954B4 (de) | 2003-07-04 | 2004-06-25 | Halbleiterpackung mit gestapelten Chips |
| US10/884,407 US7045892B2 (en) | 2003-07-04 | 2004-07-02 | Stack package of semiconductor device |
| CNB2004100621427A CN100492638C (zh) | 2003-07-04 | 2004-07-02 | 半导体器件的堆叠封装 |
| JP2004198064A JP2005033201A (ja) | 2003-07-04 | 2004-07-05 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0045410A KR100524975B1 (ko) | 2003-07-04 | 2003-07-04 | 반도체 장치의 적층형 패키지 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050003892A true KR20050003892A (ko) | 2005-01-12 |
| KR100524975B1 KR100524975B1 (ko) | 2005-10-31 |
Family
ID=33550292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0045410A KR100524975B1 (ko) | 2003-07-04 | 2003-07-04 | 반도체 장치의 적층형 패키지 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7045892B2 (ko) |
| JP (1) | JP2005033201A (ko) |
| KR (1) | KR100524975B1 (ko) |
| CN (1) | CN100492638C (ko) |
| DE (1) | DE102004031954B4 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8441116B2 (en) | 2007-12-13 | 2013-05-14 | Hynix Semiconductor Inc. | Semiconductor package having substrate for high speed semiconductor package |
| US9013959B2 (en) | 2010-10-13 | 2015-04-21 | University Of Delaware | Long-range acoustical positioning system on continental shelf regions |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102647423B1 (ko) | 2019-03-04 | 2024-03-14 | 에스케이하이닉스 주식회사 | 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2003
- 2003-07-04 KR KR10-2003-0045410A patent/KR100524975B1/ko not_active IP Right Cessation
-
2004
- 2004-06-25 DE DE102004031954A patent/DE102004031954B4/de not_active Expired - Fee Related
- 2004-07-02 US US10/884,407 patent/US7045892B2/en not_active Expired - Fee Related
- 2004-07-02 CN CNB2004100621427A patent/CN100492638C/zh not_active Expired - Fee Related
- 2004-07-05 JP JP2004198064A patent/JP2005033201A/ja not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1577840A (zh) | 2005-02-09 |
| US7045892B2 (en) | 2006-05-16 |
| KR100524975B1 (ko) | 2005-10-31 |
| JP2005033201A (ja) | 2005-02-03 |
| CN100492638C (zh) | 2009-05-27 |
| DE102004031954B4 (de) | 2007-08-23 |
| DE102004031954A1 (de) | 2005-01-27 |
| US20050001305A1 (en) | 2005-01-06 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
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|
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