CN100492638C - 半导体器件的堆叠封装 - Google Patents

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Abstract

本发明公开一种半导体器件的堆叠封装，其包括第一基板、第一半导体芯片、第二基板、至少一个第二半导体芯片和至少一个第三基板。第一基板具有安装在第一表面上的外连接端和与第一表面相对的第二表面的多个焊盘。第一半导体芯片安装在第一基板的第二表面上。第二基板的第一表面贴于第一半导体芯片，包括与第一表面相对的第二表面外围的多个外焊盘、第一与第二表面间贯穿的窗口、第二表面窗口周围的内焊盘。第二半导体芯片安装在第二基板的第二表面上。至少一个第三基板贴于第二半导体芯片的第一表面，包括与第一表面相对的第二表面外围的多个外焊盘、第一与第二表面间贯穿的窗口、及第二表面窗口周围的内焊盘。第一、二半导体芯片有中心焊垫结构。

Description

半导体器件的堆叠封装
本申请要求2003年7月4日提交给韩国知识产权局的韩国专利申请第2003-45410号的优先权，其内容在此全部作为参考引入。
技术领域
本发明涉及一种半导体封装，更加特别地，涉及一种其中叠置多个半导体芯片的堆叠型半导体封装。
背景技术
伴随着电子产品的尺寸变得越来越小，安装在电子产品上的半导体器件也正在变得高度集成化，且尺寸变得更小。因此，已经积极开展了对于减小半导体封装的尺寸和厚度的研究，以将更多的半导体芯片安装在有限尺寸的基板上。作为此积极研究的成果，已经开发出芯片尺寸封装(CSP)。
通过将半导体器件的尺寸制造得几乎与封装内的半导体芯片的相同，CSP减小了由半导体器件占据的面积。另外，近来对CSP的发展着重于堆叠型CSP，其通过在单个基板上叠置多个半导体芯片来减小半导体器件占据的面积。
图1是说明常规堆叠型芯片封装的示例的示图。
考虑到芯片封装的尺寸，使用引线WR在图1的堆叠型芯片封装100内进行键合工艺。即，取代在半导体芯片CP1和CP2上叠置印刷电路板，叠置各个半导体芯片CP1和CP2，并使用引线WR将其连接至基板SBT。在基板与半导体芯片CP1之间和半导体芯片CP1与CP2之间填入绝缘或粘结材料。
若图1的堆叠型封装100的半导体芯片CP1和CP2具有边缘焊垫结构，则封装的制造中不存在明显的问题。然而，若堆叠型封装100的半导体芯片CP1和CP2具有中心焊垫结构，则封装的制造存在一些问题。
原因在于，在对封装使用单个半导体芯片的平面型封装结构中，在半导体芯片的中心进行键合，而在堆叠型封装中，在半导体芯片的外围进行键合。因此，在堆叠型封装中，需要额外的构造工艺，从而在半导体芯片的外围进行键合。
发明内容
通过使用尺寸与平面型封装类似的中心焊垫结构的半导体芯片，本发明提供了一种不增加额外工艺的堆叠型半导体封装。
根据本发明的一个方面，提供一种半导体封装，包括第一基板、第一半导体芯片、第二基板、至少一个第二半导体芯片、以及至少一个第三基板。
第一基板包括第一表面、第二表面、形成在第一表面上的外连接端(external connection terminal)、以及形成在第二表面上的多个焊盘。第一半导体芯片安装在第一基板的第二表面上。
第二基板以其第一表面贴附于第一半导体芯片，且包括在第二表面外围的多个外焊盘(outer land)、在第一与第二表面之间贯穿的窗口、以及第二表面窗口周围的内焊盘。
该至少一个第二半导体芯片安装在该第二基板的第二表面上。该至少一个第三基板以其第一表面贴附于第二半导体芯片，且包括在第二表面的外围的多个外焊盘、于第一与第二表面之间贯穿的窗口、以及第二表面的窗口周围的内焊盘。
第二基板和第三基板的外焊盘通过电连接介质分别连接至第一基板的外焊盘。第二基板的内焊盘经第二基板的窗口，通过电连接介质连接至第一半导体芯片的焊垫。
第三基板的内焊盘经第三基板的窗口，通过电连接介质连接至第二半导体芯片的焊垫。
在一个实施例中，第一和第二半导体芯片可具有中心焊垫结构。
在一个实施例中，第二和第三基板可具有通过相关基板上的线路图形连接的内外焊盘。第二和第三基板的尺寸可分别与第一和第二半导体芯片的相同，且第一基板的尺寸可大于第一和第二半导体芯片。
在一个实施例中，第一基板的焊盘设置在第一基板的外围，且第一基板的外连接端和相应的焊盘通过基板上的线路图形连接。
第二和第三基板可为印刷电路板、线路膜基板(circuit film substrate)、或线路带基板(circuit tape substrate)。电连接介质可为导电引线。
第二和第三基板的窗口可设置在中心。
根据本发明的另一个方面，提供一种半导体封装，包括第一基板、第一半导体芯片、第二基板、至少一个第二半导体芯片、以及至少一个第三基板。
第一基板包括第一表面、第二表面、形成在第一表面上的外连接端、以及形成在第二表面上的多个焊盘。第二基板以其第一表面贴附于第一基板的第二表面，且包括在第二表面的外围的多个外焊盘、穿透于第一与第二表面之间的窗口、以及第一表面的窗口周围的内焊盘。
第一半导体芯片安装于第二基板的第二表面上。至少一个第三基板以其第一表面贴附于第一半导体芯片，且包括第二表面的外围的多个外焊盘、穿透于第一与第二表面之间的窗口、以及第一表面的窗口周围的内焊盘。
至少一个第二半导体芯片安装于第三基板的第二表面上。第二基板和第三基板的外焊盘通过电连接介质分别连接至第一基板的外焊盘。第二基板的内焊盘经第二基板的窗口通过电连接介质连接至第一半导体芯片的焊垫。
第三基板的内焊盘经第三基板的窗口，通过电连接介质连接至第二半导体芯片的焊垫。
第二和第三基板的尺寸可小于第一基板。
在一个实施例中，第二和第三基板中的每个都是平面型封装基板或堆叠型封装基板。
根据本发明的再一个方面，提供一种半导体封装，包括第一基板、第一半导体芯片、至少一个第二基板、以及至少一个第二半导体芯片。
第一基板具有第一表面、第二表面、形成在第一表面上的外连接端、形成在第二表面外围的多个焊盘、穿透于第一与第二表面之间的窗口、以及第一表面窗口周围的内焊垫。第一半导体芯片安装在第一基板的第二表面上。
至少一个第二基板以其第一表面贴附于第一半导体芯片，且包括在第二表面的外围的多个外焊盘、穿透于第一与第二表面之间的窗口、以及第一表面的窗口周围的内焊盘。
至少一个第二半导体芯片安装于第二基板的第二表面上。第二基板的外焊盘通过电连接介质连接至第一基板的外焊盘。第一基板的内焊盘经第一基板的窗口，通过电连接介质连接至第一半导体芯片的焊垫。
第二基板的内焊盘经第二基板的窗口，通过电连接介质连接至第二半导体芯片的焊垫。
在一个实施例中，第一基板还包括第一基板上连接外连接端和相应的外焊盘的第一线路图形、以及第一基板上连接外连接端和相应的内焊盘的第二线路图形。第一和第二线路图形彼此未连接。
在一个实施例中，当第一基板为多层基板的情况时，第二线路图形制造于第一基板的该些层之间。该第一基板的尺寸可以比该第二基板大。
根据本发明的又一个方面，提供一种半导体封装，包括第一基板、第二基板、第三基板、第一半导体芯片、以及第二半导体芯片。
第一基板连接外连接端与第一焊垫。第二基板包括利用引线连接至第二焊垫的第一内焊垫。第三基板包括利用引线连接至第三焊垫的第二内焊垫。
第一半导体芯片具有中心焊垫结构，且第一内焊垫和中心焊垫通过电连接介质连接。第二半导体芯片具有中心焊垫结构，且第二内焊垫和中心焊垫通过电连接介质连接。
第一基板的第一焊垫和第二基板的第二焊垫通过电连接介质连接。第一基板的第一焊垫和第三基板的第三焊垫通过电连接介质连接。
附图说明
通过更加具体地说明本发明在附图中示出的实施例，将使本发明的上述和其它特征及优点更加明显易懂。附图不必以比例示出，而是为示出本发明的原理而进行着重说明。
图1是示出通常的堆叠型芯片封装的示意图；
图2是根据本发明第一实施例的半导体封装的示意性侧视图；
图3是示意性透视图，示出图2的半导体封装的第三基板与第二半导体芯片的连接关系；
图4A是根据本发明第二实施例的半导体封装的示意性侧视图；
图4B是图4A所示半导体封装的改型结构的示意性侧视图；
图5A是根据本发明第三实施例的半导体封装的示意性侧视图；以及
图5B为图5A所示半导体封装的改型结构的侧视图。
具体实施方式
图2是根据本发明第一实施例的半导体封装的示意性侧视图。图3是示意性透视图，示出图2的半导体封装的第三基板与第二半导体芯片的连接关系。
参照图2和3，根据本发明第一实施例的半导体封装200包括第一基板PCB1、第一半导体芯片CP1、第二基板PCB2、至少一个第二半导体芯片CP2、以及至少一个第三基板PCB3。
第一基板PCB1具有安装在第一表面1A上的外连接端BL和与第一表面1A相对的第二表面1B上的多个焊盘(land)LD1。外部接线端BL可以是引线框或焊球。图2示出了焊球型外连接端BL。
第一基板PCB1的焊盘LD1设置在第一基板PCB1的外围。第一基板PCB1的外连接端BL和对应的焊盘LD1通过第一基板PCB1上的第一线路图形PTN1连接。图2中第一基板PCB1的第一线路图形PTN1和焊盘LD1未被显示为连接在一起，但焊盘LD1与线路图形PTN1是电连接的。
安装在第一基板PCB1的第二表面1B上的第一半导体芯片CP1具有中心焊垫结构。尽管第一半导体芯片CP1安装在第一基板PCB1上，但前者与后者绝缘。
第二基板PCB2的第一表面2A贴附于第一半导体芯片CP1上。其包括在与第一表面2A相对的第二表面2B的外围的多个外焊盘OLD2、透过第一表面2A和第二表面2B的窗口WDW2、以及第二表面2B的窗口WDW2周围的内焊盘ILD2。
外焊盘OLD2和内焊盘ILD2通过第二基板PCB2上的第二线路图形PTN2连接。第二基板PCB2的外焊盘OLD2通过电连接介质(例如引线)WR与第一基板PCB1的焊盘LD1连接。
另外，第二基板PCB2的内焊盘ILD2经第二基板PCB2的窗口WDW2，通过电连接介质WR与第一半导体芯片CP1的焊垫(未示出)连接。
因此，经外连接端BL施加的信号经第一基板PCB1的焊盘LD1和电连接介质WR施加于第二基板PCB2的外焊盘OLD2。
施加至第二基板PCB2的外焊盘OLD2的信号经第二线路图形PTN2施加至内焊盘ILD2，然后通过电连接介质WR施加至第一半导体芯片CP1的中心焊垫(未示出)。
第二基板PCB2的窗口WDW2为穿透第一基板PCB1的孔，并且在一实施例中设置在中心。第二基板PCB2的内焊盘ILD2和第一半导体芯片CP1的中心焊垫(未示出)通过电连接介质WR连接。
第二基板PCB2的尺寸几乎与第一半导体芯片CP1的尺寸相同，且小于第一基板PCB1的尺寸。因此，与图1的半导体封装100不同，该堆叠型封装的尺寸几乎可以与平面型封装的相同。
第二半导体芯片CP2安装于第二基板PCB2的第二表面2B上。在第二半导体芯片CP2与第二基板PCB2之间填入绝缘粘结材料(insulation andadhesion material)。至少一个第三基板PCB3以其第一表面3A贴附于第二半导体芯片CP2，并且在与第一表面3A相对的第二表面3B的外围处包括外焊盘OLD3。
另外，第二半导体芯片CP2还包括穿透于第一表面3A与第二表面3B之间的窗口WDW3、以及第二表面3B的窗口WDW3周围的内焊盘ILD3。
第三基板PCB3具有与第二基板PCB2相同的结构。第三基板PCB3和第二半导体芯片CP2的连接关系与第二基板PCB2和第一半导体芯片CP1的连接关系相同。
图3是示出第三基板PCB3与第二半导体芯片CP2的连接关系的示意性透视图。
第三基板PCB3的窗口WDW3设置在第三基板PCB3的中心，从而与第二半导体芯片CP2的中心焊垫CPD的位置相应。第三基板PCB3的内焊盘通过电连接介质WR连接至第二半导体芯片CP2的中心焊垫CPD。
内焊盘ILD3和外焊盘OLD3通过第三线路图形PTN3连接。第三基板PCB3的外焊盘OLD3通过电连接介质WR连接至第一基板PCB1的焊盘LD1。
第三基板PCB3的尺寸几乎与第二半导体芯片CP2的相同，且小于第一基板PCB1的尺寸。第二基板PCB2和第三基板PCB3可以是印刷电路板(PCB)、线路膜、或线路带基板。另外，电连接介质WR可以是导电引线。
在如图2和3所示的半导体封装200的结构中，整个封装工艺遵循一般工艺，而无需任何额外工艺，因此不存在可靠性问题。
另外，基板通过导电引线连接，且第二基板PCB2和第三基板PCB3的尺寸与半导体芯片的尺寸相似。因此，半导体封装200的尺寸可以形成得几乎与平面型封装(flat type package)相同。
图4A为根据本发明第二实施例的半导体封装的示意性侧视图。
参照图4A，第二基板PCB2和第一半导体芯片CP1的方向与图2中的半导体封装200的相反。类似地，第三基板PCB3和第二半导体芯片CP2的方向与图2中的半导体封装200的相反。
根据本发明第二实施例的半导体封装400的第一基板PCB1具有与根据本发明第一实施例的图2所示半导体封装200的第一基板PCB1相同的结构。因此，其详细说明不再重复。与图2不同，图4A示出了通孔V1，焊盘LD1通过其与第一基板PCB1上的线路图形PTN1连接。
第二基板PCB2的第一表面12A贴附于第一基板PCB1的第二表面11B，且在与第一表面12A相对的第二表面12B的外围包括外焊盘OLD2。
第二基板PCB2包括穿透第一表面12A和第二表面12B的窗口WDW2、以及第一表面12A的窗口WDW2周围的内焊盘ILD2。第二基板PCB2包括通孔V2，外焊盘OLD2经过其与线路图形PTN2连接。
第二基板PCB2的外焊盘OLD2通过电连接介质WR连接至第一基板PCB1的焊盘LD1，且第二基板PCB2的内焊盘ILD2经第二基板PCB2的窗口WDW2，通过电连接介质WR连接至第一半导体芯片CP1的焊垫(未示出)。
安装于第二基板PCB2的第二表面12B上的第一半导体芯片CP1具有中心焊垫结构。
第三基板PCB3和第二半导体芯片CP2的连接结构与第二基板PCB2和第一半导体芯片CP1的连接结构相同。第三基板PCB3的外焊盘OLD3通过电连接介质WR连接至第一基板PCB1的焊盘LD1。第三基板PCB3包括通孔V3，外焊盘OLD3经过其与线路图形PTN3连接。
第三基板PCB3的内焊盘ILD3经第三基板PCB3的窗口WDW3，通过电连接介质WR与第二半导体芯片CP2的焊垫(未示出)连接。第二基板PCB2和第三基板PCB3的尺寸小于第一基板PCB1的尺寸。
在根据本发明第二实施例的半导体封装400中，第二基板PCB2和第一半导体芯片CP1的方向与图3中的半导体封装300的相反，且第三基板PCB3和第二半导体芯片CP2的方向与图3中的半导体封装300的相反。此结构与仅有单个半导体芯片的平面型封装类似。
因此，平面型封装基板可用作第二基板PCB2和第三基板PCB3。对于这种情况，可简化该结构的部件，从而节约成本。
图4B为图4A所示半导体封装的改型结构的示意性侧视图。图4B所示的半导体封装410在第二和第三基板PCB2和PCB3中不包括通孔。
与图4A所示的半导体封装400的第二和第三基板PCB2和PCB3不同，图4B所示的半导体封装410的第二和第三基板PCB2和PCB3分别在第一表面12A和13A上具有外焊盘OLD2和OLD3，使得外焊盘OLD2和OLD3分别直接连接至线路图形PTN2和PTN3。
除去上述区别，图4B所示的半导体封装410的结构与图4A所示的半导体封装400的相同，因此其详细介绍不再重复。
图5A为根据本发明第三实施例的半导体封装的示意性侧视图。
根据本发明第三实施例的半导体封装500包括第一基板PCB1、第一半导体芯片CP1、至少一个第二基板PCB2、以及至少一个第二半导体芯片CP2。
第一基板PCB1具有安装在第一表面21A上的外连接端BL和与第一表面21A相对的第二表面21B外围的外焊盘OLD1。
另外，第一基板PCB1具有在第一表面21A与第二表面21B之间贯穿的窗口WDW1、以及第一表面21A的窗口WDW1周围的内焊盘ILD1。第一半导体芯片CP1安装在第一基板PCB1的第二表面21B上。
与图2和4中的第一基板不同，根据本发明第三实施例的第一基板PCB1在中心包括窗口WDW1。并且，设置在窗口WDW1周围的内焊盘ILD1与第一半导体芯片CP1的中心焊垫(未示出)通过电连接介质WR连接。
在第一基板PCB1中，外焊盘OLD1与第一线路图形PTN1通过通孔V1彼此连接。
根据第三实施例的半导体封装500与根据本发明第一和第二实施例的半导体封装200和400相比可以少一个衬底。因此，半导体封装500可以使其厚度减至最小。
在第一基板PCB1中，第一基板PCB1的外连接端BL和相应的外焊盘OLD1通过第一基板PCB1上的第一线路图形PTN1连接。另外，第一基板PCB1的外连接端BL和相应的内焊盘ILD1通过第一基板PCB1上的第二线路图形PTN2连接。第一线路图形PTN1和第二线路图形PTN2未彼此连接。
施加至外连接端BL的外部信号通过第一线路图形PTN1传输至第一基板PCB1的外焊盘OLD1。所传输的信号通过连接至外焊盘OLD1的电连接介质WR再传输至第二基板PCB2的外焊盘OLD2。
另外，施加至外连接端BL的外部信号通过第二线路图形PTN2传输至第一基板PCB1的内焊盘ILD1。所传输的信号通过连接至内焊盘ILD1的电连接介质WR再传输至第一半导体芯片CP1的中心焊垫(未示出)。
第一线路图形PTN1和第二线路图形PTN2不应电连接，因为第一线路图形PTN1将外部信号传输至第二基板PCB2，而第二线路图形PTN2将外部信号传输至第一半导体芯片CP1。
若第一基板PCB1为多层基板，则第二线路图形PTN2可形成在第一基板PCB1的层之间。多层第一基板PCB1在图5A中示出。第二线路图形PTN2布线于第一基板PCB1的该些层之间。
尽管看起来似乎图5A中外连接端BL未与第二线路图形PTN2连接，但是外连接端BL事实上通过第一基板PCB1的“通孔”(未示出)连接于第二线路图形PTN2。
第二基板PCB2的第一表面22A贴附于第一半导体芯片CP1上，且在与第一表面22A相对的第二表面22B的外围包括外焊盘OLD2。
另外，第二基板PCB2包括贯穿第一表面22A和第二表面22B的窗口WDW2、以及第一表面22A的窗口WDW2周围的内焊盘ILD2。第二基板PCB2包括通孔V2，线路图形PTN3通过其与外焊盘OLD2连接。
第二半导体芯片CP2安装在第二基板PCB2的第二表面22B上。第二基板PCB2的外焊盘OLD2通过电连接介质WR连接至第一基板PCB1的外焊盘OLD1。
通过外连接端BL和第一线路图形PTN1传输至第二基板PCB2的外焊盘OLD2的外部信号通过连接至外焊盘OLD2的第三线路图形PTN3再传输至第二基板PCB2的内焊盘ILD2。
第二基板PCB2的内焊盘ILD2经第二基板PCB2的窗口WDW2，通过电连接介质WR连接至第二半导体芯片CP2的焊垫(未示出)。在根据本发明第三实施例的具有上述结构的半导体封装500中，可以减小半导体封装的厚度。
图5B为图5A所示半导体封装的改型结构的示意性侧视图。图5B所示的半导体封装510在第二基板PCB2中不包括通孔。
与图5A所示的半导体封装500的第二基板PCB2不同，图5B所示的半导体封装510的第二基板PCB2在第一表面22A上具有外焊盘OLD2，使得外焊盘OLD2直接连接至线路图形PTN3。
除上述区别以外，图5B所示的半导体封装510的结构与图5A所示的半导体封装500的结构相同，因此其详细介绍不再重复。
如上所述，由于使用一般的封装工艺而无需额外工艺，因此根据本发明的半导体封装具有减小缺陷半导体封装的发生的优点。另外，由于基板经导电引线连接且第二和第三基板的尺寸几乎与半导体芯片的相同，因此该半导体封装的尺寸几乎与平板型封装相同。
虽然已参照本发明的示例性实施例具体示出和介绍了本发明，但是本领域技术人员将理解，可以在不脱离由所附权利要求限定的本发明的精髓和范围的基础上对其形式和细节进行各种改动。

Claims (27)

1.一种半导体封装，包括：
第一基板，其具有一第一表面、一第二表面、形成在该第一表面上的外连接端、以及形成在该第二表面上的多个焊盘；
第一半导体芯片，其安装在该第一基板的该第二表面上；
第二基板，以其第一表面贴附于该第一半导体芯片，且包括在该第二基板的一第二表面的外围的多个外焊盘、在该第一与该第二表面之间贯穿的窗口、以及该第二表面的窗口周围的内焊盘；
至少一个第二半导体芯片，其安装于该第二基板的该第二表面上；以及
至少一个第三基板，以其第一表面贴附于该第二半导体芯片，且包括在该第三基板的一第二表面的外围的多个外焊盘、在该第一与该第二表面之间贯穿的窗口、以及该第二表面的窗口周围的内焊盘，
其中，该第二基板和该第三基板的所述外焊盘通过电连接介质分别连接至该第一基板的该焊盘；
其中，该第二基板的该内焊盘经该第二基板的该窗口，通过电连接介质连接至该第一半导体芯片的焊垫；
其中，该第三基板的所述内焊盘经该第三基板的该窗口，通过电连接介质连接至该第二半导体芯片的焊垫，以及
其中该第二和第三基板的尺寸分别与该第一和第二半导体芯片的尺寸相同，且该第一基板的尺寸大于该第一和第二半导体芯片。
2.如权利要求1所述的半导体封装，其中该第一和第二半导体芯片具有中心焊垫结构。
3.如权利要求1所述的半导体封装，其中该第二和第三基板具有通过有关基板上的线路图形连接的所述外和内焊盘。
4.如权利要求1所述的半导体封装，其中该第一基板的所述焊盘设置在该第一基板的外围，且该第一基板的所述外连接端和相应的焊盘通过该基板上的线路图形连接。
5.如权利要求1所述的半导体封装，其中该第二和第三基板为印刷电路板、线路膜基板或线路带基板。
6.如权利要求1所述的半导体封装，其中该电连接介质为导电引线。
7.如权利要求1所述的半导体封装，其中该第二和第三基板的窗口设置在中心。
8.一种半导体封装，包括：
第一基板，其具有一第一表面、一第二表面、形成在该第一表面上的外连接端、以及形成在该第二表面上的多个焊盘；
第二基板，以其第一表面贴附于该第一基板的该第二表面，且包括在该第二基板的一第二表面的外围的多个外焊盘、在该第一与该第二表面之间贯穿的窗口、以及该第一表面的窗口周围的内焊盘；
第一半导体芯片，其安装于该第二基板的该第二表面上；
至少一个第三基板，以其第一表面贴附于该第一半导体芯片，且包括在该第三基板的一第二表面的外围的多个外焊盘、在该第一与该第二表面之间贯穿的窗口、以及该第一表面的窗口周围的内焊盘；以及
至少一个第二半导体芯片，其安装于该第三基板的该第二表面上，
其中，该第二基板和第三基板的所述外焊盘通过电连接介质分别连接至该第一基板的所述焊盘；
其中，该第二基板的所述内焊盘经该第二基板的窗口，通过电连接介质连接至该第一半导体芯片的焊垫；
其中，该第三基板的所述内焊盘经该第三基板的窗口，通过电连接介质连接至该第二半导体芯片的焊垫，以及
其中该第二和第三基板的尺寸分别与该第一和第二半导体芯片的尺寸相同，且该第一基板的尺寸大于该第一和第二半导体芯片。
9.如权利要求8所述的半导体封装，其中该第一和该第二半导体芯片具有中心焊垫结构。
10.如权利要求8所述的半导体封装，其中该第二和该第三基板具有通过有关基板上的线路图形连接的所述外和内焊盘。
11.如权利要求8所述的半导体封装，其中该第一基板的所述焊盘设置在该第一基板的外围，且该第一基板的所述外连接端和相应的焊盘通过该基板上的该线路图形连接。
12.如权利要求8所述的半导体封装，其中该第二和第三基板为印刷电路板、线路膜基板或线路带基板。
13.如权利要求8所述的半导体封装，其中该电连接介质为导电引线。
14.如权利要求8所述的半导体封装，其中该第二和该第三基板的窗口设置在中心。
15.如权利要求8所述的半导体封装，其中该第二和该第三基板中的每个都是平面型封装基板或堆叠型封装基板。
16.一种半导体封装，包括：
第一基板，其具有一第一表面、一第二表面、形成在该第一表面上的外连接端、形成在该第二表面外围的多个外焊盘、在该第一与该第二表面之间贯穿的窗口、以及该第一表面的窗口周围的内焊盘；
第一半导体芯片，其安装在该第一基板的该第二表面上；
至少一个第二基板，以其第一表面贴附于该第一半导体芯片，且包括在该第二基板的一第二表面的外围的多个外焊盘、于该第一与该第二表面之间贯穿的窗口、以及该第一表面的窗口周围的内焊盘；以及
至少一个第二半导体芯片，其安装于该第二基板的该第二表面上，
其中，该第二基板的所述外焊盘通过电连接介质连接至该第一基板的所述外焊盘；
其中，该第一基板的所述内焊盘经该第一基板的该窗口，通过电连接介质连接至该第一半导体芯片的焊垫；
其中，该第二基板的所述内焊盘经该第二基板的该窗口，通过电连接介质连接至该第二半导体芯片的焊垫，以及
其中该第二基板的尺寸分别与该第一和第二半导体芯片的尺寸相同，且该第一基板的尺寸大于该第一和第二半导体芯片。
17.如权利要求16所述的半导体封装，其中该第一和该第二半导体芯片具有中心焊垫结构。
18.如权利要求16所述的半导体封装，其中该第一基板还包括：
第一线路图形，其连接该第一基板上的所述外连接端和相应的外焊盘；以及
第二线路图形，其连接该第一基板上的所述外连接端和相应的内焊盘；以及
该第一和该第二线路图形彼此未连接。
19.如权利要求18所述的半导体封装，其中在该第一基板为多层基板的情况下，该第二线路图形制造于该第一基板的层之间。
20.如权利要求16所述的半导体封装，其中该第二基板还包括连接其上的所述外和内焊盘的线路图形。
21.如权利要求16所述的半导体封装，其中该第一和该第二基板为印刷电路板、线路膜基板或线路带基板。
22.如权利要求16所述的半导体封装，其中该电连接介质为导电引线。
23.如权利要求16所述的半导体封装，其中该第一和该第二基板的窗口设置在中心。
24.如权利要求16所述的半导体封装，其中该第二基板为平面型封装基板或堆叠型封装基板。
25.一种半导体封装，包括：
第一基板，其连接外连接端和第一焊接垫；
第二基板，其具有利用引线连接至第二焊接垫的第一内焊接垫；
第三基板，其具有利用引线连接至第三焊接垫的第二内焊接垫；
第一半导体芯片，其具有中心焊垫结构，该第一内焊接垫和该中心焊垫通过电连接介质连接；以及
第二半导体芯片，其具有中心焊垫结构，该第二内焊接垫和该第二半导体芯片的该中心焊垫通过电连接介质连接，
其中，该第一基板的所述第一焊接垫和该第二基板的所述第二焊接垫通过电连接介质连接；以及
其中，该第一基板的所述第一焊接垫和该第三基板的所述第三焊接垫通过电连接介质连接，以及
其中该第二和第三基板的尺寸分别与该第一和第二半导体芯片的尺寸相同，且该第一基板的尺寸大于该第一和第二半导体芯片。
26.如权利要求25所述的半导体封装，其中该第二和第三基板为印刷电路板、线路膜基板或线路带基板。
27.如权利要求25所述的半导体封装，其中所述电连接介质为导电引线。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564585B1 (ko) * 2003-11-13 2006-03-28 삼성전자주식회사 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
SG122016A1 (en) * 2004-10-28 2006-05-26 United Test & Assembly Ct Ltd Semiconductor chip package and method of manufacture
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
KR100791576B1 (ko) 2005-10-13 2008-01-03 삼성전자주식회사 볼 그리드 어레이 유형의 적층 패키지
US7659608B2 (en) * 2006-09-15 2010-02-09 Stats Chippac Ltd. Stacked die semiconductor device having circuit tape
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
JP2009038142A (ja) * 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
KR100886720B1 (ko) * 2007-10-30 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
KR100891537B1 (ko) 2007-12-13 2009-04-03 주식회사 하이닉스반도체 반도체 패키지용 기판 및 이를 갖는 반도체 패키지
US8102666B2 (en) * 2008-08-19 2012-01-24 Stats Chippac Ltd. Integrated circuit package system
JP2010147070A (ja) * 2008-12-16 2010-07-01 Elpida Memory Inc 半導体装置
US9013959B2 (en) 2010-10-13 2015-04-21 University Of Delaware Long-range acoustical positioning system on continental shelf regions
KR102216195B1 (ko) * 2014-12-15 2021-02-16 에스케이하이닉스 주식회사 복수 개의 칩을 적층한 반도체 패키지
CN107889355B (zh) * 2017-11-10 2020-12-01 Oppo广东移动通信有限公司 一种电路板组件以及电子设备
KR102647423B1 (ko) 2019-03-04 2024-03-14 에스케이하이닉스 주식회사 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물
US10937754B1 (en) * 2019-10-06 2021-03-02 Nanya Technology Corporation Semiconductor package and manufacturing method thereof
US11348893B2 (en) * 2020-05-13 2022-05-31 Nanya Technology Corporation Semiconductor package

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
TW415056B (en) * 1999-08-05 2000-12-11 Siliconware Precision Industries Co Ltd Multi-chip packaging structure
DE10023869C2 (de) * 2000-05-16 2002-09-26 Infineon Technologies Ag Anordnung einer Mehrzahl von Schaltungsmodulen
JP4570809B2 (ja) 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
JP4571320B2 (ja) * 2001-02-02 2010-10-27 Ｏｋｉセミコンダクタ株式会社 半導体チップパッケージ
JP2004128155A (ja) * 2002-10-01 2004-04-22 Renesas Technology Corp 半導体パッケージ
DE10259221B4 (de) * 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben

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Publication number Publication date
US20050001305A1 (en) 2005-01-06
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