KR100324929B1 - 스택패키지 - Google Patents

스택패키지 Download PDF

Info

Publication number
KR100324929B1
KR100324929B1 KR1019980045448A KR19980045448A KR100324929B1 KR 100324929 B1 KR100324929 B1 KR 100324929B1 KR 1019980045448 A KR1019980045448 A KR 1019980045448A KR 19980045448 A KR19980045448 A KR 19980045448A KR 100324929 B1 KR100324929 B1 KR 100324929B1
Authority
KR
South Korea
Prior art keywords
conductive base
lead frame
conductive
pattern film
semiconductor chips
Prior art date
Application number
KR1019980045448A
Other languages
English (en)
Other versions
KR20000027503A (ko
Inventor
백형길
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019980045448A priority Critical patent/KR100324929B1/ko
Publication of KR20000027503A publication Critical patent/KR20000027503A/ko
Application granted granted Critical
Publication of KR100324929B1 publication Critical patent/KR100324929B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 스택 패키지를 개시한다. 개시된 본 발명은, 상하부 반도체 칩(10,11)의 뒷면이 접착되고, 각 반도체 칩(10,11)의 양측에 리드 프레임(50)이 배치된다. 리드 프레임(50)은 도전 베이스(51)의 내측면에 도전 베이스(51)의 길이보다 긴 길이의 패턴 필름(52)이 부착되고, 패턴 필름(52)은 절연막(53)의 양면 각각에 금속막(54,55)이 부착된 구조로 이루어진다. 각 금속막(54,55)을 전기적으로 연결시키기 위해, 패턴 필름(52)에 비아홀이 형성되고, 비아홀의 내벽과 각 금속막(54,55)에 전도금속이 도금처리된다. 각 패턴 필름(52)이 각 반도체 칩(10,11)의 패드에 본딩되고, 양 도전 베이스(51) 사이 부분이 봉지제(60)로 몰딩된다. 각 도전 베이스(51)의 하단에 기판에 실장되는 솔더 볼(70)이 부착된다.

Description

스택 패키지
본 발명은 반도체 패키지, 특히 적어도 2개 이상의 반도체 소자를 적층(Stack)하여 하나의 패키지로 구성한 스택 패키지에 관한 것이다.
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이 양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.
메모리 칩의 용량 증대, 다시말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(Stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 소자를 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 소자를 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 소자를 적층하여 256M DRAM급으로 구성할 수 있다.
상기와 같은 스택킹에 의한 패키지의 전형적인 예를 개략적으로 설명하면 다음과 같다.
패드가 상부면에 배치된 반도체 칩에 리드 프레임의 인너 리드가 접착제로 부착되고, 이 인너 리드는 패드에 금속 와이어로 연결되어 있다. 전체가 봉지제로 몰딩되면, 리드 프레임의 아우터 리드가 봉지제의 양측으로 돌출되어 있다.
이러한 하나의 패키지상에 동일 구조의 패키지가 적층된다. 즉, 상부에 적층되는 패키지의 아우터 리드가 하부 패키지의 리드 프레임 중간에 접합되어서, 전기적 연결되어 있다.
그러나, 상기와 같은 일반적인 스택 패키지는, 패키지의 전체 두께가 너무 두껍다는 단점이 있다. 또한, 상부 패키지의 신호 전달 경로가, 상부 패키지의 아우터 리드를 통해서 하부 패키지의 리드 프레임을 거쳐야 하기 때문에, 전기적인 신호 경로가 너무 길다는 단점도 있다. 특히, 상하부 패키지의 리드를 납땜으로 접합하는데, 이 납땜 불량으로 접속 불량이 자주 야기되었다.
이를 해소하기 위해서, 종래에는 도 1에 도시된 스택 패키지가 제시되었다. 도시된 바와 같이, 상하부 반도체 칩(1,2)의 각 뒷면이 접착제에 의해 접착되어 있다. 상부 반도체 칩(1)의 상부면에 상부 리드 프레임(3)의 인너 리드(31)가 부착되어, 금속 와이어(미도시)에 의해 인너 리드(31)와 패드(미도시)가 전기적으로 연결되어 있다. 또한, 하부 반도체 칩(2)의 하부면에 하부 리드 프레임(4)의 인너 리드(41)가 부착되어, 금속 와이어에 의해 인너 리드(41)와 패드가 전기적으로 연결되어 있다. 하부 리드 프레임(4)의 아우터 리드(42)는 상부 리드 프레임(3)의 중간부에 본딩되어 있고, 상부 리드 프레임(3)의 아우터 리드(32)가 양측으로 돌출되도록 전체가 봉지제(5)로 몰딩되어서, 2개의 반도체 칩이 스택킹된 패키지가 완성된다.
그러나, 상기와 같은 종래 스택 패키지도 다음과 같은 문제점을 안고 있다.
먼저, 상하부 리드 프레임(3,4)을 연결하기 위해서, 종래에는 레이저 용접을 하였다. 그러나, 레이저 용접은 고가의 비용이 들고, 특히 거의 반영구적으로 각 리드 프레임(3,4)을 연결시키기 때문에, 나중에 패키지 수리를 하기가 곤란하였다.
또한, 상부 반도체 칩(1)의 신호 전달 경로는 상부 리드 프레임(3)에서 하부 리드 프레임(4)을 거쳐야 하기 때문에, 신호 전달 경로가 너무 길어서 전기 신호 전달이 지연된다는 문제점도 있었다.
그리고, 봉지제(5)가 상하부 반도체 칩(1,2)의 상하부로 매우 두꺼운 두께로 돌출되기 때문에, 패키지의 전체 두께가 너무 두껍다는 단점도 있었다.
특히, 종래의 스택 패키지는 각 반도체 칩(1,2)의 뒷면이 접착되기 때문에, 패키지 구동 중 발생되는 열을 방출하는 부분이 없는 관계로, 별도의 히트 싱크(heat sink)를 장착해야만 하는 문제점도 있었다.
따라서, 본 발명은 상기와 같은 제반 문제점을 해소하기 위해 안출된 것으로서, 레이저 용접에 의한 연결 방식을 배제하여, 패키지 제조 비용이 경감되고 하자 보수도 용이한 스택 패키지를 제공하는데 목적이 있다.
다른 목적은, 신호 전달 경로를 줄여서, 전기 신호 전달의 지연을 방지할 수 있게 하는데 있다.
또 다른 목적은, 패키지의 전체 두께를 줄일 수 있게 하는데 있다.
특히 본 발명의 목적은, 별도로 히트 싱크를 장착하지 않아도 구동 중에 발생되는 열을 외부로 방출할 수 있게 하는데 있다.
도 1은 종래의 스택 패키지를 나타낸 단면도
도 2 내지 도 5는 본 발명에 실시예에 따른 스택 패키지 제조 과정을 순차적으로 나타낸 단면도
도 6은 본 발명의 다른 실시예에 따른 스택 패키지를 나타낸 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
10 - 상부 반도체 칩 11 - 하부 반도체 칩
20 - 접착제 50 - 리드 프레임
51 - 도전 베이스 52 - 패턴 필름
53 - 절연막 54,55 - 금속막
56 - 삽입홈 60 - 봉지제
70 - 솔더 볼
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 패키지는 패드가 배치된 면과 반대되는 면이 접착된 상하부 반도체 칩; 상하부 반도체 칩의 양측에 세워 배치된 것으로서 도전 베이스와 패턴 필름으로 구성되고, 패턴필름은 절연막의 양측면 각각에 금속막이 부착된 구조로서 도전 베이스의 상하단에서 돌출될 정도로 긴 길이를 가지며, 또한 각 금속막을 관통하는 비아홀이 형성되고 비아홀의 내벽과 각 금속막에 전도금속이 도금되어서 각 금속막이 전기적으로 연결되며, 각 패턴 필름의 상하단이 각 반도체 칩의 패드에 본딩되고, 패턴 필름측으로부터 각 반도체 칩의 양단이 끼워지는 삽입홈이 형성된 구조로 이루어져서 삽입홈에 의해 반도체 칩을 고정시키는 한 쌍 이상의 리드 프레임; 리드 프레임의 각 도전 베이스 사이 부분을 도전 베이스의 길이와 대응되는 두께로 몰딩하는 봉지제; 및 각 리드 프레임의 도전 베이스 하단에 부착되어 기판에 실장되되, 적어도 도전베이스의 상단 및 하단을 한 쌍 이상 접착시키어 전기적으로 연결시키는 솔더 볼을 포함하는 것을 특징으로 한다.
상기 구조의 본 발명의 패키지에서는, 리드 프레임이 접착된 상하부 반도체 칩의 양측에 배치되고, 리드 프레임의 패턴 필름이 각 패드에 본딩되어서 도전 베이스의 길이와 동일 두께로 봉지제에 의해 몰딩되기 때문에, 패키지 두께가 얇아지고 신호 전달 경로가 짧아지며, 특히 양측으로 노출된 도전 베이스의 외측면이 방열판 역할을 하게 되므로, 별도로 히트 싱크를 장착할 필요가 없어지게 된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
도 2 내지 도 5는 본 발명에 따른 스택 패키지 제조 과정을 순차적으로 나타낸 단면도이다.
먼저, 도 5에 도시된 바와 같이, 본 발명에 따른 스택 패키지의 구조를 상세히 설명하면 다음과 같다.
상하부 반도체 칩(10,11)의 뒷면이 접착제(20)로 접착된다. 따라서, 상부 반도체 칩(10)의 상부면에 패드(미도시)가 배치되고, 하부 반도체 칩(11)의 하부면에 패드(미도시)가 배치된다. 즉, 상하부 반도체 칩(10,11)은 대칭적으로 접착된다.
한 쌍의 리드 프레임(50)이 상하부 반도체 칩(10,11)의 양측에 부착된다. 리드 프레임(50)은 도전 베이스(51)의 내측면에 패턴 필름(52)이 부착된 구조로 이루어진다. 도전 베이스(51)의 재질로는 동이나 동 합금인 것이 바람직하다. 패턴 필름(52)은 열경화성 수지재인 절연막(53)의 양측면 각각에 동 재질의 금속막(54,55)이 부착된 구조로 이루어진다. 특히, 패턴 필름(52)은 도전 베이스(51)의 상하부로 더 길게 돌출될 정도의 길이를 갖는다. 또한, 패턴 필름(52)의 각 금속막(54,55)을 전기적으로 연결시키기 위해, 공지된 기술로서 비아홀(57)이 패턴 필름(52)에 관통,형성되고, 비아홀의 측벽과 각 금속막(54,55)에 도전금속(58)이 도금처리된다.
이러한 구조의 각 리드 프레임(50)에 삽입홈(56)이 형성된다. 삽입홈(56)은 패턴 필름(52)측으로부터 도전 베이스(51)의 일부분까지의 깊이로 형성된다. 접착된 상하부 반도체 칩(10,11)의 양단이 각 삽입홈(56)에 끼워져 고정된다. 각 리드 프레임(50)의 패턴 필름(52) 상하단이 각 반도체 칩(10,11)의 패드에 본딩되어서 전기적으로 연결된다.
각 도전 베이스(51) 사이 부분이 봉지제(60)로 몰딩되는데, 봉지제(60)는 도전 베이스(51)의 길이와 동일한 두께로 도포된다. 따라서, 도전 베이스(51)의 길이가 패키지의 전체 두께가 된다. 특히, 각 도전 베이스(51)의 외측면은 몰딩되지 않고 외부에 노출된 상태이므로, 이 부분이 방열판 역할을 하게 된다. 각 리드 프레임(50)의 도전 베이스(51) 하단에는 기판에 실장되는 솔더 볼(70)이 부착된다.
이하, 상기와 같은 구조의 스택 패키지 제조 과정을 첨부도면을 참조로 하여 상세히 설명한다.
도 2에 도시된 바와 같은 리드 프레임(50)을 제조한다. 즉, 도전 베이스(51)의 일측면에, 도전 베이스(51)의 길이보다 더 긴 길이의 패턴 필름(52)을 저온 본딩(eutectic bonding) 방법으로 부착한다. 따라서, 패턴 필름(52)을 도전 베이스(51)에서 떼어내기가 용이하다. 한편, 패턴 필름(52)은 절연막(53)의 양측면 각각에 금속막(54,55)을 부착한 후, 비아홀을 형성한다. 비아홀의 내벽과 각 금속막(54,55)에 전도금속을 도금하여, 각 금속막(54,55)을 전기적으로 연결한다. 이러한 구조의 리드 프레임(50)을 2개 제조한다. 각 리드 프레임(50)에 삽입홈(56)을 형성한다. 특히, 삽입홈(56)은 패턴 필름(52)측으로부터 도전 베이스(51)의 일부분까지의 깊이로 형성한다.
이어서, 도 3와 같이, 상하부 반도체 칩(10,11)의 뒷면을 접착제(20)로 접착한다. 특히, 각 반도체 칩(10,11)의 뒷면에 금으로 도금한 후, 접착제(20)로 접착한다.
그런 다음, 도 4와 같이, 각 리드 프레임(50)에 형성된 삽입홈(56)에 접착된 상하부 반도체 칩(10,11)의 양단을 끼워서 고정한다.
그리고, 도 5와 같이, 각 패턴 필름(52)의 상하단을 도전 베이스(51)로부터 떼어낸 후, 안쪽으로 구부려서 각 반도체 칩(10,11)의 패드에 본딩한다. 이어서, 도전 베이스(51)의 길이에 대응하는 두께로 봉지제(60)로 몰딩한다. 최종적으로,각 도전 베이스(51)의 하단에 솔더 볼(70)을 부착하면, 본 발명에 따른 스택 패키지가 완성된다.
한편, 도 6에 도시된 스택 패키지는 위에서 상술한 스택 패키지가 한 층 더 스택된 것으로서, 도시된 바와 같이, 각 도전 베이스(51)의 상단과 하단이 솔더 볼(70)에 의해 접착되어서 전기적으로 연결된 구조로 이루어져 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 각 반도체 칩(10,11)의 양측에 리드 프레임(50)이 배치되고, 패턴 필름(52)에 의해 패드에 연결되므로써, 신호 전달 경로가 매우 짧아지게 되고, 따라서 전기 신호 전달의 지연이 방지된다.
또한, 패키지의 두께가 리드 프레임(50)의 도전 베이스(51) 길이로 설정할 수가 있게 되므로써, 패키지의 두께를 경박화하는 것이 실현된다.
특히, 도전 베이스(51)의 양측면은 봉지제(60)로 몰딩되지 않고 외부로 노출된 상태이므로, 이 노출된 부분을 통해 패키지 구동시 발생되는 열이 용이하게 방출될 수가 있게 된다. 따라서, 방열을 위해 별도로 히트 싱크를 패키지에 장착할 필요가 없어지게 된다.
이상에서는 본 발명에 의한 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (2)

  1. 패드가 배치된 면과 반대되는 면이 접착된 상하부 반도체 칩;
    상기 상하부 반도체 칩의 양측에 세워 배치된 것으로서 도전 베이스와 패턴 필름으로 구성되고, 상기 패턴 필름은 절연막의 양측면 각각에 금속막이 부착된 구조로서 상기 도전 베이스의 상하단에서 돌출될 정도로 긴 길이를 가지며, 또한 상기 각 금속막을 관통하는 비아홀이 형성되고 상기 비아홀의 내벽과 각 금속막에 전도금속이 도금되어서 상기 각 금속막이 전기적으로 연결되며, 상기 각 패턴 필름의 상하단이 각 반도체 칩의 패드에 본딩되고, 상기 패턴 필름측으로부터 각 반도체 칩의 양단이 끼워지는 삽입홈이 형성된 구조로 이루어져서 상기 삽입홈에 의해 상기 반도체 칩을 고정시키는 한 쌍 이상의 리드 프레임;
    상기 리드 프레임의 각 도전 베이스 사이 부분을, 도전 베이스의 길이와 대응되는 두께로 몰딩하는 봉지제; 및
    상기 각 리드 프레임의 도전 베이스 하단에 부착되어 기판에 실장되되, 적어도 상기 도전베이스의 상단 및 하단을 한 쌍 이상 접착시키어 전기적으로 연결시키는 솔더 볼을 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 리드 프레임의 도전 베이스 재질은 동 또는 동 합금인 것을 특징으로 하는 스택 패키지.
KR1019980045448A 1998-10-28 1998-10-28 스택패키지 KR100324929B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980045448A KR100324929B1 (ko) 1998-10-28 1998-10-28 스택패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980045448A KR100324929B1 (ko) 1998-10-28 1998-10-28 스택패키지

Publications (2)

Publication Number Publication Date
KR20000027503A KR20000027503A (ko) 2000-05-15
KR100324929B1 true KR100324929B1 (ko) 2002-08-14

Family

ID=19555837

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980045448A KR100324929B1 (ko) 1998-10-28 1998-10-28 스택패키지

Country Status (1)

Country Link
KR (1) KR100324929B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100374542B1 (ko) * 2000-11-02 2003-03-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109976A (ja) * 1991-10-17 1993-04-30 Fujitsu Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109976A (ja) * 1991-10-17 1993-04-30 Fujitsu Ltd 半導体装置

Also Published As

Publication number Publication date
KR20000027503A (ko) 2000-05-15

Similar Documents

Publication Publication Date Title
US6380615B1 (en) Chip size stack package, memory module having the same, and method of fabricating the module
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
KR100344927B1 (ko) 적층 패키지 및 그의 제조 방법
US6414391B1 (en) Module assembly for stacked BGA packages with a common bus bar in the assembly
US5471088A (en) Semiconductor package and method for manufacturing the same
US6753599B2 (en) Semiconductor package and mounting structure on substrate thereof and stack structure thereof
KR20030018642A (ko) 스택 칩 모듈
US7696618B2 (en) POP (package-on-package) semiconductor device
US7692311B2 (en) POP (package-on-package) device encapsulating soldered joints between external leads
US4278991A (en) IC Package with heat sink and minimal cross-sectional area
KR100321159B1 (ko) 스택형 메모리 모듈 및 그의 제조 방법
KR100324929B1 (ko) 스택패키지
KR100328693B1 (ko) 칩사이즈스택패키지및그의제조방법
KR100356799B1 (ko) 메모리 모듈
KR100252861B1 (ko) 적층형 반도체 패키지 및 그의 어셈블리 방법
KR100376884B1 (ko) 스택 패키지
KR100300496B1 (ko) 칩 사이즈 스택 패키지
KR20010068589A (ko) 칩 스캐일 스택 패키지
KR20010056937A (ko) 칩 스캐일 스택 패키지
KR100321149B1 (ko) 칩사이즈 패키지
KR100328181B1 (ko) 플립칩이 스택된 패키지 및 그 제조방법
KR20000001410A (ko) 볼그리드어레이 패키지
KR100195511B1 (ko) 리드 프레임을 이용한 볼 그리드 어레이 패키지
KR970007847B1 (ko) 3차원 집적회로 패키지 조립체
KR20050104960A (ko) 칩 스택 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100126

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee