JP2012084817A - 半導体装置 - Google Patents

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Abstract

【課題】接地電源用パッド数の増加や半導体チップの大面積化を伴うことなく、接地電源のインダクタンスを低化させてＬＳＩ電位変動を抑制することを目的とする。
【解決手段】ダイパッド３をＬＳＩ電位の外部端子として機能させ、ＬＳＩ電位の供給をダイパッド３から樹脂基板４の接続ビア１１ｂを介して行うことにより、ＬＳＩ電位の電流経路が短縮されると共に電流経路の断面積を拡大することが可能となり、接地電源用パッド数の増加や半導体チップ２の大面積化を伴うことなく、接地電源のインダクタンスを低化させてＬＳＩ電位変動を抑制することができる。
【選択図】図３

Description

本発明は、リードフレームを備えるパッケージに半導体チップを搭載して形成される半導体装置に関する。
近年、地上デジタル放送対応テレビ、ブルーレイディスク録画再生機器などの急速な普及に伴い、高性能、多機能かつ、低価格を実現する電子部品の開発が強く望まれており、その根幹を成すシステムＬＳＩ（半導体チップとパッケージから成る大規模集積回路）においても、高速動作（動作周波数１ＧＨｚ以上）、多機能・高性能化が急速に加速している。
一般的な半導体装置は、リードフレームと封止樹脂からなるパッケージと、リードフレームに搭載される半導体チップ等で構成される。リードフレームは半導体チップの搭載領域とリードとからなり、リードのアウターリード部分は半導体装置の外部端子となる。リードのインナーリード部分は半導体チップのパッドとワイヤーリードやバンプを介して１対１で接続され、外部端子から半導体チップへ信号の入出力や、電源電位および接地電位（以下、ＬＳＩ電位と称す）の入力が行われる。
半導体装置を構成するパッケージにも様々な高い性能が要求されており、その中には、動作周波数の高速化に伴い生じる電源電位および、ＬＳＩ電位変動の抑制がある。
ＬＳＩ電位の動作周波数依存は、以下の式に従うことが知られている。

ΔＶ＝Ｌ＊ｄｉ／ｄｔ ・・・（１）

ここでＬは、“誘導係数（以下、インダクタンスＬと称す）”であり、半導体チップからパッケージを経由してデジタル機器の実装基板に至る、半導体チップと外部機器との電源電位やＬＳＩ電位の“電流経路“に沿って形成される電源供給回路の回路定数である。ここで、インダクタンスＬは、単位時間当たりの電流変化量（即ち、動作電流の周波数依存）に応じた電位変動の大きさを決めるものである。（１）式より、ＬＳＩ電位の変動を抑制するためにはインダクタンスＬの削減が有効であることが分かる。
インダクタンスＬは、電流が上記電流経路をスムーズに流れるよう設計することで削減できることが知られている。そのために、例えば、半導体チップからパッケージまでの間、あるいはパッケージから実装基板までの間の電流経路を複数本設けたり、パッケージ内部に広い面積の電源配線または、接地配線を配置したりするなどの手段が用いられている。
ここで電流経路を複数本設けることは、複数の電流経路を並列接続（即ち、合成）することによるインダクタンスの低減効果を意図している。電流経路が多くなるほど合成インダクタンスは小さくなることから、特にパッケージから実装基板までの間には、数多くの電源または、接地電源用端子を配置することが効果的である。
以上のようにＬＳＩの高速動作を支えるパッケージは“複数の電流経路”を備えることが必要条件であり、ＱＦＰ（クワッドフラットパッケージ）などのリードフレーム内蔵型汎用パッケージより、ＢＧＡ（ボールグリッドアレイ）に代表されるエリアアレイ型パッケージの方が容易に端子数を増加させることができるため有利であると言える。
しかし一方で、ＱＦＰパッケージは製造が比較的容易であり、低コストでもあるため、ＬＳＩ電位のインダクタンスＬを削減する様々な検討・取り組みが行われている。
例えば特許文献１には、図９および、図１０に示すような半導体装置が開示されている。
図９は従来の半導体装置の構造を示す平面図である。図１０は従来の半導体装置の構造を示す断面図であり、図９のａ−ａ’断面図である。
特許文献１の半導体装置では、図９，図１０に示すように、タブ２１に搭載した半導体チップ２２とリード２３を電気的に接続した半導体装置において、半導体チップ２２の接地電源用パッド２４を接地電源用リード２３ａと接続すると共にタブ２１のボンディング領域とも電気的に接続し、タブ２１の一部を封止体２５外に露出させて半導体装置の接地電源用外部電源端子としている。タブ２１の露出部分を設置電源用外部端子として用いるため、リード２３のみを外部端子として用いていた従来の半導体装置と比較して、短縮された伝送経路が追加され、さらにその断面積が増加するため、電源供給回路の低インダクタンス・低インピーダンス化を図ることが可能となる。
特開２００２−１１０８８９号公報
しかしながら、図１０に示した半導体装置では、タブ２１のボンディング領域の高さが半導体チップ２２の搭載領域と異なり、半導体チップ２２の接地電源用パッド２４に近づいているため、タブ２１のボンディング領域と半導体チップ２２の接地電源用パッド２４の接続には導電性ワイヤ２６を使わざるを得ない。従って半導体チップ２２における接地電源のインダクタンスＬを十分下げるためには、半導体チップ２２の接地電源用パッド２４とタブ２１のボンディング領域の間に、多数の導電性ワイヤ２６を並列挿入しなければならない。本発明者の検討によれば、２８ｍｍ□２５６端子規模のＬＳＩで約６０本もの導電性ワイヤ２６が必要となる。つまり、接地電源のインダクタンスＬを十分下げるためには、接地電源用パッド２４と接続する導電性ワイヤ２６を大量に用いる必要があった。これは接地電源用ワイヤの本数増加に起因したコスト増加を招くだけではなく、半導体チップ２２に於ける接地電源用パッド２４数の増加も誘発し、半導体チップ２２の大面積化、更なるコスト増加を引き起こす要因となる。また、ワイヤ本数を増やすことにより、ＬＳＩ電位の電流経路の合計長がさらに増加するという問題点もあった。
この発明はこのような事情に鑑みてなされたものであり、接地電源用パッド数の増加や半導体チップの大面積化を伴うことなく、接地電源のインダクタンスを低化させてＬＳＩ電位変動を抑制することを目的とする。
上記の目的を達成するために、本発明の半導体装置は、複数の接続端子を備える半導体チップと、外部端子となるリードフレームと、前記半導体チップの搭載領域となり第１の電位の電源が接続される導電性のダイパッドと、前記半導体チップと前記ダイパッドとの間に挿入される樹脂基板と、前記樹脂基板に形成されて前記接続端子の内の前記第１の電位の供給に用いる接続端子を前記ダイパッドと電気的に接続する接続ビアと、前記第１の電位の供給に用いる接続端子以外の前記接続端子と接続されて前記樹脂基板に形成される導体配線と、前記導体配線と前記リードフレームとを接続する導電性ワイヤと、前記ダイパッドの前記接続ビアと接続される面に対する裏面を露出する状態で前記半導体チップ，前記樹脂基板，前記導電性ワイヤ，前記リードフレームの一部および前記ダイパッドの一部を封止する封止樹脂とを有し、前記第１の電位の供給を少なくとも前記ダイパッドから行い、前記第１の電位以外の電位の供給および信号の入出力を前記リードフレームのみから行うことを特徴とする。
また、前記第１の電位の供給を前記ダイパッドのみから行っても良い。
また、前記接続ビアが、前記第１の電位の供給に用いる接続端子の直下に形成されることが好ましい。
また、前記ダイパッドの前記樹脂基板と接続される面の面積が前記半導体チップの前記接続端子が形成される面の面積以上であり、前記半導体チップに対する前記第１の電位の電流経路が直線的且つ、最短距離となるよう設計されることが好ましい。
また、複数の接続端子を備える半導体チップと、外部端子となるリードフレームと、第１の電位の電源が接続される導電性の第１のダイパッドと、第２の電位の電源が接続される導電性の第２のダイパッドと、前記第１のダイパッドと前記第２のダイパッド上にまたがって設けられて前記半導体チップが載置される樹脂基板と、前記樹脂基板に形成されて前記接続端子の内の前記第１の電位の供給に用いる接続端子を前記第１のダイパッドと電気的に接続する第１の接続ビアと、前記樹脂基板に形成されて前記接続端子の内の前記第２の電位の供給に用いる接続端子を前記第２のダイパッドと電気的に接続する第２の接続ビアと、前記第１の電位の供給に用いる接続端子および前記第２の電位の供給に用いる接続端子以外の前記接続端子と接続されて前記樹脂基板に形成される導体配線と、前記導体配線と前記リードフレームとを接続する導電性ワイヤと、前記第１のダイパッドおよび前記第２のダイパッドの前記接続ビアと接続される面に対する裏面を露出する状態で前記半導体チップ，前記樹脂基板，前記導電性ワイヤ，前記リードフレームの一部および前記第１のダイパッドおよび前記第２のダイパッドの一部を封止する封止樹脂とを有し、前記第１の電位の供給を少なくとも前記第１のダイパッドから行い、前記第２の電位の供給を少なくとも前記第２のダイパッドから行い、信号の入出力を前記リードフレームから行うことを特徴とする。
また、前記第１のダイパッドと前記第２のダイパッドとの間に絶縁性物質を充填することが好ましい。
また、前記第１のダイパッドを円形にし、前記第２のダイパッドを前記第１のダイパッドの周囲に形成されるリング形とすることもできる。
また、前記第１の接続ビアが、前記第１の電位の供給に用いる接続端子の直下に形成され、前記第２の接続ビアが、接続される前記第２の電位の供給に用いる接続端子の直下に形成されることが好ましい。
また、前記第１の電位を前記第１のダイパッドのみから供給し、前記第２の電位を前記第２のダイパッドのみから供給しても良い。
また、前記第１の電位が接地電源電位であっても良い。
また、前記樹脂基板の前記接続端子と接続される面の面積は、前記半導体チップの前記接続端子が形成された面の面積より大きくし、キャピラリにて前記導電性ワイヤを前記樹脂基板に超音波熱圧着できるスペースを確保することが好ましい。
また、前記接続端子と前記接続ビアまたは前記導体配線との接続をマイクロバンプで行っても良い。
また、前記ダイパッドと前記接続ビアとの接続、あるいは前記第１のダイパッドと前記第１の接続ビアとの接続および前記第２のダイパッドと前記第２の接続ビアとの接続を、導電性および放熱性を兼ね備えた接着剤、またはバンプで行っても良い。
以上により、接地電源用パッド数の増加や半導体チップの大面積化を伴うことなく、接地電源のインダクタンスを低化させてＬＳＩ電位変動を抑制することができる。
以上のように、ダイパッドをＬＳＩ電位の外部端子として機能させ、ＬＳＩ電位の供給をダイパッドから樹脂基板の接続ビアを介して行うことにより、ＬＳＩ電位の電流経路が短縮されると共に電流経路の断面積を拡大することが可能となり、接地電源用パッド数の増加や半導体チップの大面積化を伴うことなく、接地電源のインダクタンスを低化させてＬＳＩ電位変動を抑制することができる。
第１の実施形態における半導体装置の概念図 第１の実施形態における半導体装置の構造を示す平面図 第１の実施形態における半導体装置の構造を示す断面図 第１の実施形態における半導体装置の要部展開図 第２の実施形態における半導体装置の構造を示す平面図 第２の実施形態における半導体装置の構造を示す断面図 第２の実施形態における半導体装置の構造を示す断面図 第２の実施形態における半導体装置の要部展開図 従来の半導体装置の構造を示す平面図 従来の半導体装置の構造を示す断面図
以下、第１の実施形態について、図面を参照しながら説明する。
図１は本発明の第１の実施形態における半導体装置の概念図である。
図１において、１は半導体装置であり、リードフレーム内蔵型汎用パッケージである。２は半導体チップ、３はダイパッド、４は樹脂基板、５は外部端子となるリードであり、本発明では、以下リードフレームと称す。６は導電性ワイヤであり、一般的には金（Ａｕ）が用いられることが多い。７は封止樹脂である。半導体装置１では、前記半導体チップ２を、樹脂基板４を介してダイパッド３上に、トランジスタ領域、配線領域、接続端子などを持つ表面を下に向け、チップ裏面を上に向ける、いわゆる“フェイスダウン方式”にて配置している。前記ダイパッド３は、前記半導体チップ２および、前記樹脂基板４を支えるステージとしての役割と、裏面を前記封止樹脂７から露出させてＬＳＩ電位の外部端子とする役割を兼ね備えており、金属等の導電性材料で形成されている。前記樹脂基板４は、前記半導体チップ２と前記ダイパッド３の間に挿入され、前記半導体チップ２の所定の接続端子と前記ダイパッド３の間を電気的に接続すると供に、前記半導体チップ２の所定の接続端子と前記導電性ワイヤ６の間を電気的に接続する。前記リードフレーム５は外部端子であり、一方を前記封止樹脂７から露出して、他方を前記半導体チップ２と対向するよう“放射状”に配置されている。また前記リードフレーム５は、前記ダイパッド３とは異なる外部端子である。前記導電性ワイヤ６は、前記樹脂基板４と前記リードフレーム５の間に設けられ、前記樹脂基板４を介して半導体チップ２の所定の接続端子と外部端子である前記リードフレーム５を電気的に接続する。ここで前記樹脂基板４の面積は前記半導体チップ２の面積より３０％以上大きくし、キャピラリによる導電性ワイヤ６の超音波熱圧着ができる面積差を確保する。また前記ダイパッド３の面積は、従来のリードフレーム５から導電性ワイヤ６を介してＬＳＩ電位を供給する場合のリードフレーム５と導電性ワイヤ６との接合面積の合計より大きくすればインダクタンスが抑制される効果を奏するが、ＬＳＩ電位を十分安定化させることができる面積を確保・設計することが好ましい。ＬＳＩに対する給電パス（半導体チップ２−樹脂基板４−ダイパッド３）を最短化してインダクタンスを抑制することを考慮すると、例えば、半導体チップ２の周辺に配置されたＧＮＤ接続端子の直下に樹脂基板内を貫通する接続ビアを配置できるようにするため、ダイパッド３の面積を半導体チップ２の面積と同程度にすることが好ましい。これにより、給電パスをストレートかつ最短距離で設計することができる。その結果、半導体装置の大きさに影響を与えることなく、ＬＳＩ電位の電流経路を最短化することができるため、十分にインダクタンスの抑制を図ることができる。
このように、半導体チップ２をフェイスダウン接続した上で、樹脂基板内部の接続ビアとダイパッドとを介して、最短の電流経路で接続することにより、インダクタンスを削減できる。例えば、従来のインナーリードと導電性ワイヤとを合わせた長は１５ｍｍ程度となり、Ｌ＝２０ｎＨ程度になるのに対して、本発明の樹脂基板とダイパッドとを介してＬＳＩ電位を供給した場合は長さが０．７ｍｍ程度、Ｌ＝１ｎＨ程度となる。
次に、図２、図３および図４を参照しながら、本発明の第１の実施形態について、詳細な説明を行う。図２は第１の実施形態における半導体装置１の構造を示す平面図であり、前記リードフレーム５が、前記半導体チップ２および、前記樹脂基板４を中心に放射状に配置されていることが分かる。図３は第１の実施形態における半導体装置の構造を示す断面図であり、図２を破線Ａ−Ａ’で切断した断面図である。ここで前記リードフレーム５に接続される前記導電性ワイヤ６は、図示した１本以外、省略している。また、図中１〜７の説明は省略する。
図２，図３において、８ａ、８ｂは前記半導体チップ２が有する複数の接続端子であり、接続端子８ａはＬＳＩ電位を供給するための端子、接続端子８ｂは信号の入出力端子または電源供給用の端子である。９ａ、９ｂ、９ｃおよび、９ｄは、前記樹脂基板４が有する複数の接続端子である。１０ａ、１０ｂは、例えばマイクロバンプからなる複数の接続手段であり、それぞれ前記複数の接続端子９ａと８ａ、９ｂと８ｂを電気的に接続する。１１ａ、１１ｂは、前記樹脂基板４が有する接続手段であり、前記接続手段１１ａは、前記樹脂基板４の表面または一部を内部に配置された導体配線層からなり、前記複数の接続端子９ｂと９ｃを電気的に接続する。さらに、導電性ワイヤ６によって接続端子９ｃとそれに対応するリードフレーム６とを電気的に接続することにより、リードフレーム５から半導体チップ２への信号の入出力または電源の供給を行う構造である。前記接続手段１１ｂは、前記樹脂基板４を表面から裏面に貫通する貫通孔の内部に導電性物質を蒸着または挿入することにより成型される接続ビアであり、前記接続端子９ａと９ｄを電気的に接続する。１２は前記１０ａ、１０ｂとは異なる接続手段であり、接続端子９ｄとダイパッド３とを電気的に接続する。このような接続により、半導体チップ２の接続端子８ａとダイパッド３とが電気的に接続される。接続手段１２としては、例えば半田バンプでも、導電性をもつ接着剤でもよい。この接着剤は、さらに放熱性を備えることが好ましい。ここで前記ダイパッド３を、前記リードフレーム５と異なる外部端子として、接地電源ＶＳＳに接続することにより、半導体チップ２へのＬＳＩ電位の供給をダイパッド３から樹脂基板４を介して直接行うことが可能となる。ここで、前記ダイパッド３が兼ねる外部端子として、電源ＶＤＤに接続してもよい。この場合は、半導体チップ２へ電源電位を直接供給することが可能となる。
図４は第１の実施形態における半導体装置の要部展開図であり、第１の実施形態における半導体装置の主要構成要素の概略を立体的に示している。
図４からわかるように、前記半導体チップ２における前記接続端子８ａ、前記樹脂基板４における接続端子９ａ、前記接続手段１１ｂおよび、前記接続端子９ｄが、前記半導体チップ２より下ろした垂線上に並ぶことが特徴である。つまり、ダイパッド３から半導体チップ２へのＬＳＩ電位あるいは電源電位の供給が、接続端子８ａから樹脂基板４を介して直下のダイパッド３に接続することができるため、樹脂基板４を介して最短距離で行うことができる構造であり、即ち、インダクタンスが最も低くなる構成である。その結果、ＬＳＩ電位の変動を抑制するために必要な前記接続手段１１ｂの本数および半導体チップ２の接続端子数を容易に抑制することができる。例えば、従来技術において導電性ワイヤを用いて接続する場合と比較すると、配線長を短くすると共に、配線の合計断面積を大きくすることができるため、配線の数をより少なくすることができる。これにより前記半導体チップ２における前記複数の接続端子８ａの数が削減でき、半導体チップの省面積化、低コスト化を実現することができる。また、ＬＳＩ電位や電源電位を供給する端子として、ダイパッドを用いることができるので、リードから供給する場合に比べて端子の面積を大きくすることができ、インダクタンスを抑制することができる。
次に、本発明の第２の実施形態について、図面を参照しながら説明する。
図５は第２の実施形態における半導体装置の構造を示す平面図である。ここで図５と本発明の第１の実施形態における図２との違いは、破線Ａ−Ａ’が破線Ｂ−Ｂ’および、Ｃ−Ｃ’に置き換わっている点である。その他の構成は図２と同様であるので詳細説明は省略する。図６は第２の実施形態における半導体装置の構造を示す断面図であり、図５を破線Ｂ−Ｂ’で切断した断面図である。図７は第２の実施形態における半導体装置の構造を示す断面図であり、図５を破線Ｃ−Ｃ’で切断した断面図である。
ここで、本実施形態の図６と本発明の第１の実施形態における図３との違いは、第１の実施形態におけるダイパッド３が、ダイパッド１３ａおよび、１３ｂに置き換わっており、ダイパッド１３ａおよび、１３ｂ上に樹脂基板４を設けている点である。本実施形態では、図６に示すように、ダイパッドとしてダイパッド１３ａおよび、１３ｂが設けられる。前記ダイパッド１３ａは、外部端子として接地電源ＶＳＳに接続され、前記ダイパッド１３ｂは、外部端子として電源ＶＤＤに接続されている。そして、図６では、樹脂基板４に形成された接続手段１１ｂを介して接地電源ＶＳＳに接続されたダイパッド１３ａと半導体チップ２のＬＳＩ電位の供給に用いる接続端子８ａとを電気的に接続している。これ以外の構成要素は図３と同様であるので説明を省略する。
さらに、本実施形態では、図７に示すように、電源ＶＤＤに接続されたダイパッド１３ｂを設け、樹脂基板４に形成された接続手段１８ａ，１８ｂ等を介して電源ＶＤＤに接続されたダイパッド１３ｂと半導体チップ２の電源の供給に用いる接続端子１４ａ，１４ｂとを電気的に接続することを特徴とする。本発明の第１の実施形態における図３との違いは、前記半導体チップ２における前記複数の接続端子８ａが複数の接続端子１４ａおよび、１４ｂに、前記接続手段１０ａが接続手段１５ａおよび１５ｂに、前記樹脂基板２における前記接続端子９ａが接続端子１６ａおよび、１６ｂに、前記接続端子９ｄが、接続端子１９ａおよび、１９ｂに、前記接続手段１１ｂが接続手段１８ａおよび１８ｂに、前記ダイパッド３が前記ダイパッド１３ａおよび、１３ｂに置き換わり、複数の接続端子１８と複数の接続手段１７が追加されており、前記複数の接続端子１８は前記複数の接続手段１７を介して前記複数の接続端子１６ａと接続され、前記複数の接続手段１８ａを介して前記複数の接続端子１９ａと接続されており、前記ダイパッド１３ａは、外部端子として接地電源ＶＳＳに接続され、前記ダイパッド１３ｂは、外部端子として電源ＶＤＤに接続されていることである。つまり、半導体チップ２の電源供給用の接続端子１４ａは接続手段１５ａにより樹脂基板４の接続端子１６ａに接続され、接続端子１６ａは樹脂基板４上の接続手段１７である導体配線により接続端子１８に接続され、接続端子１８は樹脂基板４を貫通する接続手段１８ａにより接続端子１９ａに接続され、接続端子１９ａが接続手段２０ａにより電源ＶＤＤに接続されたダイパッド１３ｂに接続されることにより、半導体チップ２の電源供給用の接続端子１４ａに電源電位が供給される構造である。同様に、半導体チップ２の電源供給用の接続端子１４ｂは、接続手段１５ｂ，接続端子１６ｂ，接続手段１８ｂ，接続端子１９ｂおよび接続手段２０ｂを介してダイパッド１３ｂに接続される。その他の構成は図３と同様であるので、詳細説明を省略する。ただし、ダイパッド１３ａとダイパッド１３ｂとの間に絶縁性物質を充填し、ダイパッド１３ａとダイパッド１３ｂが導通することを防ぐ必要がある。
図８は第２の実施形態における半導体装置の要部展開図であり、本発明第２の実施形態における半導体装置の主要構成要素を立体的に示している。
図８と本発明第１の実施形態における図４との違いは、前記ダイパッド３が前記ダイパッド１３ａおよび、１３ｂに、破線Ａ−Ａ’が破線Ｂ−Ｂ’および、破線Ｃ−Ｃ’に置き換わり、前記接続端子１４ａ、１４ｂ、１６ａ、１６ｂ、１８、１９ａ、１９ｂおよび、前記接続手段１７、１８ａ、１８ｂが追加されているだけなので、詳細説明は省略する。
ここで、前記ダイパッド１３ｂの直上に前記半導体チップ２の電源供給用の接続端子がある場合（図中、１４ｂ）は、前記接続端子１６ｂ、前記接続手段１８ｂ、前記接続端子１９ｂを介して最短距離で前記ダイパッド１３ｂに接続することができるが、前記ダイパッド１３ｂの直上に前記半導体チップ２の電源用端子が無い場合（図中、１４ａ）、一度、接続端子１４ａを前記接続端子１６ａに接続し、樹脂基板４上の前記接続手段１７を介して前記接続端子１８に短絡し、前記接続手段１８ａおよび、前記接続端子１９ａを介して、前記ダイパッド１３ｂに接続することにより、導電性ワイヤを用いずに電源供給を行うことができ、電源または接地電源のインダクタンスを抑制することができる。また、電源および、接地電源端子を全て前記ダイパッド１３ａおよび、１３ｂでまかなうことができるので、前記複数のリード群は電気信号の入出力端子に限定することができるため、元々端子数に制限があるリードフレーム内蔵型汎用パッケージに、高速・高機能・多ピンの半導体チップを搭載することができる。また、ＬＳＩ電位や電源電位を供給する端子として、ダイパッドを用いることができるので、リードから供給する場合に比べて端子の面積を大きくすることができ、インダクタンスを抑制することができる。
図６〜図８では、半導体チップの搭載領域であるダイパッドが４角形である場合を示し、４角形を２つの四角形に分割してダイパッド１３ａおよびダイパッド１３ｂを形成する例を説明したが、ダイパッドは他の形状でもよく、どのような形状に分割してもかまわない。例えば、ダイパッドを円形に形成し、円形とその周囲のリング形状に分割しても良い。
以上の各実施形態の説明では、ＬＳＩ電位あるいは電源電位の供給をダイパッドのみから行う場合を例に説明したが、リードフレームから供給しながら、さらにダイパッドから供給を行うことも可能である。
また、上記の説明では、ＬＳＩ電位および電源電位が供給される半導体装置について説明したが、３つ以上の電位が供給される半導体装置に用いることも可能である。また、ダイパッドを３つ以上に分割することも可能である。この場合、分割したダイパッドを異なる電位と１対１で対応させ、樹脂基板を介して半導体チップに接続する構成とする。
本発明は、接地電源用パッド数の増加や半導体チップの大面積化を伴うことなく、接地電源のインダクタンスを低化させてＬＳＩ電位変動を抑制することができ、リードフレームを備えるパッケージに半導体チップを搭載して形成される半導体装置等に有用である。
１ 半導体装置
２ 半導体チップ
３ ダイパッド
４ 樹脂基板
５ リードフレーム
６ 導電性ワイヤ
７ 封止樹脂
８ａ 接続端子
８ｂ 接続端子
９ａ 接続端子
９ｂ 接続端子
９ｃ 接続端子
９ｄ 接続端子
１０ａ 接続手段
１０ｂ 接続手段
１１ａ 接続手段
１１ｂ 接続手段
１２ 接続手段
１３ａ ダイパッド
１３ｂ ダイパッド
１４ａ 接続端子
１４ｂ 接続端子
１５ａ 接続手段
１５ｂ 接続手段
１６ａ 接続端子
１６ｂ 接続端子
１７ 接続手段
１８ 接続端子
１８ａ 接続手段
１８ｂ 接続手段
１９ａ 接続端子
１９ｂ 接続端子
２０ａ 接続手段
２０ｂ 接続手段
２１ タブ
２２ 半導体チップ
２３ リード
２３ａ 設置電源用リード
２４ 接地電源用パッド
２５ 封止体
２６ 導電性ワイヤ

Claims (13)

  1. 複数の接続端子を備える半導体チップと、
    外部端子となるリードフレームと、
    前記半導体チップの搭載領域となり第１の電位の電源が接続される導電性のダイパッドと、
    前記半導体チップと前記ダイパッドとの間に挿入される樹脂基板と、
    前記樹脂基板に形成されて前記接続端子の内の前記第１の電位の供給に用いる接続端子を前記ダイパッドと電気的に接続する接続ビアと、
    前記第１の電位の供給に用いる接続端子以外の前記接続端子と接続されて前記樹脂基板に形成される導体配線と、
    前記導体配線と前記リードフレームとを接続する導電性ワイヤと、
    前記ダイパッドの前記接続ビアと接続される面に対する裏面を露出する状態で前記半導体チップ，前記樹脂基板，前記導電性ワイヤ，前記リードフレームの一部および前記ダイパッドの一部を封止する封止樹脂と
    を有し、前記第１の電位の供給を少なくとも前記ダイパッドから行い、前記第１の電位以外の電位の供給および信号の入出力を前記リードフレームのみから行うことを特徴とする半導体装置。
  2. 前記第１の電位の供給を前記ダイパッドのみから行うことを特徴とする請求項１記載の半導体装置。
  3. 前記接続ビアが、前記第１の電位の供給に用いる接続端子の直下に形成されることを特徴とする請求項１記載の半導体装置。
  4. 前記ダイパッドの前記樹脂基板と接続される面の面積が前記半導体チップの前記接続端子が形成される面の面積以上であり、前記半導体チップに対する前記第１の電位の電流経路が直線的且つ、最短距離となるよう設計されることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
  5. 複数の接続端子を備える半導体チップと、
    外部端子となるリードフレームと、
    第１の電位の電源が接続される導電性の第１のダイパッドと、
    第２の電位の電源が接続される導電性の第２のダイパッドと、
    前記第１のダイパッドと前記第２のダイパッド上にまたがって設けられて前記半導体チップが載置される樹脂基板と、
    前記樹脂基板に形成されて前記接続端子の内の前記第１の電位の供給に用いる接続端子を前記第１のダイパッドと電気的に接続する第１の接続ビアと、
    前記樹脂基板に形成されて前記接続端子の内の前記第２の電位の供給に用いる接続端子を前記第２のダイパッドと電気的に接続する第２の接続ビアと、
    前記第１の電位の供給に用いる接続端子および前記第２の電位の供給に用いる接続端子以外の前記接続端子と接続されて前記樹脂基板に形成される導体配線と、
    前記導体配線と前記リードフレームとを接続する導電性ワイヤと、
    前記第１のダイパッドおよび前記第２のダイパッドの前記接続ビアと接続される面に対する裏面を露出する状態で前記半導体チップ，前記樹脂基板，前記導電性ワイヤ，前記リードフレームの一部および前記第１のダイパッドおよび前記第２のダイパッドの一部を封止する封止樹脂と
    を有し、前記第１の電位の供給を少なくとも前記第１のダイパッドから行い、前記第２の電位の供給を少なくとも前記第２のダイパッドから行い、信号の入出力を前記リードフレームから行うことを特徴とする半導体装置。
  6. 前記第１のダイパッドと前記第２のダイパッドとの間に絶縁性物質を充填することを特徴とする請求項５記載の半導体装置。
  7. 前記第１のダイパッドを円形にし、前記第２のダイパッドを前記第１のダイパッドの周囲に形成されるリング形とすることを特徴とする請求項５または請求項６のいずれかに記載の半導体装置。
  8. 前記第１の接続ビアが、前記第１の電位の供給に用いる接続端子の直下に形成され、前記第２の接続ビアが、接続される前記第２の電位の供給に用いる接続端子の直下に形成されることを特徴とする請求項５〜請求項７のいずれかに記載の半導体装置。
  9. 前記第１の電位を前記第１のダイパッドのみから供給し、前記第２の電位を前記第２のダイパッドのみから供給することを特徴とする請求項５〜請求項８のいずれかに記載の半導体装置。
  10. 前記第１の電位が接地電源電位であることを特徴とする請求項１〜請求項９のいずれかに記載の半導体装置。
  11. 前記樹脂基板の前記接続端子と接続される面の面積は、前記半導体チップの前記接続端子が形成された面の面積より大きくし、キャピラリにて前記導電性ワイヤを前記樹脂基板に超音波熱圧着できるスペースを確保することを特徴とする請求項１〜請求項１０のいずれかに記載の半導体装置。
  12. 前記接続端子と前記接続ビアまたは前記導体配線との接続をマイクロバンプで行うことを特徴とする請求項１〜請求項１１のいずれかに記載の半導体装置。
  13. 前記ダイパッドと前記接続ビアとの接続、あるいは前記第１のダイパッドと前記第１の接続ビアとの接続および前記第２のダイパッドと前記第２の接続ビアとの接続を、導電性および放熱性を兼ね備えた接着剤、またはバンプで行うことを特徴とする請求項１〜請求項１２のいずれかに記載の半導体装置。
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