KR20010081699A - 고용량 메모리 카드 - Google Patents

고용량 메모리 카드 Download PDF

Info

Publication number
KR20010081699A
KR20010081699A KR1020000007759A KR20000007759A KR20010081699A KR 20010081699 A KR20010081699 A KR 20010081699A KR 1020000007759 A KR1020000007759 A KR 1020000007759A KR 20000007759 A KR20000007759 A KR 20000007759A KR 20010081699 A KR20010081699 A KR 20010081699A
Authority
KR
South Korea
Prior art keywords
memory
memory card
card
chip
package
Prior art date
Application number
KR1020000007759A
Other languages
English (en)
Other versions
KR100335717B1 (ko
Inventor
송영재
권영신
염근대
김영수
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000007759A priority Critical patent/KR100335717B1/ko
Priority to US09/785,810 priority patent/US6552423B2/en
Publication of KR20010081699A publication Critical patent/KR20010081699A/ko
Application granted granted Critical
Publication of KR100335717B1 publication Critical patent/KR100335717B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

본 발명은 디지털 기기 등에서 데이터 저장, 재생의 용도로 사용되는 고용량 메모리 카드에 관한 것이다. 종래의 메모리 카드는 제한된 크기의 패키지 내부에 탑재할 수 있는 메모리 칩의 개수가 한정될 뿐만 아니라, 제조공정상, 테스트상의 여러 문제들로 인하여 메모리 용량 확장이 곤란하였다. 본 발명에 따른 메모리 카드는 각각 2개 이상의 메모리 칩이 내장된 2개의 패키지를 베이스 카드에 결합하는 구성을 가지기 때문에, 종래의 문제점을 해결함과 동시에 4배 이상의 용량 확장이 가능해진다. 2개의 패키지는 서로 마주 보는 형태로 베이스 카드에 결합되며, 베이스 카드에 형성된 연결수단을 통하여 전기적으로 연결된다. 각각의 패키지에 탑재된 2개 이상의 메모리 칩은 기판 패드에 공통으로 연결되며, 기판 패드에 연결된 접속 패드는 베이스 카드의 연결수단에 접합되어 메모리 카드의 외부 접촉 패드로 연결된다. 본 발명의 메모리 카드에 사용되는 메모리 칩은 주로 비휘발성 메모리 칩이며, MP3 플레이어, 디지털 카메라 등의 디지털 기기에 데이터 저장 및 재생용으로 사용된다.

Description

고용량 메모리 카드 {High Density Memory Card}
본 발명은 메모리 카드에 관한 것으로서, 보다 구체적으로는 디지털 제품과 주변기기 등에서 데이터 저장 및 재생의 용도로 사용되며 여러개의 비휘발성 메모리 칩들이 내장되어 있어서 메모리 용량이 4배 이상 확장되는 고용량 메모리 카드에 관한 것이다.
MP3 플레이어(MP3 Player), 디지털 카메라 등의 디지털 제품 또는 디지털 주변기기에서 데이터 저장과 재생을 위한 용도로 사용되는 메모리 카드는 소위 스마트 미디어(smart media) 카드로도 불리는 초소형, 초경량 카드이다. 통상적으로 메모리 카드는 NAND형 플래쉬(NAND-type flash) 또는 NOR형 플래쉬 등의 비휘발성 메모리(non-volatile memory) 칩을 내장하고 있으며, 경우에 따라서는 컨트롤러 칩이 탑재되기도 한다.
메모리 카드의 용량은 수십 내지 수백 Mb(mega-bit)에 이르지만, 최근의 디지털 제품과 주변기기의 급격한 성능 향상과 용도 확장은 보다 고용량의 메모리 카드를 요구하고 있다. 그러나, 메모리 카드에 사용되는 메모리 칩의 용량 향상 속도는 디지털 제품의 용도 확장 속도에 미치지 못하고 있기 때문에, 다른 방법을 통한 메모리 카드의 용량 확장이 필요하다.
메모리 카드의 용량을 확장하기 위한 방법 중의 하나는 동일한 메모리 칩을 여러개 사용하는 방법이다. 예를 들면, 도 1에 도시된 바와 같이 2개의 메모리 칩(13)을 적층하거나, 도 2에 도시된 바와 같이 2개의 메모리 칩(23)을 평면 배치하는 방법이 사용된다.
도 1과 도 2를 참조하면, 종래의 메모리 카드(10, 20)는 일반적으로 메모리 칩(13, 23)이 패키지(11, 21) 안에 탑재되고, 베이스 카드(base card)로 불리는 카드 몸체(12, 22)에 패키지(11, 21)가 결합되는 구조를 갖는다. 패키지(11, 21)에는 통상적으로 인쇄 회로 기판(14, 24)이 사용되며, 인쇄 회로 기판의 한쪽 면에는 메모리 칩(13, 23)이 부착되고 반대쪽 면에는 메모리 카드(10, 20)의 외부 접촉 패드(15, 25; contact pad)들이 형성된다. 메모리 칩(13, 23)은 와이어 본딩(wire bonding) 또는 플립 칩 본딩(flip chip bonding)에 의하여 인쇄 회로 기판(14, 24)에 전기적으로 연결되며, 인쇄 회로 기판(14, 24)의 배선 패턴과 매개 구멍(도시되지 않음)을 통하여 접촉 패드(15, 25)와 전기적으로 연결된다. 메모리 칩(13, 23)은 몰딩 수지(16, 26)에 의하여 봉입되고, 도 1에 도시된 메모리 카드(10)의 경우와 같이 컨트롤러 칩(17)이 내장되기도 한다.
그러나, 이와 같은 종래의 메모리 카드(10, 20) 구조에서는 메모리 칩(13, 23)의 크기가 축소되지 않는 한, 여러가지 제약 때문에 더 이상의 메모리 칩을 탑재하는 것이 곤란하다. 따라서, 메모리 카드의 용량은 메모리 칩 용량의 2배를 초과하기가 매우 어렵다.
도 1에 도시된 종래의 메모리 카드(10)는 동일한 메모리 칩(13)을 적층하여 사용하기 때문에, 상부 칩(13a)은 하부 칩(13b)의 칩 패드(18b)를 비껴서 계단 형태로 적층되어야 한다. 또한, 칩 패드(18a, 18b)는 칩 상부면의 한쪽 모서리 부분에만 형성되어 있어야 한다. 동일한 기능을 가지는 상하부 칩(13a, 13b)의 칩 패드(18a, 18b)들은 인쇄 회로 기판(14)의 동일한 기판 패드(14a)에 공통으로 연결될 수 있지만, 기판 패드(14a)는 2개의 본딩 와이어(19)가 연결될 수 있도록 충분한 면적이 확보되어야 한다. 이와 같은 구조에서는 다음과 같은 이유들 때문에 사실상 2개를 초과하여 메모리 칩(13)을 적층하기가 매우 곤란하다.
첫번째 이유는 칩(13a, 13b)이 계단식으로 적층되기 때문에, 칩이 적층되면 될수록 그만큼 패키지(11) 내부에서 점유하는 수평 방향의 면적이 커진다는 점이다. 메모리 카드(10)는 다른 반도체 제품들과 마찬가지로 그 크기가 규격화되어 있기 때문에, 한정된 패키지(11) 내부의 공간은 적층 가능한 메모리 칩(13)의 수를 제한한다. 두번째 이유는 칩(13a, 13b)이 적층될수록 본딩 와이어(19)의 길이가 점점 길어지기 때문에, 그만큼 와이어 스위핑(wire sweeping)에 의한 와이어 단락의 가능성이 높아진다는 점이다. 와이어 스위핑 현상이 본딩 와이어(19)의 길이와 밀접한 관련이 있음은 이미 잘 알려져 있는 사실이다. 세번째 이유는 칩(13)과 인쇄 회로 기판(14)의 열 팽창 계수 차이로 인한 인쇄 회로 기판(14)의 휨(warpage) 현상과 관련된다. 적층되는 칩의 수가 많아질수록 인쇄 회로 기판의 휨 현상은 더욱 심해지며, 이는 칩 적층 곤란, 계면 박리, 접착력 저하 등의 후속 불량들을 야기한다. 네번째 이유는 여러개의 칩(13)들을 하나의 패키지(11) 안에 탑재하게 되면, 칩 한 개라도 테스트 불량이 발생할 경우 패키지 전체가 불량으로 처리되기 때문에 수율 손실(yield loss)이 크다는 점이다. 따라서, 패키지 조립 전에 테스트를 거쳐 신뢰성이 검증된 소위 노운 굿 다이(known good die)를 사용하여야 한다.
도 2에 도시된 종래의 메모리 카드(20)는 동일한 메모리 칩(23)을 수평으로 배치하기 때문에, 전술한 메모리 카드(도 1의 10)의 칩 적층과 관련된 여러 문제점들이 해결될 수 있다. 그러나, 여러개의 메모리 칩을 하나의 패키지(21) 안에 탑재하는 것은 칩 테스트 불량에 따른 수율 손실과 관련하여 여전히 문제점으로 남아 있으며, 특히 메모리 칩(23)의 크기가 축소되지 않는 한, 제한된 크기의 패키지(21) 내부에서 평면으로 배열할 수 있는 메모리 칩의 개수는 한정될 수밖에 없다는 근본적인 취약점을 안고 있다.
이상 설명한 바와 같이, 종래기술에 따른 메모리 카드는 구조적으로 메모리 용량을 확장하는데 한계가 있다. 따라서, 본 발명의 목적은 메모리 카드의 구조를 변경하여 메모리 카드의 용량을 확장하고자 하는 것이다. 특히, 크기가 정해져 있는 메모리 카드에서 메모리 칩의 용량을 증가시키거나 메모리 칩의 크기를 축소하지 않고도, 메모리 카드에 내장되는 메모리 칩의 개수를 늘려 메모리 카드의 용량을 증가시키고자 하는 것이다.
본 발명의 다른 목적은 전술한 바와 같이 여러개의 메모리 칩을 사용함에 따라 발생할 수 있는 제조공정상의 문제점 또는 테스트상의 문제점들을 방지하고자 하는 것이다.
도 1은 종래기술에 의한 메모리 카드의 한 예를 나타내는 단면도이다.
도 2는 종래기술에 의한 메모리 카드의 다른 예를 나타내는 단면도이다.
도 3은 본 발명의 실시예에 따른 메모리 카드를 나타내는 단면도이다.
도 4는 도 3에 도시된 메모리 카드의 분해 사시도이다.
도 5는 본 발명의 실시예에 따른 메모리 카드의 제 1 패키지와 제 2 패키지를 나타내는 사시도이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 카드의 제 1 패키지와 제 2 패키지를 나타내는 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 카드를 나타내는 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 카드를 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 메모리 카드(memory card)
110, 140, 210, 240, 310: 패키지(package)
120, 150, 220, 250, 320: 기판(substrate)
122: 접촉 패드(contact pad)
123, 153: 기판 패드(substrate pad)
124, 154: 배선 패턴(wiring pattern)
125, 155, 325: 접속 패드(connection pad)
126: 매개 구멍(via hole)
130, 160, 230, 260: 메모리 칩(memory chip)
131, 135, 161, 165: 칩 패드(chip pad)
132: 컨트롤러 칩(controller chip)
133, 163: 봉입재(encapsulant)
134, 164: 본딩 와이어(bonding wire)
170, 270, 370: 베이스 카드(base card)
171, 271, 371: 연결수단(connector)
172, 272: 접착제(adhesive material)
380: 이방성 전도막(anisotropic conductive film)
이러한 목적을 달성하기 위하여, 본 발명은 각각 2개 이상의 메모리 칩이 내장된 2개의 패키지가 1개의 베이스 카드에 결합된 메모리 카드를 제공한다. 본 발명에 따른 메모리 카드는 외부 시스템에 기계적으로 접촉하여 전기 접속 경로를 제공하기 위한 복수개의 외부 접촉 패드들을 포함하며, 메모리 카드의 외형을 형성하는 베이스 카드에는 2개의 패키지가 마주 보도록 결합된다. 2개의 패키지 중에서, 제1 패키지는 제1 기판과 2개 이상의 메모리 칩을 포함하며, 제2 패키지는 제2 기판과 2개 이상의 메모리 칩을 포함한다. 제1 기판의 제1 면은 메모리 카드의 외부로 노출되며, 외부 접촉 패드들이 형성된다. 제1 기판의 제2 면은 베이스 카드에 물리적으로 결합되며, 외부 접촉 패드들과 전기적으로 연결된 제1 접속 패드들이형성된다. 메모리 칩은 제2 면에 탑재되어 전기적으로 연결된다. 제2 기판의 제3 면은 메모리 카드의 외부로 노출되고, 제4 면은 베이스 카드에 물리적으로 결합되며 제2 접속 패드들이 형성된다. 메모리 칩은 제4 면에 탑재되어 전기적으로 연결된다. 베이스 카드는 연결수단을 구비하며, 제1 접속 패드들과 제2 접속 패드들은 각각 연결수단에 전기적으로 연결된다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
도 3은 본 발명의 실시예에 따른 메모리 카드(100)를 나타내는 단면도이다. 도 3에 도시된 바와 같이, 본 실시예의 메모리 카드(100)는 2개의 패키지(110, 140)를 사용하며, 각각의 패키지(110, 140)에는 2개씩의 메모리 칩(130a, 130b; 160a, 160b)을 탑재한다. 따라서, 메모리 카드(100)의 용량은 4배로 확장된다. 반면, 각각의 패키지(110, 140)에 탑재되는 메모리 칩(130a, 130b; 160a, 160b)은 2개에 불과하기 때문에, 여러개의 메모리 칩을 사용함에 따른 제조공정상의 문제점 또는 테스트상의 문제점은 발생하지 않는다.
1개의 메모리 카드(100) 안에 2개의 패키지(110, 140)를 사용하기 위하여 본 발명의 베이스 카드(170)는 종전과 다른 구조를 갖는다. 도 4는 도 3에 도시된 메모리 카드(100)의 분해 사시도이다. 도 3과 도 4를 참조하면, 베이스 카드(170)는 중앙부가 관통된 틀 형태로 이루어지며, 상하의 패키지(110, 140)는 마주 보는 형태로 베이스 카드(170)에 결합된다. 패키지(110, 140)들과 베이스 카드(170)의 물리적 결합은 도 4에 도시된 접착 시트(172)에 의하여 이루어지지만, 액상 접착제를사용할 수도 있다(도 7 참조).
패키지(110, 140)들은 각각 기판(120, 150)을 토대로 형성된다. 도 3, 도 4, 도 5를 참조하여, 패키지(110, 140)의 상세한 구성에 대하여 설명하고자 한다. 베이스 카드(170)에 결합되는 기판(120, 150)의 안쪽면(121b, 151b)에는 메모리 칩(130a, 130b; 160a, 160b)들이 탑재되고, 탑재된 칩들을 보호하기 위하여 봉입재(133, 163; encapsulant)가 형성된다. 기판(120, 150)은 인쇄 회로 기판 또는 배선 테이프가 사용되며, 봉입재(133, 163)는 에폭시(epoxy) 계열의 화합물이 사용된다. 잘 알려진 바와 같이, 인쇄 회로 기판은 예컨대 BT 수지, FR-4, FR-5 등의 절연판에 구리 배선이 형성된 것이며, 배선 테이프는 폴리이미드(polyimide) 필름 위에 구리 배선이 형성된 것이다.
구리 배선은 기판 안쪽면(121b, 151b)에 기판 패드(123, 153), 배선 패턴(124, 154), 접속 패드(125, 155) 등을 형성하며, 상부 패키지(110)의 기판 바깥쪽면(121a)에 외부 접촉 패드(122)를 형성한다. 상부 패키지(110)의 접속 패드(125)는 기판(120)을 관통하는 매개 구멍(126)을 통하여 기판 바깥쪽면(121a)의 외부 접촉 패드(122)와 연결된다. 기판 패드(123, 153), 접속 패드(125, 155), 외부 접촉 패드(122)에는 니켈, 금 등이 도금되며, 매개 구멍(126)에는 구리가 도금된다. 외부 접촉 패드(122)는 MP3 플레이어, 디지털 카메라 등의 외부 시스템(도시되지 않음)에 메모리 카드(100)를 삽입하여 사용할 때, 외부 시스템과 기계적으로 접촉하여 전기 접속 경로를 제공하는 것이다. 외부 접촉 패드(122)는 메모리 카드(100)의 한쪽면, 즉 상부 패키지(110)에만 형성된다. 도 4는 일렬로 배열된 9개의 외부 접촉 패드(122)를 예시하고 있으나, 본 발명은 그 개수 및 배열 형태에 구애받지 않는다. 도 5는 3개씩의 접속 패드(125, 155), 기판 패드(123, 153), 칩 패드(131, 161)를 도시하고 있으나, 이는 도면을 간략하고 명료하게 나타내기 위한 것이며, 실제 개수는 외부 접촉 패드(122)의 개수와 동일하다.
각각의 패키지(110, 140)에는 2개씩의 동일한 메모리 칩(130a, 130b; 160a, 160b)이 탑재된다. 하부 칩(130a, 160a)은 접착제(도시되지 않음)에 의하여 기판 안쪽면(121b, 151b)에 접착되며, 상부 칩(130b, 160b)은 하부 칩(130a, 160a) 위에 적층된다. 칩을 적층하여 탑재할 경우, 각각의 메모리 칩(130a, 130b; 160a, 160b)에 형성된 칩 패드(131, 161)들은 칩 상부면의 한쪽 모서리 부분에만 형성된다(도 5 참조). 그리고, 상부 칩(130b, 160b)은 하부 칩(130a, 160a)의 칩 패드(131, 161)가 노출되도록 계단식으로 적층된다. 메모리 칩(130a, 130b; 160a, 160b)은 NAND형 플래쉬(NAND-type flash) 또는 NOR형 플래쉬 등의 비휘발성 메모리(non-volatile memory) 칩이 사용된다. 메모리 칩 외에도 컨트롤러 칩(132)을 부가적으로 사용할 수 있으나, 이는 선택사항이다. 즉, 외부 시스템(도시되지 않음)에 컨트롤러 칩이 내장되어 있으면 메모리 카드(100)에는 컨트롤러 칩을 사용하지 않을 수 있다.
칩 패드(131, 161)들과 기판 패드(123, 153)들은 각각 본딩 와이어(134, 164)로 연결된다. 1개의 기판 패드(123, 153)에는 상부 칩(130b, 160b)과 하부 칩(130a, 160a)에 연결된 2개의 본딩 와이어(134, 164)가 공통으로 연결된다. 한편, 기판 패드(123, 153)는 배선 패턴(124, 154)을 통하여 접속 패드(125, 155)와연결되어 있다. 따라서, 1개의 접속 패드(125, 155)는 결국 2개의 칩 패드(131, 161)와 전기적으로 연결되는 것이다.
상하부 패키지(110, 140)와 베이스 카드(170)를 물리적으로 결합하게 되면, 각 패키지(110, 140)에 형성된 접속 패드(125, 155)는 베이스 카드(170)에 형성된 연결수단(171)에 연결된다. 따라서, 접속 패드(125, 155)들은 연결수단(171)을 통하여 서로 전기적으로 연결되며, 궁극적으로 외부 접촉 패드(122)에 전기적으로 연결된다. 즉, 1개의 외부 접촉 패드(122)는 2개의 접속 패드(125, 155)를 통하여 4개의 칩 패드(131, 161)와 전기적으로 연결되기 때문에, 메모리 카드(100)의 용량은 메모리 칩(130a, 130b; 160a, 160b) 용량의 4배로 확장된다.
본 실시예에서 베이스 카드(170)에 형성되는 연결수단(171)은 구리 재질의 금속 패턴이다. 금속 패턴(171)은 기판(120, 150)에 구리 배선을 형성하는 것과 유사한 방법으로 형성할 수 있으며, 기판(120, 150)의 접속 패드(125, 155)와 접합되는 부분에는 솔더(solder) 도금을 하는 것이 바람직하다. 패키지(110, 140)와 베이스 카드(170)의 물리적 결합은 전술했듯이 접착 시트(172)에 의하여 이루어지며, 이 공정은 대략 200℃ 정도의 온도에서 이루어진다. 따라서, 이와 비슷한 융점을 가지는 솔더(납과 주석의 비율이 약 40:60 정도)로 금속 패턴(171)을 도금하게 되면, 별도의 공정을 거치지 않고 접속 패드(125, 155)와 금속 패턴(171)을 접합시킬 수 있다.
앞서 설명했듯이, 동일한 기능을 가지는 칩 패드(131, 161)들은 동일한 기판 패드(123, 153)에 공통으로 연결되며, 동일한 외부 접촉 패드(122)에 연결된다.그러나, 상하부 패키지(110, 140)는 서로 마주 보도록 베이스 기판(170)에 결합되기 때문에, 상부 패키지(110)의 칩 패드(131)와 하부 패키지(140)의 칩 패드(161)는 서로 반대 위치가 된다. 따라서, 동일 위치, 동일 기능의 칩 패드(131, 161)들을 공통으로 연결하기 위하여, 본 발명은 다음과 같이 두가지 방법을 사용한다.
먼저, 도 5에 도시된 바와 같이, 서로 대칭형의 접속 패드(125, 155)를 가지는 기판(120, 150)을 사용하는 방법이 있다. 상하부 패키지(110, 140)에 탑재된 4개의 메모리 칩(130a, 130b; 160a, 160b)은 모두 동일한 소자이다. 따라서, 동일한 위치에 있는 칩 패드(131, 161)는 모두 동일한 기능을 갖는다. 예를 들어, 상부 패키지(110)의 칩 패드(131) A1은 하부 패키지(140)의 칩 패드(161) A1과 동일한 칩 패드이다. 상하부 패키지(110, 140)는 서로 마주 보고 있으므로, 동일한 기판을 사용하게 되면 접속 패드(125, 155)의 위치가 서로 어긋나게 될 것이다. 따라서, 어느 한 기판(도 5에서는 상부 패키지의 기판 120)의 배선 패턴(124)을 엇갈리게 형성하여 칩 패드(131) A1과 접속 패드(125) B3이 대응하는 위치에 오도록 한다. 즉, 두 기판(120, 150)에 각각 형성된 접속 패드(125, 155)의 위치는 서로 반대가 되며, 동일한 칩 패드(131, 161)에 연결된 접속 패드(125, 155)는 동일한 외부 접촉 단자(122)에 연결될 수 있다.
다른 방법은, 도 6에 도시된 바와 같이, 더미 패드(135, 165)가 형성된 메모리 칩(130', 160')을 사용하는 방법이다. 더미 패드(135, 165)는 기존의 칩 패드(131, 161)와 동일한 칩 패드가 칩 상부면의 반대쪽 모서리 부근에 더 형성되어 있는 것이다. 예를 들어, 도 6에서 더미 패드(135, 165) C1은 칩 패드(131,161) A1과 동일한 것이다. 칩 제조 과정에서 더미 패드(135, 165)를 추가로 형성하는 것은 그리 어렵지 않다. 더미 패드(135, 165)가 있는 메모리 칩(130', 160')을 사용하게 되면, 전술한 방법과 달리, 두 패키지(110', 160')는 동일한 기판(120', 150)을 사용할 수 있다. 대신에 어느 한 패키지(도 6에서는 상부 패키지 110')의 칩(130')을 180도 돌려서 적층하기만 하면 된다. 예를 들면, 하부 패키지(140')의 칩 패드(161) A1과 상부 패키지(110')의 더미 패드(135) C1은 모두 동일한 접속 패드(125, 155) B1에 연결된다.
이상, 동일한 기능을 가지는 칩 패드들을 동일한 외부 접촉 패드에 공통으로 연결하는 방법에 대하여 두가지 예를 들어 설명하였지만, 본 발명은 여기에서 설명한 예들에 한정되지 않는다. 부연하자면, 동일한 메모리 칩과 동일한 기판을 사용하더라도 베이스 카드의 연결수단을 변형하여 동일한 효과를 거둘 수 있을 것이며, 이와 같은 방법들도 본 발명의 기술적 사상에서 벗어나지 않는 것이다.
본 발명에 따른 베이스 카드와 2개의 패키지는 앞서 설명한 것과 다른 방식에 의하여 물리적으로 결합되고 전기적으로 연결될 수 있다. 예를 들면, 도 7에 도시된 바와 같이, 2개의 패키지(210, 240)와 베이스 카드(270) 사이의 공간에 액상 접착제(272)를 채워 넣고 물리적 결합을 구현할 수 있으며, 베이스 카드(270)에 매개 구멍(271)을 형성하여 전기적 연결수단으로 사용할 수 있다. 액상 접착제(272)는 소정의 점도를 가지는 에폭시 계열의 화합물이 사용될 수 있으며, 매개 구멍(271)은 베이스 카드(270)에 관통 구멍을 뚫고 구리, 솔더 등의 전기 전도성 물질을 도금하거나 채워 넣은 것이다.
그 밖에 도 7에 도시된 메모리 카드(200)는 각각의 기판(220, 250)에 2개씩의 메모리 칩(230, 260)을 수평으로 배치하여 탑재한다. 이 때, 칩 패드는 굳이 한쪽 모서리에만 형성될 필요가 없으며, 동일한 기능의 칩 패드가 굳이 하나의 기판 패드에 공통으로 와이어 본딩될 필요도 없다. 동일한 기능의 칩 패드가 서로 다른 기판 패드에 연결되더라도 배선 패턴을 이용하여 결국 동일한 접속 패드에 연결될 수 있다. 또한, 메모리 칩(230, 260)과 기판(220, 250) 간의 전기적 연결 방법으로 와이어 본딩 외에 금속 범프(234, 264)를 이용한 플립 칩 본딩도 가능하다.
베이스 카드와 패키지를 연결하는 또 한가지의 방법은 이방성 전도막(ACF; anisotropic conductive film)을 이용하는 방법이다. 도 8을 참조하면, 베이스 카드(370)의 연결수단(371)과 패키지(310)의 기판(320) 사이에는 이방성 전도막(380)이 개재되며, 이방성 전도막(380) 내부에 포함된 전도성 미립자(382)를 통하여 기판(320)의 접속 패드(325)와 베이스 카드(370)의 연결수단(371)이 전기적으로 연결된다. 이방성 전도막(380)은 수지(384) 내부에 전도성 미립자(382)들이 분산되어 있는 것이다. 패키지(310)를 베이스 카드(370)에 열 압착하면, 접속 패드(325)와 연결수단(371) 사이에 있는 미립자(382)는 둘 사이에 고정되어 전기적인 경로를 제공하게 되고, 수지(384)는 기판(320)과 베이스 카드(370)를 물리적으로 결합하게 된다.
지금까지 설명한 실시예들은 각각의 패키지에 2개씩의 메모리 칩이 탑재되는 경우이다. 그러나, 만약 메모리 칩의 크기가 축소되어 1개의 패키지 안에 2개 이상의 메모리 칩을 탑재할 수 있다면, 그 또한 본 발명의 기술적 사상에 포함되는것이다. 예를 들어, 수평으로 여러개의 칩을 탑재하거나, 2개씩 적층된 칩을 수평으로 여러 군데 탑재하는 것도 고려할 수 있을 것이다. 따라서, 메모리 카드의 용량은 4배 이상으로 확장될 수 있을 것이다. 그러나, 1개의 패키지 안에 여러개의 칩들을 사용할 경우에는 메모리 용량 확장에 따른 이득과 테스트 불량에 따른 손실, 노운 굿 다이의 사용에 따른 제조비용 증가 등을 전반적으로 고려하여야 할 것이다.
이상 설명한 바와 같이, 본 발명은 2개의 패키지를 메모리 카드에 결합함으로써 1개의 패키지 안에 탑재되는 메모리 칩의 개수를 늘리지 않고 메모리 카드의 용량을 확장할 수 있다는 장점이 있다. 다시 말해서, 여러개의 메모리 칩을 사용함에 따라 발생할 수 있는 제조공정상의 문제점 또는 테스트상의 문제점들을 방지하면서, 메모리 카드의 용량도 확장할 수 있게 되는 것이다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 독자의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.

Claims (13)

  1. 외부 시스템에 기계적으로 접촉하여 전기 접속 경로를 제공하기 위한 복수개의 외부 접촉 패드들이 형성된 메모리 카드에 있어서,
    상기 메모리 카드의 외형을 형성하며, 2개의 패키지를 마주 보도록 결합하기 위한 베이스 카드와;
    상기 외부 접촉 패드들이 형성되고 상기 메모리 카드의 외부로 노출되는 제1 면과, 상기 외부 접촉 패드들과 전기적으로 연결된 제1 접속 패드들이 형성되고 상기 베이스 카드에 물리적으로 결합되는 제2 면을 구비한 제1 기판과; 상기 제2 면에 탑재되어 전기적으로 연결되는 2개 이상의 메모리 칩을 포함하는 제1 패키지; 및
    상기 메모리 카드의 외부로 노출되는 제3 면과, 제2 접속 패드들이 형성되고 상기 베이스 카드에 물리적으로 결합되는 제4 면을 구비한 제2 기판과; 상기 제4 면에 탑재되어 전기적으로 연결되는 2개 이상의 메모리 칩을 포함하는 제2 패키지를 포함하고,
    상기 베이스 카드는 연결수단을 구비하며, 상기 제1 접속 패드들과 상기 제2 접속 패드들은 각각 상기 연결수단에 전기적으로 연결되는 것을 특징으로 하는 메모리 카드.
  2. 제 1 항에 있어서, 상기 제1 패키지의 제2 면과 상기 제2 패키지의 제4 면에는 각각 상기 메모리 칩을 보호하기 위한 봉입재가 형성되는 것을 특징으로 하는 메모리 카드.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 베이스 카드의 상기 연결수단은 상기 베이스 카드의 표면을 따라 형성된 금속 패턴인 것을 특징으로 하는 메모리 카드.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 베이스 카드의 상기 연결수단은 상기 베이스 카드에 형성된 관통 구멍에 전기 전도성 물질이 도금되거나 채워져 있는 매개 구멍인 것을 특징으로 하는 메모리 카드.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 각각의 패키지와 상기 베이스 카드 사이에는 접착 시트 또는 액상 접착제가 개재되어 상기 각각의 패키지와 상기 베이스 카드의 물리적 결합을 매개하는 것을 특징으로 하는 메모리 카드.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 베이스 카드의 상기 연결수단과 상기 패키지 사이에는 이방성 전도막이 개재되어 상기 각각의 패키지와 상기 베이스 카드의 물리적 결합 및 전기적 연결을 매개하는 것을 특징으로 하는 메모리 카드.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 메모리 칩은 상기 각각의 기판에 계단식으로 적층되는 것을 특징으로 하는 메모리 카드.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 메모리 칩은 상기 각각의 기판에 수평으로 배치되는 것을 특징으로 하는 메모리 카드.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 메모리 칩은 비휘발성 메모리 칩인 것을 특징으로 하는 메모리 카드.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 제1 패키지는 컨트롤러 칩을 더 포함하는 것을 특징으로 하는 메모리 카드.
  11. 제 1 항 또는 제 2 항에 있어서, 상기 제1 기판과 상기 제2 기판은 인쇄 회로 기판 또는 배선 테이프인 것을 특징으로 하는 메모리 카드.
  12. 제 1 항 또는 제 2 항에 있어서, 상기 제1 기판과 상기 제2 기판은 서로 대칭형의 접속 패드를 가지는 것을 특징으로 하는 메모리 카드.
  13. 제 1 항 또는 제 2 항에 있어서, 상기 메모리 칩은 칩 패드와 대칭인 더미 패드를 포함하는 것을 특징으로 하는 메모리 카드.
KR1020000007759A 2000-02-18 2000-02-18 고용량 메모리 카드 KR100335717B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020000007759A KR100335717B1 (ko) 2000-02-18 2000-02-18 고용량 메모리 카드
US09/785,810 US6552423B2 (en) 2000-02-18 2001-02-15 Higher-density memory card

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000007759A KR100335717B1 (ko) 2000-02-18 2000-02-18 고용량 메모리 카드

Publications (2)

Publication Number Publication Date
KR20010081699A true KR20010081699A (ko) 2001-08-29
KR100335717B1 KR100335717B1 (ko) 2002-05-08

Family

ID=19647645

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000007759A KR100335717B1 (ko) 2000-02-18 2000-02-18 고용량 메모리 카드

Country Status (2)

Country Link
US (1) US6552423B2 (ko)
KR (1) KR100335717B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695864B1 (ko) * 2004-10-07 2007-03-19 어드밴스드 플래시 메모리 카드 테크놀로지 씨오.,엘티디 메모리 카드 구조 및 그 제조 방법
KR100695863B1 (ko) * 2004-10-07 2007-03-20 어드밴스드 플래시 메모리 카드 테크놀로지 씨오.,엘티디 메모리 카드 구조 및 그 제조 방법
US7855441B2 (en) 2007-01-22 2010-12-21 Samsung Electronics Co., Ltd. Semiconductor card package and method of forming the same
US8055844B2 (en) 2007-12-24 2011-11-08 Samsung Electronics Co., Ltd. Memory card and memory storage device using the same
WO2017023060A1 (ko) * 2015-07-31 2017-02-09 송영희 에지에 사이드 패드를 포함하는 패키지 기판, 칩 스택, 반도체 패키지 및 이를 포함하는 메모리 모듈

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3815936B2 (ja) * 2000-01-25 2006-08-30 株式会社ルネサステクノロジ Ｉｃカード
SG100635A1 (en) 2001-03-09 2003-12-26 Micron Technology Inc Die support structure
US20020127771A1 (en) * 2001-03-12 2002-09-12 Salman Akram Multiple die package
US6798055B2 (en) 2001-03-12 2004-09-28 Micron Technology Die support structure
SG95637A1 (en) 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
US6441483B1 (en) * 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
EP1788512A1 (en) * 2001-04-02 2007-05-23 Hitachi, Ltd. A semiconductor device and a method of manufacturing the same
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6979904B2 (en) * 2002-04-19 2005-12-27 Micron Technology, Inc. Integrated circuit package having reduced interconnects
US6885101B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US7049691B2 (en) * 2002-10-08 2006-05-23 Chippac, Inc. Semiconductor multi-package module having inverted second package and including additional die or stacked package on second package
WO2004047084A2 (en) * 2002-11-18 2004-06-03 Storcard, Inc. Secure transaction card with a large storage volume
US6870271B2 (en) * 2003-01-29 2005-03-22 Sun Microsystems, Inc. Integrated circuit assembly module that supports capacitive communication between semiconductor dies
US7256074B2 (en) * 2003-10-15 2007-08-14 Micron Technology, Inc. Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods
US8970049B2 (en) * 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
US20050258527A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US8552551B2 (en) 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US7217597B2 (en) 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
KR100590477B1 (ko) * 2004-12-22 2006-06-19 삼성전자주식회사 마더보드의 가장자리를 이용한 메모리 모듈과 마더보드의접속 구조 및 이에 적합한 구조의 메모리 모듈
ITMI20050139A1 (it) * 2005-01-31 2006-08-01 St Microelectronics Srl Dispositivo di memorizzazione dati rimovibile e relativo metodo di assemblaggio
US7372141B2 (en) * 2005-03-31 2008-05-13 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7429787B2 (en) * 2005-03-31 2008-09-30 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate with exposed surfaces on upper and lower sides
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US20060289500A1 (en) * 2005-05-11 2006-12-28 Naohisa Okumura Semiconductor memory card comprising semiconductor memory chip
JP2007004775A (ja) * 2005-05-23 2007-01-11 Toshiba Corp 半導体メモリカード
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
US7323968B2 (en) * 2005-12-09 2008-01-29 Sony Corporation Cross-phase adapter for powerline communications (PLC) network
KR100725458B1 (ko) * 2005-12-23 2007-06-07 삼성전자주식회사 온도 보상 셀프 리프레시 신호를 공유하는 멀티 칩 패키지
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US8461694B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8492906B2 (en) * 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8310060B1 (en) * 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8487451B2 (en) * 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US8460970B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
KR100828956B1 (ko) * 2006-06-27 2008-05-13 하나 마이크론(주) Ｕｓｂ 메모리 패키지 및 그 제조 방법
US8432026B2 (en) * 2006-08-04 2013-04-30 Stats Chippac Ltd. Stackable multi-chip package system
US7645638B2 (en) * 2006-08-04 2010-01-12 Stats Chippac Ltd. Stackable multi-chip package system with support structure
US7622333B2 (en) * 2006-08-04 2009-11-24 Stats Chippac Ltd. Integrated circuit package system for package stacking and manufacturing method thereof
TW200814249A (en) * 2006-09-12 2008-03-16 Chipmos Technologies Inc Stacked chip package structure with lead-frame having bus bar
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
US8013437B1 (en) 2006-09-26 2011-09-06 Utac Thai Limited Package with heat transfer
US7683467B2 (en) * 2006-12-07 2010-03-23 Stats Chippac Ltd. Integrated circuit package system employing structural support
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US9711343B1 (en) 2006-12-14 2017-07-18 Utac Thai Limited Molded leadframe substrate semiconductor package
US7504283B2 (en) * 2006-12-18 2009-03-17 Texas Instruments Incorporated Stacked-flip-assembled semiconductor chips embedded in thin hybrid substrate
US8242607B2 (en) * 2006-12-20 2012-08-14 Stats Chippac Ltd. Integrated circuit package system with offset stacked die and method of manufacture thereof
US7790512B1 (en) 2007-11-06 2010-09-07 Utac Thai Limited Molded leadframe substrate semiconductor package
US8063470B1 (en) * 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
KR101498676B1 (ko) * 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
US8472199B2 (en) * 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
US8487420B1 (en) * 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
JP2010141098A (ja) * 2008-12-11 2010-06-24 Shinko Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法
US8644030B2 (en) * 2009-01-14 2014-02-04 Micron Technology, Inc. Computer modules with small thicknesses and associated methods of manufacturing
US8367476B2 (en) * 2009-03-12 2013-02-05 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
KR20110006482A (ko) * 2009-07-14 2011-01-20 삼성전자주식회사 메모리 링크 아키텍쳐를 갖는 멀티 프로세서 시스템에 적합한 멀티 칩 패키지 구조
US9449900B2 (en) * 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
US8368189B2 (en) * 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
KR20110074135A (ko) * 2009-12-24 2011-06-30 삼성전자주식회사 내장 회로 기판을 구비한 시스템 인 패키지
US8575732B2 (en) 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
US8871571B2 (en) 2010-04-02 2014-10-28 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
US8564141B2 (en) * 2010-05-06 2013-10-22 SK Hynix Inc. Chip unit and stack package having the same
JP2013021216A (ja) * 2011-07-13 2013-01-31 Toshiba Corp 積層型半導体パッケージ
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
US9397031B2 (en) 2012-06-11 2016-07-19 Utac Thai Limited Post-mold for semiconductor package having exposed traces
KR102178829B1 (ko) * 2013-11-20 2020-11-13 삼성전자 주식회사 반도체 메모리 장치
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
US10269686B1 (en) 2015-05-27 2019-04-23 UTAC Headquarters PTE, LTD. Method of improving adhesion between molding compounds and an apparatus thereof
US10276541B2 (en) 2015-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D package structure and methods of forming same
US9805955B1 (en) 2015-11-10 2017-10-31 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
US11133261B2 (en) * 2017-09-29 2021-09-28 Intel Corporation Electronic device packaging
JP2019153658A (ja) * 2018-03-02 2019-09-12 富士通株式会社 基板モジュール及び基板モジュールの製造方法
US11373936B2 (en) * 2019-11-14 2022-06-28 Rohde & Schwarz Gmbh & Co. Kg Flat no-leads package, packaged electronic component, printed circuit board and measurement device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US5530292A (en) * 1990-03-15 1996-06-25 Fujitsu Limited Semiconductor device having a plurality of chips
JPH0679990A (ja) * 1992-09-04 1994-03-22 Mitsubishi Electric Corp Ｉｃメモリカード
EP0608440A1 (en) * 1992-12-18 1994-08-03 Fujitsu Limited Semiconductor device having a plurality of chips having identical circuit arrangements sealed in package
JPH0730009A (ja) * 1993-07-15 1995-01-31 Toshiba Corp 半導体装置および半導体装置の製造方法
JPH07147378A (ja) * 1993-09-30 1995-06-06 Mitsubishi Electric Corp 半導体モジュールおよびこれに使用されるｉｃパッケージ
KR100186309B1 (ko) * 1996-05-17 1999-03-20 문정환 적층형 버텀 리드 패키지
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JPH10250275A (ja) * 1997-03-18 1998-09-22 Hitachi Ltd メモリカードおよびその製造方法
JP3937265B2 (ja) * 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
KR19990069509A (ko) * 1998-02-10 1999-09-06 구본준 적층형 메모리모듈 디바이스 및 그것을 이용한 메모리모듈 제조방법
US6369444B1 (en) * 1998-05-19 2002-04-09 Agere Systems Guardian Corp. Packaging silicon on silicon multichip modules
US6297960B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695864B1 (ko) * 2004-10-07 2007-03-19 어드밴스드 플래시 메모리 카드 테크놀로지 씨오.,엘티디 메모리 카드 구조 및 그 제조 방법
KR100695863B1 (ko) * 2004-10-07 2007-03-20 어드밴스드 플래시 메모리 카드 테크놀로지 씨오.,엘티디 메모리 카드 구조 및 그 제조 방법
US7855441B2 (en) 2007-01-22 2010-12-21 Samsung Electronics Co., Ltd. Semiconductor card package and method of forming the same
US8055844B2 (en) 2007-12-24 2011-11-08 Samsung Electronics Co., Ltd. Memory card and memory storage device using the same
WO2017023060A1 (ko) * 2015-07-31 2017-02-09 송영희 에지에 사이드 패드를 포함하는 패키지 기판, 칩 스택, 반도체 패키지 및 이를 포함하는 메모리 모듈
US10522522B2 (en) 2015-07-31 2019-12-31 Young Hee Song Package substrate comprising side pads on edge, chip stack, semiconductor package, and memory module comprising same

Also Published As

Publication number Publication date
US6552423B2 (en) 2003-04-22
US20010015485A1 (en) 2001-08-23
KR100335717B1 (ko) 2002-05-08

Similar Documents

Publication Publication Date Title
KR100335717B1 (ko) 고용량 메모리 카드
US10643977B2 (en) Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows
US10622289B2 (en) Stacked chip-on-board module with edge connector
US9640515B2 (en) Multiple die stacking for two or more die
US9461015B2 (en) Enhanced stacked microelectronic assemblies with central contacts
US5677569A (en) Semiconductor multi-package stack
US10242965B2 (en) Semiconductor device including interconnected package on package
KR100953051B1 (ko) 적층가능한 전자 어셈블리
KR101623880B1 (ko) 반도체 패키지
US6724074B2 (en) Stack semiconductor chip package and lead frame
US7352068B2 (en) Multi-chip module
US11855048B2 (en) Semiconductor packages with pass-through clock traces and associated systems and methods
US20200035649A1 (en) Semiconductor package
JPH04290258A (ja) マルチチップモジュール
JP2910731B2 (ja) 半導体装置
JP3799120B2 (ja) 高容量メモリモジュール
KR101811738B1 (ko) 중앙 콘택을 구비한 적층형 마이크로전자 조립체
KR20110004111A (ko) 스택 패키지
KR20010068589A (ko) 칩 스캐일 스택 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080401

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee