JP4977181B2 - 固体撮像装置およびその製造方法 - Google Patents

Description

本発明は、固体撮像装置およびその製造方法に関する。

近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサの用途拡大が著しい。特に、携帯電話に搭載されるＣＭＯＳイメージセンサの画素数は急激に集積化されており、ＣＭＯＳイメージセンサの微細化と光学特性向上の進展が市場のニーズとなっている。このような背景の中、半導体基板上に形成されたフォトダイオードの飽和電子数を稼ぐ手法として、導波管の導入や、半導体基板の裏面から受光する構造が提案されている。何れも、受光素子であるフォトダイオードの素子分離拡散層が必要十分な幅であることと、受光部の容積と表層の面積が想定値通りの出来映えである必要がある。

ここで、ＣＭＯＳイメージセンサにおける隣接する受光素子間の素子分離を行うにあたり、従来は半導体基板中の素子分離のために、不純物が例えば４μｍ程度の深さに到達するまで多段階にイオン注入を行なっている（例えば、特許文献１参照）。

しかしながら、このような多段階のイオン注入を行う場合は、微細化が進むことによりイオン注入の際にイオン注入領域に設けるマスク材の開口部のアスペクト比が高くなると、イオン注入時の加速エネルギーロスが多くなる。特に、加速エネルギーの低いイオン注入条件ではこの傾向が顕著となり、半導体基板の表層側の素子分離層の不純物濃度が高くなる。この場合、熱拡散によって素子分離層が受光素子領域にまで拡大し、受光素子領域の体積が減少することで飽和電子数が減少する問題や、隣接する受光素子への影響（混色）が発生する問題がある。

特開２００８−８４９６２号公報

本発明は、上記に鑑みてなされたものであって、微細化が進んだ場合においても半導体基板の表層側における素子分離拡散層の拡がりに起因した受光素子の飽和電子数の低減および混色が防止可能な固体撮像装置およびその製造方法を提供することを目的とする。

本願発明の一態様によれば、第１導電型の半導体層と、前記第１導電型の半導体層上に設けられた第２導電型の半導体層と、前記第２導電型の半導体層中に形成された受光素子と、前記受光素子を前記第２導電型の半導体層の面内方向において取り囲むように形成された素子分離領域とを備え、前記素子分離領域は、前記第１導電型の半導体層に接続された第１導電型の第１の素子分離部と、前記第１の素子分離部上に形成された空洞と、前記空洞上に形成された第１導電型の第２の素子分離部とを有し、前記第１の素子分離部は、前記第２導電型の半導体層の表層側の不純物濃度が前記第１導電型の半導体層側の不純物濃度よりも高いこと、を特徴とする固体撮像装置が提供される。
また、本願発明の一態様によれば、第１導電型の半導体層と、前記第１導電型の半導体層上に設けられた第２導電型の半導体層と、前記第２導電型の半導体層中に形成された受光素子と、前記受光素子を前記第２導電型の半導体層の面内方向において取り囲むように形成された素子分離領域とを備え、前記素子分離領域は、前記第１導電型の半導体層に接続された第１導電型の第１の素子分離部と、前記第１の素子分離部上に形成された空洞と、前記空洞上に形成された第１導電型の第２の素子分離部とを有し、前記第１の素子分離部は、前記第２導電型の半導体層の表層側の素子分離幅が前記第１導電型の半導体層側の素子分離幅よりも大きいこと、を特徴とする固体撮像装置が提供される。

また、本願発明の一態様によれば、第１導電型の半導体層上に第２導電型の半導体層を形成する工程と、前記第２導電型の半導体層の所定の領域を前記第２導電型の半導体層の面内方向において取り囲むように開口を形成する工程と、前記第２導電型の半導体層に非酸化性雰囲気中で熱処理を施すことにより前記開口を封止して空洞を形成する工程と、前記空洞に対応する領域が開口されたパターンを前記第２導電型の半導体層上に形成する工程と前記パターンをマスクとして前記第２導電型の半導体層に第１導電型イオンをイオン注入して素子分離部を形成する工程と、前記第２導電型の半導体層の面内方向において前記素子分離部及び前記空洞に取り囲まれた前記第２導電型の半導体層に受光素子を形成する工程と、を備えることを特徴とする固体撮像装置の製造方法が提供される。

本発明によれば、微細化が進んだ場合においても半導体基板の表層における素子分離拡散層の拡がりに起因した受光素子の飽和電子数の低減および混色が防止可能な固体撮像装置を実現することが可能となる、という効果を奏する。

図１は、この発明の一実施の形態にかかる半導体装置の概略構成を模式的に示す図である。 図２は、この発明の一実施の形態にかかる半導体装置の製造工程の一例を説明する断面図である。 図３は、この発明の一実施の形態にかかる半導体装置の製造工程の一例を説明する断面図である。 図４は、この発明の一実施の形態にかかる半導体装置の製造工程の一例を説明する断面図である。 図５は、マスク材の開口部から半導体基板にイオン注入する際の散乱確率を説明するための模式図である。

以下に、本発明にかかる固体撮像装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。

図１は、本発明の実施の形態にかかる固体撮像装置の概略構成を模式的に示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線における要部断面図である。実施の形態にかかる半導体装置は、ＣＭＯＳタイプの固体撮像装置（ＣＭＯＳイメージセンサ）である。

図１に示すように半導体基板１１は、２層の半導体構造を有するＮ／Ｐ基板からなり、第１型の基体基板であるＰ型半導体基板１１ａ上に、欠陥の非常に少ない半導体層として第２型の半導体層であるＮ型半導体層（Ｎ型のエピタキシャル層）１１ｂがエピタキシャル成長法により積層されている。ここで、Ｐ型半導体基板１１ａの厚みは例えば８００μｍ、Ｎ型のエピタキシャル層１１ｂの厚みは例えば４μｍである。なお、半導体基板１１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＡｌＡｓ、ＧａＩｎＡｓＰまたはＺｎＳｅなどの中から選択することができる。本実施の形態では、半導体基板１１は、シリコン（Ｓｉ）からなる場合について説明する。

また、Ｎ型のエピタキシャル層１１ｂの一部の領域には、例えばリン（Ｐ）のイオン注入によりフォトダイオード１３の光電変換部であるＮ型の電荷蓄積層１３ａが形成されている。電荷蓄積層１３ａのＰ濃度のピーク深さは、主にＰイオン注入時のエネルギーで決まる。また、フォトダイオード１３の表面近傍部分は、比較的高濃度のＰ型不純物、例えばボロン（Ｂ）を含むシールド層１３ｂが電荷蓄積層１３ａ上に形成されている。

上記したようなＮ／Ｐ基板を用いた場合は、Ｎ型のエピタキシャル層１１ｂ上にフォトダイオードの電荷蓄積層１３ａを形成しただけでは、隣接するフォトダイオード同士が電気的に繋がってしまう。フォトダイオード同士が電気的に繋がると、フォトダイオードで発生した電子が本来の信号処理されるべき画素の信号にならない。

そこで、本実施の形態では、隣接する他の各フォトダイオード１３の電荷蓄積層１３ａから電気的に素子分離するために、半導体基板１１の面内方向においてフォトダイオードの電荷蓄積層１３ａを囲む領域にフォトダイオード１３の素子分離領域１５として、Ｐ型不純物（例えばＢイオン）が加速器により多段にイオン注入されて半導体基板１１の面内方向と略垂直方向に延在するＰ型半導体領域（不純物拡散層）からなる複数の第１素子分離部１７と、その第１素子分離部１７上に設けられたＳＯＮ（Si on nothing）構造を有する第２素子分離部１９とを備える。

また、実施の形態にかかる半導体装置は、電荷蓄積層１３ａに蓄積された電荷の読み出しを制御する転送トランジスタ（図示せず）の読み出しゲート電極２１をゲート絶縁膜２３を介して第２素子分離部１９上に有する。

実施の形態にかかる半導体装置においては、上述したようにフォトダイオード１３の素子分離領域１５として、Ｐ型半導体層からなる複数の第１素子分離部１７と、その第１素子分離部１７上に設けられたＳＯＮ構造を有する第２素子分離部１９とを備える。ここで、第２素子分離部１９は、第１素子分離部１７の最上層上に位置する空洞１９ａと、空洞１９ａの上部をＮ型のエピタキシャル層１１ｂの表面と略同一面で封止する第１導電型のシリコン層からなる封止層１９ｂとを有する。また、第１素子分離部１７の最下層は、Ｐ型半導体基板１１ａに接続している。

このような構造を有することにより、素子分離領域１５とＰ型半導体基板１１ａとは、フォトダイオード１３の電荷蓄積層１３ａを３次元的（立体的）に囲んで隣接する他の各フォトダイオード１３の電荷蓄積層１３ａから電気的に素子分離するバリア層として機能する。

シリコンからなる半導体基板１１中において受光面から光の届く深さは、青色光は３２０ｎｍ、緑色光は７９０ｎｍ、赤色光は３μｍである。そして、Ｎ型の電荷蓄積層１３ａの底部である電荷蓄積層の下端部１３ａｂの深さ位置は、これらの各色の光による光電変換を有効に行うために各色の光の届く深さに基づいて、受光素子ごとに各色の光の届く深さ以上の深さ位置に設定されている。また、空洞の底部１９ａｂの深さ位置、すなわち第１素子分離部の上端部１７ｕの深さ位置は、Ｎ型の電荷蓄積層１３ａにおいて各色の光による光電変換を有効に行うために電荷蓄積層の下端部１３ａｂとして設定される深さ（電荷蓄積層の下端部１３ａｂの設定深さ）と同等以上の深さ位置とされている。但し、実際にはＮ型の電荷蓄積層１３ａとＮ型のエピタキシャル層１１ｂとの間での不純物拡散によりＮ型の電荷蓄積層１３ａの底部である電荷蓄積層の下端部１３ａｂの正確な境界線は把握しにくい。

本実施の形態ではＮ型のエピタキシャル層１１ｂの厚みは、半導体基板１１中において受光面から赤色光の届く深さを基準として例えば４μｍとされる。また、電荷蓄積層の下端部１３ａｂの深さ位置は、半導体基板１１中において受光面から青色光の届く深さ（３２０ｎｍ）を基準とした場合には例えば３２０ｎｍ程度とされ、また、半導体基板１１中において受光面から緑色光の届く深さ（７９０ｎｍ）を基準とした場合には例えば７９０ｎｍ程度とされる。

そして、本実施の形態では、空洞の底部１９ａｂ、すなわち素子分離層の上端部１７ｕの深さ位置は、電荷蓄積層の下端部１３ａｂの設定深さ位置よりも深い位置とされ、半導体基板１１中において受光面から青色光および緑色光の届く深さを基準として３２０ｎｍ〜７９０ｎｍ程度とされる。

ここで、複数の第１素子分離部１７のうち、最上層に位置する第１素子分離部１７は、半導体基板１１の面内方向において他の下層の第１素子分離部１７よりもＰ型不純物濃度が高く、電荷蓄積層１３ａの方向に広がっている。これは、後述するようにイオン注入により第１素子分離部１７を形成する際に、イオン注入時の加速エネルギーロス等に起因してＮ型のエピタキシャル層１１ｂの表層側の第１素子分離部１７の不純物濃度が高くなり、熱拡散によって拡大するためである。

しかしながら、上述したように空洞の底部１９ａｂの深さ位置、すなわち第１素子分離部の上端部１７ｕの深さ位置は、電荷蓄積層の下端部１３ａｂの設定深さと同等以上の深さ位置とされている。これにより、最上層に位置する第１素子分離部１７が電荷蓄積層１３ａの方向に拡大していてもＮ型の電荷蓄積層１３ａにおける光電変換に有効な受光素子領域を侵すことがない。すなわち、第１素子分離部１７に起因して電荷蓄積層１３ａの有効な受光素子領域の体積が減少することが防止されている。したがって、第１素子分離部１７の拡がりに起因したＮ型の電荷蓄積層１３ａにおける飽和電子数の減少や、隣接する受光素子への影響（混色）が防止されている。

以上のように構成された実施の形態にかかる半導体装置においては、半導体基板１１の面内方向においてフォトダイオード１３の電荷蓄積層１３ａを囲む領域に、Ｐ型半導体層からなる複数の第１素子分離部１７とＳＯＮ構造の第２素子分離部１９とからなる素子分離領域１５を備え、該素子分離領域１５がＰ型半導体基板１１ａに接続されている。これにより、素子分離領域１５とＰ型半導体基板１１ａとにより各フォトダイオード１３の電荷蓄積層１３ａを個別にかつ３次元的（立体的）に囲んで互いに電気的に分離することができる。

そして、空洞の底部１９ａｂの深さ位置、すなわち素子分離層の上端部１７ｕの深さ位置が電荷蓄積層の下端部１３ａｂの設定深さと同等以上の深い位置とされることにより、第１素子分離部１７が電荷蓄積層１３ａの領域にまで侵入して受光素子領域の体積が減少することが防止されている。これにより、第１素子分離部１７の拡大に起因した飽和電子数の減少や、隣接する受光素子への影響（混色）が防止されている。

したがって、実施の形態にかかる半導体装置によれば、微細化が進んだ場合においても、隣接するフォトダイオード同士を確実に電気的に分離しつつ、素子分離層の拡がりに起因した受光素子の飽和電子数の低減および混色が防止可能な高品質な半導体装置が実現されている。

つぎに、図２〜図４を参照しながら、本実施の形態にかかる半導体装置の製造工程の一例について説明する。図２〜図４は、本実施の形態にかかる半導体装置の製造工程の一例を説明する断面図である。まず、２層構造を有するＮ／Ｐ基板である半導体基板１１を用意する。このＮ／Ｐ基板を作製する際、基体基板であるＰ型半導体基板１１ａとしてＰ型シリコン（Ｓｉ）基板を使用し、その上に、Ｎ型のエピタキシャル層１１ｂをエピタキシャル成長法により堆積する。ここで、Ｐ型半導体基板１１ａの厚みは例えば８００μｍ、Ｎ型のエピタキシャル層１１ｂの厚みは例えば４μｍとする。

次に、半導体基板１１上にマスク層３１として膜厚５μｍ程度のシリコン酸化膜（ＳｉＯ_２膜）を例えばＣＶＤ法により堆積する。続いて、リソグラフィー技術を用いてマスク層３１上にフォトレジストパターン３３を形成する。このフォトレジストパターン３３は、半導体基板１１の面内方向において、素子分離領域１５の形成位置に格子状の開口を有する。

次に、フォトレジストパターン３３をエッチングマスクとして用いて、Ｎ型のエピタキシャル層１１ｂに至るまでマスク層３１に対して異方性エッチング、例えば反応性イオンエッチング（ＲＩＥ）を行い、図２（ａ）に示すようにマスク層３１にフォトレジストパターン３３のパターンのパターン転写を行う。

次に、フォトレジストパターン３３を炭化して剥離した後、パターン転写がなされたマスク層３１をエッチングマスクに用いた異方性エッチング例えばＲＩＥにより半導体基板１１をパターニングして、図２（ｂ）に示すように該半導体基板１１のＮ型のエピタキシャル層１１ｂの表層に２μｍ程度の深さのトレンチ３５を２次元的に配列形成する。このトレンチ３５は、素子分離領域１５の形成位置に対応した格子状とされる。トレンチ３５の幅および隣接するトレンチ３５間の距離はＣＭＯＳイメージセンサの画素ピッチに応じて適宜設定される。

ここで、上述したマスク層３１は、異方性エッチングによる半導体基板１１のパターニングの際にシリコンよりもエッチングレートが十分に遅い材料（シリコンに対する選択比が大きい材料）が望ましく、例えば異方性エッチングにＲＩＥを用いた場合には、シリコン酸化膜、またはシリコン窒化膜とシリコン酸化膜との積層膜などが適している。

次に、マスク層３１を緩衝沸酸溶液により完全に除去した後、高温・減圧下（大気圧よりも低い圧力）の非酸化性雰囲気、好ましくはＳｉＯ_２を還元する雰囲気、例えば１０５０℃、１０ｔｏｒｒの１００％水素雰囲気中にて１０分間程度の高温アニールを行うことにより、図３（ａ）に示すように、各トレンチ３５の開口面がシリコン層からなる封止層１９ｂにより閉ざされてその下部に空洞が形成される。これにより、半導体基板１１の内部に空洞１９ａが形成され、第２素子分離部１９が２次元的に配列形成する。この第２素子分離部１９は、素子分離領域１５の形成位置に対応した格子状とされる。

この形状変化は、半導体基板１１の表面のシリコン酸化膜が除去された後、表面エネルギーを最小にするように生じるシリコンの表面マイグレーションによるものである。これにより、空洞１９ａと封止層１９ｂとからなるＳＯＮ構造の第２素子分離部１９をトレンチ３５の形成領域に形成することができる。ここでは、熱処理温度を１０５０℃としたがそれよりも高くても良い。ここで、トレンチ３５の深さが深すぎると、マイグレーションにより空洞１９ａが上下に分断されるため、トレンチ３５の深さには注意が必要である。

なお、ＳＯＮ構造の形成方法については、「Tsutomu Sato et al., “Fabrication of Silicon-on-Nothing Structure by Substrate Engineering Using the Empty-Space-in-Silicon Formation Technique” 2004 Japanese Journal of Applied Physics Vol.43,No.1，pp12 to 18.」および特開２００１−１４４２７６号公報に詳しい。

次に、膜厚１０ｎｍ程度の酸化膜３７と、膜厚１００ｎｍ程度のシリコン窒化膜３９と、膜厚５μｍ程度のハードマスク層（酸化膜）４１を半導体基板１１上に堆積する。そして、フォトダイオードの素子分離層を形成するために、抜きパターン部をＳＯＮ構造の領域に重ね合わせたフォトレジストパターン４３をリソグラフィー技術を用いてハードマスク層（酸化膜）４１上に形成する。

続いて、フォトレジストパターン４３をエッチングマスクに用いて、シリコン窒化膜３９に至るまでハードマスク層（酸化膜）４１に対して異方性エッチング、例えば反応性イオンエッチング（ＲＩＥ）を行い、図３（ｂ）に示すようにハードマスク層（酸化膜）４１にフォトレジストパターン４３の抜きパターンのパターン転写を行い、溝４５を２次元的に配列形成する。この溝４５は、第２素子分離部１９の位置に対応した格子状とされる。

次に、フォトレジストパターン４３を炭化して剥離した後、溝４５が形成されたハードマスク層（酸化膜）４１をイオン注入マスクに用いて、図４（ａ）に示すようにＰ型不純物を溝４５から半導体基板１１に多段階にイオン注入する。この際、半導体基板１１はＰ型半導体基板１１ａ上に、約４μｍの厚みのＮ型のエピタキシャル層１１ｂが積層されており、前述のイオン注入は、Ｐ型の不純物として例えばボロン（Ｂ）イオンをＮ型のエピタキシャル層１１ｂの表層から、Ｐ型半導体基板１１ａに至るまで、深さを均等に分割して多段階に注入条件を変えて行う。

本実施の形態では、第２素子分離部１９の下側にＰ型半導体領域である６層の第１素子分離部１７を形成するために、注入条件を変えてＢのイオン注入を６回行う。このように、Ｂイオンを注入すると、第２素子分離部１９の空洞１９ａの底部とＰ型半導体基板１１ａの表層部との間のＮ型のエピタキシャル層１１ｂは、６層の第１素子分離部１７により隙間なく埋められて実質的にＰ型半導体化される。これにより、図４（ａ）に示すように、素子分離領域１５が形成される。最上層に位置する第１素子分離部１７は、半導体基板１１の面内方向において他の下層の第１素子分離部１７よりもＰ型不純物濃度が高く、電荷蓄積層１３ａの方向に広がる。

続いて、酸化膜３７とシリコン窒化膜３９とハードマスク層（酸化膜）４１を完全に剥離した後、フォトダイオード１３の光電変換部であるＮ型の電荷蓄積層１３ａを通常のプロセスにより互いに独立して複数箇所に形成する。具体的には、Ｎ型のエピタキシャル層１１ｂの表面上にフォトレジスト膜を所定のパターンで塗布してパターニングする。この後、Ｎ型のエピタキシャル層１１ｂの表層部にＮ型不純物であるリン（Ｐ）をイオン注入してＮ型の電荷蓄積層１３ａを素子分離領域１５で囲まれた複数箇所に形成する。この際、Ｐ濃度のピークの深さは、主としてＰイオンを注入する際のエネルギーの大きさで決まる。

本実施の形態においては、空洞の底部１９ａｂの深さ位置、すなわち素子分離層の上端部１７ｕの深さ位置は、電荷蓄積層の下端部１３ａｂの設定深さ位置と同等以上の深い位置に形成される。そして、電荷蓄積層の下端部１３ａｂの設定深さ位置は、受光素子ごとに青色光、緑色光、赤色光の各色の光の届く深さ以上の深さ位置に設定されている。本実施の形態ではＮ型のエピタキシャル層１１ｂの厚みは、半導体基板１１中において受光面から赤色光の届く深さを基準として例えば４μｍとされる。

また、電荷蓄積層の下端部１３ａｂの設定深さ位置は、半導体基板１１中において受光面から青色光および緑色光の届く深さを基準とした場合には例えば３２０ｎｍ程度とされ、また、半導体基板１１中において受光面から緑色光の届く深さを基準とした場合には例えば７９０ｎｍ程度とされる。そして、空洞の底部１９ａｂ、すなわち素子分離層の上端部１７ｕの深さ位置は、半導体基板１１中において受光面から青色光および緑色光の届く深さを基準として３２０ｎｍ〜７９０ｎｍ程度とされる。

また、多段階のイオン注入を行う場合は、微細化が進むことによりイオン注入の際にイオン注入領域に設けるマスク層１０３の開口部１０５のアスペクト比が高くなり、半導体基板１０１へのイオン注入時の加速エネルギーロスが多くなる。イオン注入時のイオンの散乱確率Ｉが高いと、加速エネルギーロスの要因となり、イオン注入時の散乱確率Ｉは一般的に下記の数式（１）、数式（２）によって表される（図５参照）。図５は、マスク層１０３の開口部１０５から半導体基板１０１にイオン注入する際の散乱確率を説明するための模式図である。

すなわち、イオン注入時の加速エネルギーの散乱確率は、イオン注入時にイオンがマスク材の開口部の内壁に衝突する際の入射角θ、入射エネルギーＥ、入射イオンの原子番号αおよび衝突物質の原子番号βにより求められ、入射エネルギーＥが低いほど高くなり、衝突物質の原子番号βが小さいほど低くなる。したがって、イオン注入時の入射エネルギーが多くなる。

そして、加速エネルギーの低いイオン注入条件では加速エネルギーロスの傾向が顕著となり、半導体基板の表層側の素子分離層の不純物濃度が高くなる。この場合、熱拡散によって素子分離層が受光素子領域にまで拡大し、受光素子領域の体積が減少することで飽和電子数が減少する問題や、隣接する受光素子への影響（混色）が発生する問題がある。

しかしながら、本実施の形態では、空洞の底部１９ａｂの深さ位置、すなわち第１素子分離部の上端部１７ｕの深さ位置は、電荷蓄積層の下端部１３ａｂの設定深さと同等以上の深い位置とされる。このため、第１素子分離部１７が電荷蓄積層１３ａの方向に拡大していてもＮ型の電荷蓄積層１３ａにおける光電変換に有効な受光素子領域に侵入することがなく、第１素子分離部１７に起因して電荷蓄積層１３ａの有効な受光素子領域の体積が減少することを防止することができる。したがって、第１素子分離部１７の拡がりに起因したＮ型の電荷蓄積層１３ａにおける飽和電子数の減少や、隣接する受光素子への影響（混色）を防止することができる。

また、半導体基板１１の深い位置にイオンを注入するためにはイオンの価数を上げて、イオンの加速エネルギーを増加させなければならず、イオン注入に多くの時間を要する。しかし、本実施の形態では半導体基板１１の表層部に空洞１９ａが存在することで素子分離層の形成のために半導体基板１１においてイオンを注入する深さが浅くなり、価数の少ないイオンで注入が可能であるため、イオン注入に要する時間を短縮することができる。

また、半導体基板１１においてイオン注入する深さが浅くなるため、イオン注入時の最大加速エネルギーを従来よりも低くすることができ、また、イオン注入の回数および注入量を減らすことができ、スループットが上昇する。これにより、イオン注入工程におけるコストを低減することが可能である。

その後、読み出しゲート電極２１、アンプゲート、リセットゲートなど、ＣＭＯＳイメージセンサの信号読み出し・リセット動作に必要な部品を形成し、汎用ロジック品と同一プロセスを経て図４（ｂ）に示すようにＣＭＯＳイメージセンサが完成する。

以上のように構成された実施の形態にかかる半導体装置の製造方法においては、半導体基板１１の面内方向においてフォトダイオード１３の電荷蓄積層１３ａを囲む領域に、Ｐ型半導体層からなる複数の第１素子分離部１７とＳＯＮ構造の第２素子分離部１９とからなる素子分離領域１５を形成し、該素子分離領域１５をＰ型半導体基板１１ａに接続する。これにより、素子分離領域１５とＰ型半導体基板１１ａとにより各フォトダイオード１３の電荷蓄積層１３ａを個別にかつ３次元的（立体的）に囲んで互いに電気的に分離することができる。

そして、空洞の底部１９ａｂの深さ位置、すなわち素子分離層の上端部１７ｕの深さ位置を電荷蓄積層の下端部１３ａｂの設定深さ位置と同等以上の深い位置とすることにより、第１素子分離部１７がＮ型の電荷蓄積層１３ａにおける光電変換に有効な受光素子領域に侵入することがなく、第１素子分離部１７に起因して電荷蓄積層１３ａの有効な受光素子領域の体積が減少することを防止することができる。これにより、第１素子分離部１７の拡大に起因した飽和電子数の減少や、隣接する受光素子への影響（混色）を防止することができる。

したがって、実施の形態にかかる半導体装置の製造方法によれば、微細化が進んだ場合においても、隣接するフォトダイオード１３同士を確実に電気的に分離しつつ、素子分離層の拡がりに起因した受光素子の飽和電子数の低減および混色を防止して高品質な半導体装置を製造することができる。

１１ 半導体基板、１１ａ Ｐ型半導体基板、１１ｂ Ｎ型半導体層（Ｎ型のエピタキシャル層）、１３ フォトダイオード、１３ａ 電荷蓄積層、１３ａｂ 電荷蓄積層の下端部、１３ｂ シールド層、１５ 素子分離領域、１７ 第１素子分離部、１７ｕ 第１素子分離部の上端部、１９ 第２素子分離部、１９ａ 空洞、１９ａｂ 空洞の底部、１９ｂ 封止層、２１ ゲート電極、２３ ゲート絶縁膜、３１ マスク層、３３ フォトレジストパターン、３５ トレンチ、３７ 酸化膜、３９ シリコン窒化膜、４１ ハードマスク層（酸化膜）、４３ フォトレジストパターン、４５ 溝、１０１ 半導体基板、１０３ マスク材。

Claims (8)

1. 第１導電型の半導体層と、
   前記第１導電型の半導体層上に設けられた第２導電型の半導体層と、
   前記第２導電型の半導体層中に形成された受光素子と、
   前記受光素子を前記第２導電型の半導体層の面内方向において取り囲むように形成された素子分離領域とを備え、
   前記素子分離領域は、前記第１導電型の半導体層に接続された第１導電型の第１の素子分離部と、前記第１の素子分離部上に形成された空洞と、前記空洞上に形成された第１導電型の第２の素子分離部とを有し、
   前記第１の素子分離部は、前記第２導電型の半導体層の表層側の不純物濃度が前記第１導電型の半導体層側の不純物濃度よりも高いこと、
   を特徴とする固体撮像装置。
2. 第１導電型の半導体層と、
   前記第１導電型の半導体層上に設けられた第２導電型の半導体層と、
   前記第２導電型の半導体層中に形成された受光素子と、
   前記受光素子を前記第２導電型の半導体層の面内方向において取り囲むように形成された素子分離領域とを備え、
   前記素子分離領域は、前記第１導電型の半導体層に接続された第１導電型の第１の素子分離部と、前記第１の素子分離部上に形成された空洞と、前記空洞上に形成された第１導電型の第２の素子分離部とを有し、
   前記第１の素子分離部は、前記第２導電型の半導体層の表層側の素子分離幅が前記第１導電型の半導体層側の素子分離幅よりも大きいこと、
   を特徴とする固体撮像装置。
3. 前記受光素子は電荷蓄積層を有しており、前記空洞の底部の深さ位置は前記電荷蓄積層の下端部の深さよりも同等以上の深い位置であること、
   を特徴とする請求項１または２に記載の固体撮像装置。
4. 前記第２導電型の半導体層の表面からの前記空洞の底部の深さが、青色光の波長よりも深く緑色光の波長よりも浅いこと、
   を特徴とする請求項１〜３のいずれか１つに記載の固体撮像装置。
5. 前記第２導電型の半導体層の表面からの前記空洞の底部の深さが、３２０ｎｍ〜７９０ｎｍであること、
   を特徴とする請求項１〜３のいずれか１つに記載の固体撮像装置。
6. 第１導電型の半導体層上に第２導電型の半導体層を形成する工程と、
   前記第２導電型の半導体層の所定の領域を前記第２導電型の半導体層の面内方向において取り囲むように開口を形成する工程と、
   前記第２導電型の半導体層に非酸化性雰囲気中で熱処理を施すことにより前記開口を封止して空洞を形成する工程と、
   前記空洞に対応する領域が開口されたパターンを前記第２導電型の半導体層上に形成する工程と
   前記パターンをマスクとして前記第２導電型の半導体層に第１導電型イオンをイオン注入して素子分離部を形成する工程と、
   前記第２導電型の半導体層の面内方向において前記素子分離部及び前記空洞に取り囲まれた前記第２導電型の半導体層に受光素子を形成する工程と、
   を備えることを特徴とする固体撮像装置の製造方法。
7. 素子分離部の形成工程は、前記空洞の下部の前記第２導電型の半導体層中にイオンの注入深さを変えて第１導電型イオンの注入を複数回行うことを特徴とする請求項６に記載の固体撮像装置の製造方法。
8. 前記開口の深さが、３２０ｎｍ〜７９０ｎｍであること、
   を特徴とする請求項６に記載の固体撮像装置の製造方法。

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