JP4960058B2 - 増幅型固体撮像素子 - Google Patents

Description

本発明は、増幅型固体撮像素子に関する。

最近、ＣＭＯＳタイプの増幅型固体撮像素子（ＣＭＯＳイメージセンサー）が商品化されている。このＣＭＯＳイメージセンサーの特徴は、単一電源、低電圧駆動（３Ｖ）、低消費電力（５０ｍＷ程度）である。ＣＭＯＳイメージセンサーもＣＣＤと同様に多画素化、微細化され、同一基板上に光電変換素子とトランジスタが並設された構成がとられている。そしてＣＭＯＳイメージセンサーでは、光電変換素子により発生した信号電荷で信号電荷蓄積部の電位を変調し、その電位により画素内部の増幅トランジスタを変調することで、画素内部に増幅機能を持たせている。

従来のＣＭＯＳイメージセンサーでは、基体基板（例えば１〜３×１０^１８ｃｍ^−３）上（基板表面側）にＢ濃度の低い（例えば１×１０^１５ｃｍ^−３）Ｐ型半導体層のエピタキシャル層を５〜１０μｍ程度積層したＰ／Ｐ＋基板を使用している。

図４は、Ｐ／Ｐ＋基板を使用してＣＭＯＳイメージセンサーを作製した場合のＰＤ（フォトダイオード：光電変換部）部近傍の断面図である。ＣＭＯＳイメージセンサーでＰ／Ｐ＋基板を使用する理由は、例えば、基板の深い位置（Ｂ濃度が高い領域）で発生したキャリア（電子）のライフタイムを短くできるためである。具体的には、ＰＤ３に強い光が照射され、キャリアが発生し基板深くまで拡散しても、これらキャリアのライフタイムの短い領域で電子が再結合する。このため、電子が基板の深い位置を介して、光が照射されたＰＤ３に隣接するＰＤ３に漏れ込むことを抑制できる。これは、デバイスの特性上、ブルーミングを抑制する。また、基板深部からの暗電流を低減できる。一方、ＣＣＤなどでは、従来からＮ基板を用いている。

図５は、Ｎ基板１０を使用してＣＣＤ撮像素子を作製した場合のＰＤ部近傍の断面図である。Ｎ基板上に、例えば２．７ＭＶの加速電圧、ドーズ量５Ｅ１１ｃｍ ^−２、マスク無しで、全面にＢ（ボロン）を打ち込み、Ｆｌａｔ−Ｐｗｅｌｌ８を形成する。この結果、基板表面から３〜４μｍ程度の深さに、Ｐ型半導体層のＦｌａｔ−Ｐｗｅｌｌ８が形成される。そして、光電変換を行うＰＤ３を基板表面側（およそ１μｍ程度）に形成する。さらに、隣接するＰＤ３同士を電気的に分離するために、隣接するＰＤ３間にＢによるＰ型半導体領域（Ｂａｒｒｉｅｒ Ｗｅｌｌ）７を形成するのが一般的である。

このように従来のＣＣＤ撮像素子では、Ｎ基板を用い、ＰＤ３下部とその近傍にＦｌａｔ−Ｐｗｅｌｌ８とＢａｒｒｉｅｒ ｗｅｌｌ７を形成する。ＣＣＤ撮像素子では、強い光がＰＤ３に照射され発生した電子でＰＤ３が一杯になる場合などには、基板に電子を逃がすような（Ｆｌａｔ−Ｐｗｅｌｌ８の濃度を調節した）デバイス構造になっている。つまりＮ基板では、極端に強い光（例えば太陽光など）が照射された場合に発生した電子の一部を基板に捨てる構造のため、ブルーミングを抑制できる。

しかしながらＮ基板では、基板深部で発生した電子、例えばＦｌａｔ−Ｐｗｅｌｌ８よりも深い位置で発生した電子は、すべて基板に捨てられるため、Ｐ／Ｐ＋基板に比べて感度が低くなる問題がある。これは、特にＳｉ基板に対する吸収係数の小さい長波長光（赤い光）において、赤感度の低下を招く。

以上の様に、固体撮像素子にＮ型基板を使用する場合、ＰＤ３から溢れたキャリア（電子）を基板に捨てることが可能なため、ブルーミングや混色を簡単に抑制できる。しかしながら、Ｎ基板では、Ｐ／Ｐ＋基板に比べて感度低下を招くという問題があり、素子の微細化において不利となる。この感度低下の問題を解決するため、ＣＣＤでは、ＰＤに高い電圧をかけ（たとえば５Ｖ）、ＰＤの空乏層を広げて効率よくＰＤにキャリアを集める方法を採っている。

しかしながら、増幅型固体撮像素子（ＣＭＯＳイメージセンサー）では、ＣＣＤと比較して低電圧駆動を素子の特徴としており、ＰＤの空乏層がＣＣＤに比べて広がらず、感度の向上が難しい。このため、効率良くＰＤにキャリアを集めるウェル構造にすることが、ＣＭＯＳイメージセンサーの技術課題となる。

この技術課題の解決方法として、Ｎ／Ｐ＋基板を使うことが提案されている。Ｎ／Ｐ＋基板は、従来のＰ／Ｐ＋基板の基体基板と同じＰ＋基板を用い、基体基板上にＮ型半導体層をエピタキシャル堆積する構造をなす。Ｎ／Ｐ＋基板を使用することで、Ｎエピタキシャル層に加速器によりＰ（リン）をイオン注入しフォトダイオード（Ｎ型半導体層）を形成すると、フォトダイオードの空乏層がＰ／Ｐ＋基板に比べて広がるので、ＰＤが電子を集める領域を基板深部側に広げることができ、感度向上を図れる。

しかしながら、従来のＰ／Ｐ＋基板上に固体撮像素子を形成する場合とＮ／Ｐ＋基板上に固体撮像素子を形成する場合とでは、いくつかの技術的問題が発生する。その問題の一つは、ＰＤの電気的分離である。従来のＰ／Ｐ＋基板では、図４に示すように、Ｐエピタキシャル層にＰＤ（Ｎ型半導体層）３を形成するため、隣接するＰＤ３間がＰエピタキシャル層９のＰ型半導体層により素子分離される。しかしながら，Ｎ／Ｐ＋基板では、Ｎエピタキシャル層にＰＤを形成するため、そのままでは、ＰＤ同士が電気的に繋がってしまう問題が生じる。

また、Ｎ／Ｐ＋基板では、従来のＰ／Ｐ＋基板上にＣＭＯＳイメージセンサーを形成した場合と同様に、強い光が光電変換部に照射された時などに発生する過剰な信号電荷を捨てることができない。このため、Ｎ／Ｐ＋基板においても従来のＰ／Ｐ＋基板と同様にブルーミング、混色等において、問題がある。

前述した過剰な信号電荷を捨てることができない問題は、Ｎ基板を用いたＣＣＤでは余分な信号電荷を基板に捨てることができる構造になっているが、Ｎ／Ｐ＋基板やＰ／Ｐ＋基板を用いるＣＭＯＳイメージセンサーにおいては、余分な信号電荷を捨てる場所が無いことに起因している。

なお、特許文献１には、Ｐ＋／Ｎ／Ｐ基板を用い、ブルーミングの発生を制限するために光電変換部に隣接して素子分離領域を設けた技術が開示されている。

また特許文献２には、ＣＣＤ固体撮像素子で混色を防ぐため、センサ部の側面、下部をＰ−ＷＥＬＬで囲む技術が開示されている。
特開２００６−５２６５号公報 特開２００２−１９８５０７号公報

本発明の目的は、余分な信号電荷を捨てることができ、その結果、混色を低減させブルーミングを抑制することができ、色再現性を向上した増幅型固体撮像素子を提供することにある。

実施形態の増幅型固体撮像素子によれば、Ｐ型半導体基板上に第１のＮ型半導体層をエピタキシャル堆積した半導体基板を用い、前記第１のＮ型半導体層の表面内に形成され、且つ前記第１のＮ型半導体層よりも高い不純物濃度を有する第２のＮ型半導体層の光電変換部が形成された増幅型固体撮像素子において、前記第１のＮ型半導体層内であって、Ｇ画素及びＢ画素の前記光電変換部の下方にそれぞれ形成された第１のＰ型半導体層と、前記第１のＰ型半導体層を用いて前記各光電変換部を囲むように形成され、前記第１のＰ型半導体層までの深さを有する第２のＰ型半導体層と、前記第１のＰ型半導体層と前記Ｐ型半導体基板との間に形成された第３のＮ型半導体層と、Ｒ画素を囲む様に形成され、前記Ｐ型半導体基板までの深さを有する第３のＰ型半導体層と、
を備えている。

本発明によれば、余分な信号電荷を捨てることができ、その結果、混色を低減させブルーミングを抑制することができ、色再現性を向上した増幅型固体撮像素子を提供できる。

以下、本発明の実施の形態を図面を参照して説明する。

図１は、本発明の実施の形態に係るＣＭＯＳタイプの増幅型固体撮像素子（ＣＭＯＳイメージセンサ）における各色の画素配置を示す平面図である。図１では、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各画素部１００，２００，３００がＨ方向（横方向）及びＶ方向（縦方向）に配置されている。

図２は、図１のＡ−Ａ断面図であり、ＰＤ部における断面構造を示している。図２に示すように、Ｂ（ボロン）濃度が高い（例えば２×１０^１８ｃｍ^−３）基体基板１（Ｐ型半導体基板）上に、Ｎ型半導体層（Ｎ型不純物濃度Ｐ：２×１０^１５ｃｍ^−３）２が例えば６μｍ程度エピタキシャル堆積され、Ｎ／Ｐ＋基板を構成している。

Ｎ型半導体層２には、従来の方法により光電変換部であるＰＤ（フォトダイオード）３が形成されている。ＰＤ形成の一例として、Ｐ（リン）を３１０ＫＶの加速電圧、ドーズ量１．３Ｅ１２ｃｍ ^−２で加速器によりイオン注入する。このときＰ濃度のピーク深さは、主にＰイオン注入時のエネルギーで決まり、表面からおよそ０．４μｍ程度である。

また、ＰＤ３の表面とその近傍部分は、シールド４がされる。この場合、Ｂイオンを１０ＫＶ，５Ｅ１３ｃｍ ^−２のドーズ量で注入する。この結果、ＰＤ表面のＢ濃度が１×１０^１９ｃｍ^−３と高くなる。

従来のＰ／Ｐ＋基板を使用する場合は、Ｐエピタキシャル（Ｐ型半導体層）上にＰＤ（Ｎ型半導体層）を形成しても、隣接するＰＤ同士は電気的に分離される。しかしながら、Ｎ／Ｐ＋基板においては、Ｎエピタキシャル上にＰＤを形成するため、従来の方法だけでＰＤを形成すると、隣接するＰＤ同士が電気的に繋がってしまう。ＰＤ同士が電気的に繋がると、光電変換で発生した電子が本来信号処理されるべき画素の信号にならず、混色の原因となり再生画像の劣化を招く。このため、隣接するＰＤとＰＤを素子分離する必要がある。

そこで、隣接するＰＤ３とＰＤ３を電気的に分離すること（素子分離）を目的として、所望の領域（活性領域を形成したい領域）上にレジスト塗布、パターニングを行い、レジストが残る様なパターンを形成する。すなわち、ＰＤ−ＰＤ間の素子分離層を形成したい領域上には、レジストが無い状態とする。

この後、Ｂ＋（ボロンイオン）を加速器により注入する。このイオン注入を所望の加速エネルギー、イオン注入量で数回行うことにより、基板深部の基体基板１のＰ＋層に達するまでの深さを有するＰ型半導体層が形成でき、隣接するＰＤ３とＰＤ３の素子分離層７が形成される。具体的な素子分離層の形成方法として、上記のレジストパターニングの後、Ｂ＋の注入条件として、２００ＫＶ，４００ＫＶの加速電圧でそれぞれドーズ量１Ｅ１２ｃｍ ^−２の照射量で数回に亘りイオン注入する。

これらのＢ＋のイオン注入により、各ＰＤの側面にＰ型半導体層が形成されることになる。この後、一旦、アッシャー処理等（酸素ラジカル処理など）によりレジストを剥離する。そして、再度、Ｇ画素部２００とＢ画素部３００のＰＤ３下方とＲ画素部１００とＧ画素部２００とＢ画素部３００のＰＤ−ＰＤ間にＢを打ち込むために、レジスト塗布及びレジストのパターニングを行う。このパターニングでは、Ｒ画素部１００のＰＤ四方（素子分離層）はＢイオンを打ち込むパターンとするが、Ｒ画素１００のＰＤ下方はＢイオンを打ち込まないパターンとする。この後、Ｂ＋を７００ＫＶ、１Ｅ１２ｃｍ ^−２のドーズ量でイオン注入する。

この結果、Ｂ画素部３００とＧ画素部２００のＰＤ下方には、イオン注入により形成されたＰ型半導体層（ＰＤ下方に形成されたＰ型半導体層：Ｂｏｔｔｏｍ＿Ｐ）５がそれぞれ形成されており、これらＰ型半導体層５同士は撮像領域で繋がっている。これにより、Ｂ画素部３００とＧ画素部２００では、ＰＤ３側面に形成されたＰ型半導体層７とＰＤ３下方に形成されたＰ型半導体層５とでＰＤ３が囲われることになる。すなわち、Ｂ画素部３００とＧ画素部２００のＰＤ３側面に形成された各Ｐ型半導体層７は、Ｐ型半導体層５までの深さを有する。

この後、Ｒ画素部１００のＰＤ３のみをＰ型半導体層で囲う様に、再度、レジスト塗布及びレジストのパターニングを行い、例えばＢ＋イオンを１２００ＫＶ、１Ｅ１２ｃｍ ^−２のドーズ量で打ち込む。この結果、Ｒ画素部１００のＰＤ３は、四方側面（Ｒ画素のＰＤ素子分離部）がＰ型半導体層７で囲まれ、このＰＤ３が形成されているＮ型半導体層２の底の部分が基体基板１からのＢ拡散によるＰ型半導体層で囲われる構造になる。すなわち、Ｒ画素部１００のＰＤ３を囲むＰ型半導体層７は、基体基板１までの深さを有する。

この結果、Ｒ画素部１００のＰＤ３を形成しているＮ型半導体層２は、Ｇ画素部２００、Ｂ画素部３００のＰＤ３を形成しているＮ型半導体層２よりも、基板の深部まで形成できることになる。すなわち、Ｒ画素部１００とＧ画素部２００及びＢ画素部３００とで、ＰＤ領域が基板の深さ方向で異なる構造にすることができる。

この様に、上述した素子分離等のイオン注入により、Ｇ画素部２００とＢ画素部３００のＰＤ３下方にはＰ型半導体層５が形成され、Ｐ型半導体層５よりも基板の深部（Ｐ型半導体層５の下方）には、Ｎエピタキシャル層に起因するＮ型半導体層（以下、ＮエピタキシャルＯＦＤと称する）６が残る構造になる。このＮエピタキシャルＯＦＤ６を、撮像領域周辺に形成されているＮｗｅｌｌ領域等の電圧を印加できるＮ型半導体層に電気的に接続することで、ＮエピタキシャルＯＦＤ６に電圧を印加できるようにし、ＮエピタキシャルＯＦＤ６でオーバーフロードレイン構造を形成することができる。つまり、ＮエピタキシャルＯＦＤ６により、ＰＤ３から溢れ出した電子を捨てることができる構造になる。

なお、Ｐ型半導体層５は、ベイヤー配列されたＧ画素部２００とＢ画素部３００のＰＤ３下方に形成することが好ましい。この理由は、Ｇ画素部２００とＢ画素部３００のＰ型半導体層５下方にＮエピタキシャルＯＦＤ６を形成したとき、Ｐ型半導体層５よりも基板の深い位置において、Ｇ画素部２００とＢ画素部３００の素子分離を目的としたＰ型半導体層を形成する必要がなく、Ｇ画素部２００とＢ画素部３００の下方の各ＮエピタキシャルＯＦＤ６同士を容易に電気的に接続できるためである。

また、Ｇ画素部２００とＢ画素部３００のＰＤ下方に形成したＰ型半導体層５は、ＰＤ同士の素子分離のためのイオン注入工程の一部を兼用して形成することも可能である。

また、本実施の形態では、Ｐ型半導体層５はＧ画素部２００とＢ画素部３００のＰＤ３下方に形成したが、Ｂ画素部３００のＰＤ３下方にのみ形成することも可能である。しかしながら、この場合、Ｂ画素部３００のＰ型半導体層５下方に形成されるＮエピタキシャルＯＦＤ６はフローティング状態となり、そのままの構造では余分なキャリアを捨てることができない。すなわち、ＯＦＤ機能を持たせることができない。

このため、例えば、Ｂ画素部３００のＰ型半導体層５下部に形成したＮエピタキシャルＯＦＤには、リセットトランジスタのドレイン部分に、追加で例えばＰ（リン）イオンを高エネルギー（例えば、４００ＫＶ，８００ＫＶ，１．２ＭＶ，１．６ＭＶ，２．０ＭＶ，ドーズ量＝１Ｅ１２ｃｍ ^−２）で数回イオン注入することにより、Ｂ画素部３００の深部に形成したＮエピタキシャルＯＦＤと電気的に接続する様な構造にすることも可能である。

また、Ｐ型半導体層５をＲ画素部１００、Ｇ画素部２００、Ｂ画素部３００のすべてのＰＤ３下方に形成することも可能であり、Ｐ型半導体層５よりも基板深部に形成されるＮエピタキシャルＯＦＤ６は、撮像領域で電気的に繋ぐことが可能である。この場合、ＮエピタキシャルＯＦＤ６によるオーバーフロードレイン機能は、強化されると考えられる。しかしながら、この場合、Ｒ画素部１００のＰＤ領域の深さは、Ｐ型半導体層５が形成される深さにより決まるので、図２に示す本実施の形態（Ｒ画素部１００のＰＤ領域の深さは基体基板１からのＢ拡散によって規定される。）で形成されるＲ画素部１００のＰＤ領域よりも浅くなる。このため、Ｒ感度が若干低下することが考えられる。

また、本実施の形態中のオーバーフロードレイン機能を担っているＮエピタキシャルＯＦＤ６については、Ｐ等のＮ型半導体層を形成する元素イオン（Ｐ，Ａｓ）をイオン注入することにより基板中に打ち込み、ＮエピタキシャルＯＦＤ６の抵抗を下げ電圧を印加し易くすることも可能である。

図３は、本実施の形態によるＲ画素部１００のフォトダイオード部の不純物濃度分布とポテンシャル分布を示す図である。図３に示すように、ＰＤ３部の深さ方向のＢ、Ｐの不純物濃度は、基板表面から２μｍ程度の深さのＦｌａｔ−Ｐｗｅｌｌ８によるＰ型半導体層により、基板表面側のＰＤ３（Ｎ型半導体層）とＮエピタキシャルＯＦＤ６（Ｎ型半導体層）とを電気的に分離することができるプロファイルとなる。前記の不純物プロファイル構造にすることで、Ｆｌａｔ−Ｐｗｅｌｌ８よりも深い位置で発生した電子は、ＮエピタキシャルＯＦＤ６に流れ込み捨てられるので、隣接ＰＤに漏れ込み混色する原因とならない。

なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。

本発明の実施の形態に係るＣＭＯＳタイプの増幅型固体撮像素子（ＣＭＯＳイメージセンサ）における各色の画素配置を示す平面図。 図１のＡ−Ａ断面図。 本実施の形態によるＲ画素部のフォトダイオード部の不純物濃度分布とポテンシャル分布を示す図。 従来例に係るＰ／Ｐ＋基板を使用してＣＭＯＳイメージセンサーを作製した場合のＰＤ部近傍の断面図。 従来例に係るＮ基板を使用してＣＣＤ撮像素子を作製した場合のＰＤ部近傍の断面図。

符号の説明

１００，２００，３００…画素部 １…基体基板 ２…Ｎ型半導体層 ３…ＰＤ（フォトダイオード） ４…シールド ５…Ｐ型半導体層 ６…Ｎ型半導体層 ７…Ｐ型半導体層 ８…Ｆｌａｔ−Ｐｗｅｌｌ（Ｐ型半導体層） ９…Ｐ型半導体層 １０…Ｎ基板

Claims (4)

1. Ｐ型半導体基板上に第１のＮ型半導体層をエピタキシャル堆積した半導体基板を用い、前記第１のＮ型半導体層の表面内に形成され、且つ前記第１のＮ型半導体層よりも高い不純物濃度を有する第２のＮ型半導体層の光電変換部が形成された増幅型固体撮像素子において、
   前記第１のＮ型半導体層内であって、Ｇ画素及びＢ画素の前記光電変換部の下方にそれぞれ形成された第１のＰ型半導体層と、
   前記第１のＰ型半導体層を用いて前記各光電変換部を囲むように形成され、前記第１のＰ型半導体層までの深さを有する第２のＰ型半導体層と、
   前記第１のＰ型半導体層と前記Ｐ型半導体基板との間に形成された第３のＮ型半導体層と、
   Ｒ画素を囲む様に形成され、前記Ｐ型半導体基板までの深さを有する第３のＰ型半導体層と、
   を備えた増幅型固体撮像素子。
2. 前記第１のＰ型半導体層の下方の前記第３のＮ型半導体層が撮像領域周辺に形成されるＮ型半導体層と電気的に接続される請求項１に記載の増幅型固体撮像素子。
3. 前記第１のＰ型半導体層は、前記Ｇ画素及び前記Ｂ画素の前記各光電変換部の下方にそれぞれ形成され、前記各第１のＰ型半導体層は撮像領域で繋がっている請求項１に記載の増幅型固体撮像素子。
4. 前記第１のＰ型半導体層は、前記Ｇ画素及び前記Ｂ画素の前記各光電変換部の下方にそれぞれ形成され、前記各第１のＰ型半導体層の下方の前記各第３のＮ型半導体層は、撮像領域で電気的に繋がっている請求項１に記載の増幅型固体撮像素子。

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