KR20070058121A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 활성 영역 및 소자분리 영역을 갖는 실리콘 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크막을 형성하는 단계와, 상기 노출된 소자분리 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 상단 코너 부분에 경사를 주어 이온주입하는 단계와, 상기 기판 결과물에 대해 측벽 산화 공정을 수행하여 상기 트렌치의 상단 코너 부분에 측벽산화막이 두껍게 형성하는 단계와, 상기 트렌치를 매립하도록 기판 결과물 상에 절연막을 형성하는 단계와, 상기 절연막을 하드마스크막이 노출될 때까지 CMP하는 단계 및 상기 하드마스크막을 제거하여 상기 트렌치의 상단 코너 부분이 라운딩 프로파일을 갖도록 만드는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
도 1a 내지 1c는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명에 따른 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10: 실리콘 기판 20: 하드마스크막
20a: 패드산화막 20b: 패드질화막
30: 트렌치 40: 측벽산화막
50: 라이너질화막 60: 절연막
70: 소자분리막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시 트렌치 상 단 코너 부분를 라운딩시키기 위한 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되어 왔다.
그런데, 상기 로코스 공정에 의한 소자분리막은 그 상단 코너 부분에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 형성 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다.
이에, 현재 대부분의 반도체 소자는 버즈-빅의 발생없이 작은 폭으로의 형성이 가능하여 고집적화를 구현할 수 있도록 하는 STI 공정을 이용해서 상기 소자분리막을 형성하고 있다.
이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 상기 패드질화막(3) 상에 소자분리 영역을 노출시키는 감광막 패턴(미도시)을 형성한다. 그런다음, 상기 감광막 패턴을 이용해서 노출된 패드질화막 부분(3)을 식각한 후, 상기 식각된 패드질화막(3)을 이용해서 그 아래의 패드산화막(2)과 기판(1)을 식각하여 트렌치(4)를 형성한다.
도 1b를 참조하면, 상기 감광막 패턴이 제거된 상태에서, 상기 트렌치(4) 표면 상에 측벽산화(wall oxidation) 공정을 통해 측벽산화막(5)을 형성한 후, 상기 측벽산화막(5)을 포함한 기판 결과물 상에 라이너 질화막(liner nitride : 미도시)과 라이너 산화막(liner oxide : 미도시)을 차례로 형성한다. 그런다음, 상기 트렌치(4)를 매립하도록 기판 결과물 상에 산화막(6)을 증착한다.
도 1c를 참조하면, 상기 패드질화막(3)이 노출될 때까지 산화막(6)과 라이너 산화막 및 라이너 질화막을 CMP(Chemical Mechanical Polishing)하고, 그리고나서, 상기 노출된 패드질화막 및 패드산화막을 제거하여 소자분리막(7)을 형성한다.
그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 도 1a에 도시된 바와 같이, 트렌치 형성 후에 그 상단 코너 부분가 샤프(sharp)한 형상을 갖게 되고, 이렇게 샤프한 프로파일(profile)로 인해 SN BV(Storage Node Breakdown Voltage) 저하 및 리프레쉬(Refresh) 특성 저하 등 소자 특성 저하가 야기된다.
이와 같이, 트렌치의 상단 코너 부분가 샤프한 형상을 갖게 되면, 트렌치를 매립하는 산화막의 증착시에도 영향을 미칠 수 있다. 뿐만 아니라, 소자 동작을 위해 전압을 가할 때 전기적 측면에서 전기장(electric field)이 트렌치의 상단 코너 부분에 집중되는 현상이 발생하여 누설전류(leakage current)를 포함하는 소자 특성이 열화될 수 있다.
한편, 종래에는 트렌치 상단 코너 부분의 샤프한 프로파일, 즉, 첨점을 제거하기 위해 라운딩(rounding) 처리를 행하고 있으며, 이러한 라운딩 처리로서 트렌치 식각시 상단 코너 부분의 크기를 크게 하는 식각방법을 이용하고 있다.
그런데, 이 방법은 동일 웨이퍼 내에서 위치에 따라 식각량 차이가 큰 것과 관련해서 웨이퍼 내 위치별 트렌치 상단 코너 부분들간 큰 라운딩 차이를 유발하여 셀 문턱전압 균일도(Cell Vt uniformity)를 저하시키므로, 실질적으로 그 적용은 곤란하다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 트렌치 상단 코너 부분의 안정적인 라운딩을 구현할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 트렌치 상단 코너 부분의 안정적인 라운딩을 구현하므로써 소자 특성 저하를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 활성 영역 및 소자분리 영역을 갖는 실리콘 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크막을 형성하는 단계; 상기 노출된 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 상단 코너 부분에 경사를 주어 이온주입하는 단계; 상기 기판 결과물에 대해 측벽 산화 공정을 수행하여 상기 트렌치의 상단 코너 부분에 측벽산화막이 두껍게 형성하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 절연막을 형성하는 단계; 상기 절연막을 하드마스크막이 노출될 때까지 CMP하는 단계; 및 상기 하드마스크막을 제거하여 상기 트렌치의 상단 코너 부분이 라운딩 프로파일을 갖도록 만드는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 트렌치는 경사진 측면 프로파일을 갖도록 형성하는 것을 특징으로 하며, 상기 트렌치는 80∼90°의 각도로 경사지게 형성하는 것을 특징으로 한다.
상기 이온주입은 트렌치의 상단 코너 부분에 대해 3∼10°의 각도로 수행하는 것을 특징으로 한다.
상기 이온주입은 B, P 및 As로 구성된 그룹으로부터 선택된 어느 하나의 도펀트를 사용하여 수행하는 것을 특징으로 한다.
상기 이온주입은 3∼10keＶ의 에너지로 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 트렌치의 상단 코너 부분이 라운딩 프로파일을 갖도록 하는 것으로서, 상기 트렌치 형성 후, 상기 트렌치의 상단 코너 부분에 경사를 주어 이온주입을 수행한다. 그런다음, 상기 이온주입된 트렌치 내에 측벽 산화 공정을 수행하여 상기 트렌치의 상단 코너 부분에 측벽산화막이 두껍게 형성한다.
이렇게 하면, 후속 절연막 CMP 공정 및 세정 공정을 거치게 되면 트렌치의 상단 코너 부분가 라운딩 프로파일 갖게 된다. 이로 인해, 상기 트렌치의 상단 코너 부분가 샤프하게 되면서 발생하는 문제점들을 모두 해결할 수 있다.
즉, 트렌치의 상단 코너 부분이 라운딩 프로파일을 갖도록 하기 위해서, 먼 저 상기 트렌치의 상단 코너 부분에 경사를 주어 이온주입을 수행한다. 그런다음, 상기 트렌치 표면에 대해 측벽 산화 공정을 수행하여 상기 트렌치의 상단 코너 부분에 측벽산화막이 두껍게 형성한다. 이와 같이, 트렌치의 상단 코너 부분에 측벽산화막이 두껍게 형성된 것은 후속 산화막의 CMP 및 세정 공정을 통해 하드마스크막이 제거되었을 때, 상기 트렌치의 상단 코너 부분이 라운딩 프로파일을 갖게 됨을 의미한다.
따라서, 후속 공정을 계속 진행하여 반도체 제조 공정을 마치면 만족한 소자특성을 보여줄 뿐만 아니라 소자의 신뢰성 향상에도 기여할 수 있다.
자세하게, 도 2a 내지 도 2d를 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 실리콘 기판(10) 상에 상기 소자분리 영역을 노출시키는 하드마스크막(20)을 형성한다. 여기서, 상기 하드마스크막(20)은 패드산화막(20a)과 패드질화막(20b)으로 이루어진다. 그런다음, 상기 노출된 소자분리 영역을 식각하여 경사진 측멱 프로파일을 갖는 트렌치(30)를 형성한다. 여기서, 상기 트렌치(30)는 80∼90°의 각도로 경사지게 형성한다.
도 2b를 참조하면, 상기 트렌치의 상단 코너 부분에 3∼10°의 각도로 이온주입을 수행한다. 여기서, 상기 이온주입은 B(Boron) 또는 P(Phosphorus) 또는 As(arsenic) 중에서 어느 하나의 도펀트(dopant)를 사용하여 3∼10keＶ의 에너지로 수행한다.
다음으로, 상기 기판 결과물에 대해 측벽산화 공정을 통해 트렌치(30) 표면 상에 측벽산화막(40)을 형성한다. 이때, 상기 측벽산화막(40) 형성시 상기 트렌치의 상단 코너부는 더 많이 형성하게 된다.
여기서, 본 발명은 트렌치의 상단 코너 부분에 이온주입을 수행한 후, 트렌치 표면 상에 측벽산화막을 형성하게 되면, 상기 이온주입된 트렌치의 상단 코너 부분에 측벽산화막이 두껍게 형성한다. 이것은, 후속 절연막의 CMP 및 세정 공정을 거치면 상기 트렌치의 상단 코너 부분이 라운딩의 프로파일을 갖게 된다.
이에 따라, 트렌치 상단 코너부가 라운딩 프로파일을 갖는 것으로 인해, 제조 완료된 소자에서 트렌치 상단 코너부 지역에의 스트레스 집중은 완화되며, 따라서, 본 발명은 트렌치 상단 코너부의 안정적인 라운딩을 구현하므로써 소자 특성을 확보할 수 있게 된다.
도 2c를 참조하면, 상기 측벽산화막(40)을 포함한 기판 결과물의 전면 상에 라이너 질화막(50)과 라이너 산화막(미도시)를 차례로 증착한 후, 상기 트렌치(24)를 완전 매립하도록 기판 결과물 상에 절연막(60)을 증착한다. 여기서, 상기 절연막(60)은 PECVD(Plasma Enhanced CVD) 절연막 또는 HDP(High Density Plasma) 절연막 또는 O3-TEOS 절연막 또는 HARP(High Aspec Ratio Process) 절연막 또는 SOG(Spin On Glass) 절연막으로 증착한다.
도 2d를 참조하면, 상기 기판 결과물에 대해 800∼1100℃의 온도에서 열처리를 수행한 후, 상기 하드마스크막(20)이 노출될 때까지 절연막(60)과 라이너 산화막 및 라이너 질화막(50)을 CMP(Chemical Mechanical Polishing)하고, 그리고나서, 상기 노출된 하드마스크막을 제거하여 본 발명에 따른 소자분리막(70)을 형성한다.
전술한 바와 같이, 본 발명은 상기 하드마스크막을 제거하게 되면, 트렌치의 상단 코너 부분, 즉, 트렌치가 형성된 부분의 기판 상단 코너 부분에 두껍게 형성된 측벽산화막으로 인해 기판의 상단 코너 부분이 라운딩 프로파일을 갖게 된다.
이후, 도시하지는 않았으나, 후속 스크린산화 공정 및 게이트산화 공정을 거치게 되면 트렌치의 상단 코너 부분은 더욱 양호한 라운딩 프로파일을 갖게 된다.
이상에서와 같이, 본 발명은 상기 트렌치의 상단 코너 부분에 이온주입을 수행한 후, 측벽산화 공정을 수행함으로써, 상기 트렌치의 상단 코너 부분, 즉, 트렌치를 형성한 후의 기판의 상단 코너 부분이 라운딩 프로파일을 갖게된다. 따라서, 트렌치 상단 코너 부분에서의 스트레스 집중이 완화되는 효과를 얻을 수 있다.
결과적으로, 본 발명은 트렌치 상단 코너부의 안정적인 라운딩을 구현하므로써 소자 특성을 확보할 수 있게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (6)

  1. 활성 영역 및 소자분리 영역을 갖는 실리콘 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크막을 형성하는 단계;
    상기 노출된 소자분리 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 상단 코너 부분에 경사를 주어 이온주입하는 단계;
    상기 기판 결과물에 대해 측벽 산화 공정을 수행하여 상기 트렌치의 상단 코너 부분에 측벽산화막이 두껍게 형성하는 단계;
    상기 트렌치를 매립하도록 기판 결과물 상에 절연막을 형성하는 단계;
    상기 절연막을 하드마스크막이 노출될 때까지 CMP하는 단계; 및
    상기 하드마스크막을 제거하여 상기 트렌치의 상단 코너 부분이 라운딩 프로파일을 갖도록 만드는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 트렌치는 경사진 측면 프로파일을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 2 항에 있어서, 상기 트렌치는 80∼90°의 각도로 경사지게 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 이온주입은 트렌치의 상단 코너 부분에 대해 3∼10°의 각도로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 이온주입은 B, P 및 As로 구성된 그룹으로부터 선택된 어느 하나의 도펀트를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서, 상기 이온주입은 3∼10keＶ의 에너지로 수행하는 것을 특징을 하는 반도체 소자의 소자분리막 형성방법.
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