KR100372872B1 - 반도체 칩 상의 패터닝된 ｓｏｉ 영역 - Google Patents

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Abstract

패터닝된 SOI 영역과 벌크 영역을 형성하기 위한 방법 및 구조가 기술된다. 절연체 위의 실리콘 함유층은 복수개의 선택된 두께를 가질 수 있으며, 벌크 영역은 DRAM을 형성하기에 적합하고 SOI 영역은 CMOS와 같은 병합 로직(merged logic)을 형성하기에 적합하다. 산소의 이온 주입은 선택된 깊이에서 패터닝된 매립 산화물층을 형성하는데 사용되며, 마스크 에지(edge)는 깊이가 계단형인 산화물 영역을 형성하는데 사용된다. 단결정 실리콘 함유 기판 내에 고농도의 전위(dislocation)을 제거하기 위해 매립 산화물 끝부분 영역에 트렌치가 형성된다. 본 발명은, SOI상에는 병합 로직 영역을 형성하면서 벌크 Si 내에는 깊은 트렌치와 더불어 형성된 스토리지 커패시터를 갖는 DRAM을 형성하는 문제를 극복한다.

Description

반도체 칩 상의 패터닝된 ＳＯＩ 영역{Patterned SOI Regions On Semiconductor Chips}
본 발명은 SOI(Silicon-On-Insulator) 반도체 칩에 관한 것으로, 보다 구체적으로는 벌크 반도체 물질 내의 패터닝된 SOI 영역에 관한 것이며, 나아가 전기적 격리를 제공하고 결정 결함을 제거 또는 제어하기 위해 각각의 SOI 영역의 주변부에 형성된 트렌치에 관한 것이다.
SOI 계열의 로직 회로는 벌크-Si 상에 만들어진 해당 로직 회로보다 20-30% 높은 성능을 보인다는 것은 잘 알려져 있다. 현재, Si 웨이퍼는 1018원자/㎠ 정도의 산소로 이온주입되어 Si 표면 아래에 매립 산화물 영역을 형성한다. Si 웨이퍼는 어닐링되어 상기 표면 아래에 연속 매립 산화물층(Buried Oxide Layer; BOX)을 형성하며, BOX는 상부 Si층을 BOX 아래에 놓인 벌크 Si로부터 전기적으로 격리시킨다. SOI 웨이퍼를 만들기 위한 이러한 공정은 본 분야에서 산소주입에 의한 분리(separation by implantation of oxygen; SIMOX)라 알려져 있다. 그 다음, SOI 웨이퍼는 그 내부에 장치 및/또는 회로를 형성하도록 처리된다.
벌크 Si상에 CMOS 회로를 제조함에 있어서, 장치들간의 전기적 격리를 제공하기 위해 샐로우 트렌치 격리(Shallow Trench Isolation; STI)가 사용되어 왔다. 샐로우 트렌치는 형성된 후 절연체로 채워지고, 그 다음 화학적 기계적 폴리슁(polishing)에 의해 평탄화된다.
DRAM 제조에 있어서, 하나의 전계 효과 트랜지스터와 하나의 커패시터로 구성된 메모리 셀이 사용되어 왔다. IBM사는, 1987년 8월 18일 Lu등에게 허여된"Dynamic Ram Cell With MOS Trench Capacitor In CMOS"라는 제목의 미국특허 US 4,688,063호에 기술된 메모리 셀용 딥 트렌치(deep trench) 커패시터 사용법을 개발했다. 딥 트렌치가 형성되면 그 측벽과 하부가 산화되거나 절연체에 의해 코팅된 후, 도핑된 폴리실리콘과 같은 도전재로 채워진다.
본 발명에 따르면, 내부에 전기 다비이스를 형성하기 위한 구조와 방법이 설명될 것이다. 이 구조는 상부면을 갖는 Si를 포함하는 반도체 기판과, 복수개의 매립 산화물 영역을 단결정 실리콘 함유층의 표면 아래에 제공하기 위해 패터닝된 마스크내의 개구를 통한 산소 이온 주입에 의해 형성된 복수개의 서로 이격된 산화물 영역들(a plurality of spaced apart buried oxide regions)을 포함한다.
나아가, 본 발명은 Si를 포함하는 기판상에 제1 마스크를 형성하는 단계, 마스크를 통해 기판 내에 산소를 주입하는 단계, 및 기판을 어닐링하여 패터닝된 매립 산화물층을 형성하고 그 위에 반도체층을 형성하는 단계를 포함하는 절연체 위에 반도체층을 형성하기 위한 방법을 제공한다.
나아가, 본 발명은 벌크 반도체 영역과 그 주변부에 트렌치가 위치한 SOI 영역을 웨이퍼 상에 형성하여 전기적 절연을 제공하고 결정 결함의 전파와 영향을 제어하는 구조와 방법을 제공한다.
나아가, 본 발명은 내부에 DRAM이 형성된 벌크 Si 영역과, 내부에 병합 로직(CMOS)이 형성된 SOI 영역을 형성함으로써 임베딩된 DRAM 및 병합 로직을 형성하기 위한 구조와 방법을 제공한다.
도 1은 두터운 실리콘 함유층 아래에 패터닝된 매립 산화물 영역을 갖는 본 발명의 제1 실시예를 도시하는 도면.
도 2a는 얇은 실리콘 함유층 아래에 패터닝된 매립 산화물 영역을 갖는 본 발명의 제2 실시예를 도시하는 도면.
도 2b는 임베딩된 DRAM(embedded DRAM)과 병합 로직(merged logic)를 형성하기 위해 도 2a의 제2 실시예에 형성된 FET와 커패시터를 도시하는 도면.
도 3은 독립된 두께를 갖는 복수개의 매립 산화물 영역을 갖는 본 발명의 제3 실시예를 도시하는 도면.
도 4 및 도 5는 서로 절연된 패터닝된 SOI 영역들을 갖는 본 발명의 제4 및 제5 실시예를 도시한다.
도 6은 고농도 산소(a high dose of oxygen)에 노출된 도 1의 실시예를 투과 전자 현미경 검사(Transmission Electron Microscopy; TEM)으로 촬영한 단면도.
도 7은 저농도 산소(a low dose of oxygen)에 노출된 도 2의 실시예를 투과 전자 현미경 검사(TEM)으로 촬영한 단면도.
도 8은 결정 결함 영역을 대체하고 및/또는 높은 전위(dislocation)를 갖는영역으로부터 스며나오는 결함을 차단하거나 SOI 영역과 벌크 영역 사이의 결정 결함을 제어하기 위한 트렌치 구조를 도시하는 본 발명의 제6 실시예.
도 9는 벌크 반도체 기판 영역 내의 제1 디커플링 커패시터를 도시하는 도면.
도 10은 벌크 반도체 기판 영역 내의 제2 디커플링 커패시터를 도시하는 도면.
도 11은 트렌치를 포함하는 제1 몸체 접촉부 실시예.
도 12는 트렌치를 포함하는 제2 몸체 접촉부 실시예.
도 13은 벌크 반도체 영역 내에 형성된 트렌치의 측벽상에 형성된 전계 효과 트랜지스터.
도 14는 측벽 아래 매립 산화물층을 갖는 트렌치의 측벽상에 형성된 전계 효과 트랜지스터.
<도면의 주요 부분에 대한 부호의 설명>
13 : 반도체 기판 주상부면
16 : 이온
17, 17' : 매립 산화물 영역
18, 18' : SOI 영역
29 : Si 함유 오버레이어
도면을 참조하면, 도 1은 Si, SiGe, SiC와 같이 Si를 포함하는 다결정 또는 단결정 반도체 물질로 된 기판(12)를 갖는 SOI 구조(10)를 그 주 상부면(13)과 더불어 도시하고 있다. 주상부면(13) 상에서, 유전체 마스크(14)가 형성된다. 유전체 마스크(14)는 SiO2, Si3N4, 폴리실리콘, 다이아몬드류 탄소, Al2O3또는 이들의 조합으로 된 물질일 수도 있다. 유전체 마스크(14)는 리쏘그래픽적으로 패터닝되어 개구(15 및 15')를 형성한다. 마스크(14)는 하나 이상의 패터닝된 유전체층으로 형성될 수도 있다.
O+, O2, O3및 더 높은 대전상태의 이온(16)과 같은 이온 소스가 기판(12)의 표면(13)으로 향한다. 이온(16)은 마스크(14)가 있는 곳에서는 진입이 차단되고, 노출된 표면(13)을 통해 개구(15 및 15')를 통과하여 기판(12)으로 진입함으로써 개구(15 및 15') 아래에 매립 산화물 영역(17 및 17')과 대응하는 SOI 영역(18 및 18')를 형성한다. 이온(16)의 침투 깊이는 이온 소스로부터의 이온 에너지에 대한 함수이다. 이온 소스는 메사츄세츠, 덴버, IBS사(IBIS Corporation, Danvers, Massachusetts)로부터 상업적으로 입수할 수 있는 60 내지 210 keV범위의 에너지를 갖는 이온 주입기일 수 있다. 이온(16)의 에너지는, 에너지 범위의 고위측용 또는 저위측용 이온 소스를 제공할 수 있도록 제조된 특별한 장비를 통해 30 keV 내지 10 MeV의 범위 내에 있을 수 있다. 전자 장치에 적합하게끔 마스크(14) 아래의 기판(12)이 산소 이온(16)이 없는 상태가 되도록, 이온(16)은 마스크(14)를 관통하기에 충분하지 않은 에너지를 가질 수도 있다. 소정의 이온(16)이 마스크(14)를 관통하는 것을 방지하기 위해, 마스크(14)는 돌출 범위(Rp) + 6*가우시안 분포의 분산 거리(DRp)와 같은 두께를 가진다. 도 1에서, 매립 산화물 영역(17 및 17')는 200Å 내지 2 마이크론 범위의 두께를 가질 수도 있다. 매립 산화물 영역(17 및 17')위에 있는 Si 함유 오버레이어(29)는 100Å 내지 4 마이크론 범위의 두께를 가질 수 있다. 매립 산화물 영역(17 및 17')는 Si(결정질 또는 무정형), SiOx, N, C, 및 SiCx와 화학양론적(stoichiometric) 또는 비화학양론적으로 혼합될 수도 있다.
마스크(14)의 에지(20)는 매립 산화물 영역 또는 층(17)의 에지(22) 위에 있다. 마스크(14)의 에지(24)는 매립 산화물 영역(17)의 에지(11) 위에 있다. 마스크(14)의 에지(19)는 매립 산화물 영역(17')의 에지(21) 위에 있다. 마스크(14)의 에지(27)는 매립 산화물 영역(17')의 에지(32) 위에 있다. 마스크(14)의 에지(20, 24, 19, 및 27)와 매립 산화물 영역(17 및 17')의 각각의 에지(22, 11, 21, 및 32)는 서로 중첩되거나 서로 분리되도록 옵셋(offset)될 수도 있다. 매립 산화물 영역(17 및 17')은 전형적인 처리에서는 수직한 마스크(14)의 에지 아래에서 측방향으로 연장될 수도 있다. 또는 매립 산화물 영역(17 및 17')은, 에지(22, 11, 21, 및 32)가 마스크(14)의 에지(20, 24, 19, 및 27)로부터 분리되도록 제조될 수도 있다. 매립 산화물 에지(22, 11, 21, 및 32)의 형상은 마스크(14)의 에지들의 물리적 형상과 상관한다. 마스크 에지(24)는 표면(13)에 직교하는 축(23)에 관하여 10 내지 70도 범위에서 경사질 수 있다. 90도가 아닌 다른 각도에서의 이온(16)의 주입은 매립 산화물층(17 및 17')의 에지(22, 11, 21, 및 32)를 마스크(14)의 에지(20, 24, 19, 및 27)로 아래로, 또는 이로부터 멀리 이동시키는데 사용되는 표면(13)에 관하여 10 내지 90도 범위 내에 있을 수 있다. 에지(20 및 22)로의 중첩 거리 또는 이격 거리는, 측정되고 있는 각각의 에지를 통과할 때 직교축(23)에 관하여 측정된다.
도 1에서, 도핑(p 또는 n) 레벨을 따른 실리콘 두께는, 소스/드레인 접합으로부터의 공핍 영역이 도 2b에 도시된 바와 같이 매립 산화물층(17)의 상부면(34)과 접촉 또는 인터페이싱하지 않도록 조절될 수도 있다.
도 2a 및 도 2b에서, 도 1의 디바이스에 대응하는 기능에 대해서는 유사한 참조번호들이 사용되고 있다. 도 2a에서 낮은 에너지의 이온(16)은, 얇은 깊이의 매립 산화물(17)을 형성하고 매립 산화물층(17) 위에는 두께 1000Å보다 작은 더 얇은 Si층(29)을 형성하기 위해 사용된다. 도 2b에서, p 또는 n 도핑 레벨을 따른 실리콘 두께는, 전계 효과 트랜지스터(FET, 28)의 소스(25) 및 드레인(26)의 공핍 영역이 매립 산화물층(17)의 상부면(34)와 인터페이싱 또는 인터페이싱하지 않도록 하기 위해 조절된다. 소스(25) 및 드레인(26) 그 자체는, 실리콘 함유 오버레이어(29)의 두께에 따라 매립 산화물층(17)의 상부면(34)과 인터페이싱할 수도 있다.
도 2b는 매립 산화물층(17) 상부에 있는 Si 함유 오버레이어(29) 내에 형성된 소스(25) 및 드레인(26)을 갖는 FET(28)을 도시하고 있다.
소스(31) 및 드레인(33)을 갖는 FET(30)는 Si 함유 기판(12)중 하부에 매립 산화물층(17)이 없는 벌크 Si 영역에 형성된다. FET(28 및 30)는 동시에 형성될 수도 있고 서로 다른 시간에 형성될 수도 있다. FET(30) 옆에는 벌크 반도체 영역(42) 내의 메모리 셀 어레이(43)의 메모리 셀(37)을 형성하기 위해 도전체 스트랩(36)을 통해 FET(30)에 결합되어 형성될 수 있는 트렌치 캐패시터(35)가 있다. 패터닝되지 않은 벌크 반도체 영역(42)을 갖는 패터닝된 SOI 영역(18)의 구조는, Si 함유오버레이어(29) 내의 SOI 영역(18)에 형성된 CMOS와 같은 FET로부터 형성된 로직 회로와 더불어, RAM 또는 DRAM 형태의 임베딩된 메모리(43)을 벌크 반도체 영역(42) 내에 형성할 수 있도록 해준다.
도 3은, 일부의 이온(16)이 마스크(36)를 지나 기판(12)에 도달하여 1000Å보다 작은 두께를 갖는 Si층(39)을 자신의 상부에 갖는 매립 산화물 영역(38)을 형성하도록 하고, 어떠한 마스크도 이온을 가로채지 않거나 얇은 마스크(도시되지 않음)가 이온을 가로채어 1000Å보다 큰 두께를 갖는 Si층(41)을 형성하는 제2 깊이의 매립 산화물 영역(40)을 형성하도록 하기 위해, 두께가 조절된 마스크(36)를 도시하고 있다.
첫번째 경우, 마스크(36)의 마스크 두께는 어떠한 마스크도 이온(16)을 가로채지 않는 곳에서의 매립 산화물(40)의 깊이보다 작은 매립 산화물(38)의 깊이를 결정하도록 선택된다. 두번째 경우는, 더 두터운 마스크(36)와 더 높은 이온 에너지(16)을 통해 도 3에 도시된 것과 동일한 구조가 달성되는 경우이다. 2개의 매립 산화물 영역(38 및 40)은 서로 연결되거나, 매립 산화물 영역(38)로부터 매립 산화물 영역(40)까지 연속적이되 상부 마스크(36)의 에지의 위치에 대응하는 두 매립층간의 매립 산화물 깊이에 있어서 계단(43)을 가진다. 계단(43)의 형태는 매립 산화물 영역(38 및 40)의 위치와 마스크(36)의 에지(44)의 형태에 의해 결정된다. 마스크(36)의 복수개의 두께는 이온(16) 에너지와 연계하여, 오버레이어(39 및 41)외에 복수개의 두께를 갖는 실리콘 함유오버레이어를 제공하는데 사용될 수도 있다는 것을 이해하여야 한다.
도 4는, 일부 이온(16)이 마스크(46)을 지나 기판(12)에 도달하여 표면(49)로 연장되는 매립 산화물 영역(48)을 형성하도록 허용하고, 어떠한 마스크도 이온(16)을 가로채지 않거나 얇은 마스크가 이온(16)을 가로채는 곳에서 제2 깊이의 매립 산화물 영역(50)을 형성하도록 허용하기 위해 두께가 조절된 마스크(46)을 도시한다. Si 층(52)의 실리콘 두께는 도 2a 및 도 2b에 기술된 방식으로 조절될 수 있다.
첫 번째 경우에, 마스크(46)의 마스크 두께는 기판(12)의 표면으로 연장될 매립 산화물(48)의 깊이를 결정하도록 선택된다. 두 번째 경우는 더 두터운 마스크(46)과 더 높은 이온 에너지(16)을 통해 도 3에 도시된 구조와 동일한 구조가 달성될 수 있는 경우이다. 2개의 매립 산화물 영역(48 및 50)은 서로 연결되거나, 매립 산화물 영역(48)로부터 매립 산화물 영역(50)까지 연속적이되, 두 영역들 사이의 매립 산화물 깊이에서 계단(53)을 가진다. 계단(53)의 형상은 매립 산화물 영역(48 및 50)의 위치와 마스크(46)의 에지(47)의 형상에 의해 결정된다.
도 4에서, n 또는 p 도핑 레벨을 따른 Si층(52)의 실리콘 두께는, 후속해서 형성될 소스/드레인 접합으로부터의 공핍 영역이 매립 산화물(50)의 상부면(51)을접촉 또는 교차하도록 조절되거나 접촉 또는 교차하지 않도록 조절된다.
도 5는, 일부 이온(16)이 마스크(56)을 지나 기판(12)에 도달하여 기판(12)의 표면(59)로 연장되는 매립 산화물 영역(58)을 형성하도록 하고 어떠한 마스크도 이온(16)을 가로채지 않거나 얇은 마스크가 이온(16)을 가로채는 곳에서 제2 깊이의 매립 산화물 영역(60)을 형성하도록 허용하기 위해 깊이가 조절되는 마스크(56)을 도시한다. 실리콘 두께는 도 2a 및 2b에 관하여 기술된 바와 같이 이온(16) 에너지를 조절함으로써 조절될 수 있다.
첫 번째 경우에, 마스크 두께는 기판(12)의 표면(59)로 연장되는 매립 산화물(58)의 깊이를 결정하도록 선택된다. 두 번째 경우는 더 두터운 마스크(56)과 더 높은 이온(16) 에너지를 통해 도 4에 도시된 것과 동일한 구조를 달성할 수 있는 경우이다. 2개의 매립된 산화물 영역(58 및 60)은 서로 연결되거나, 매립 산화물(58)로부터 매립 산화물(60)에 이르기까지 연속적이되, 이들 두 영역사이의 매립 산화물 깊이에서 계단(63)을 가진다. 계단의 형상은 매립 산화물 영역(58 및 60)의 깊이를 포함한 위치와 마스크(56)의 마스크 에지(57)의 형상에 의해 결정된다.
도 5에서, Si층(64)의 실리콘 두께는 1000Å보다 작으며, 후속해서 형성되는 소스/드레인 영역으로부터의 공핍 영역이 매립 산화물(60)의 상부면(61)으로 연장, 접촉, 교차하도록 하거나 소스/드레인 영역 그 자체가 매립 산화물(60)의 상부면(61)을 접촉하도록 하기 위해 그 두께와 도핑이 조절된다.
도 6은 기판(12)의 표면(13) 및 SOI 영역(18) 상에 형성된 산화물층(70)을 가지며 마스크(14)가 없는 도 1과 유사한 패터닝된 SOI 구조(10')의 투과 전자 현미경 검사(TEM) 단면 마이크로그래프를 도시한다. 매립 산화물(17)의 두께는 다음과 같은 주입 조건에 대응한다: 산소 에너지 약 200 keV, 산소 투여량(dose) 약 1.8×1018원자/㎠, 주입 온도 약 570℃, 2-3% 산소와 혼합된 질소에서 6시간 동안 약 1320℃에서 어닐링. 도 6은 내부 압력이 높은 SOI 영역(18)의 에지에서의 기판(12)내의 전위(dislocation, 74)와 Si 함유층(77)의 끝부분 또는 그 근방에서의 전위(78)들의 밀집된 배열을 도시한다. 결정 전위는, 마스크(14)의 마스크 에지 영역 및 실리콘 표면(13)에서의 물리적 침강부에서의 기판(12) 및 SOI 영역(18)에서 1×108/㎠이상이다. 도 6은 묽은 불화수소산(HF acid)에서의 습식 에칭에 의해 어닐링하는 단계 이후에 제거될 수도 있는 어닐링 단계 동안에 성장된 매립된 표면 상부의 산화물층(70)을 도시한다.
도 7은 마스크(14)가 없는 도 1과 유사한 패터닝된 SOI 구조(10")의 투과 전자 현미경 검사(TEM) 단면 마이크로그래프이다. 매립 산화물층(17)의 두께는 다음과 같은 주입 조건에 대응한다: 산소 에너지 약 200 keV, 산소 투여량 약 2 ×1017원자/㎠, 주입 온도 약 570℃, 실온 주입, 및 1차로 30-40% 산소와 약 12시간 동안 혼합되고 2차로 2-3%의 산소와 약 10시간 동안 혼합된 아르곤 속에서 약 22시간 동안 1320℃에서 어닐링됨. 약 570℃에서 주입하고, 실온 주입하고, 그 다음 약 1320℃에서 어닐링하는 단계들은, 본 출원의 양수인에게 양도된 "쓰루풋 SOI용 결함 유도 매립 산화물[Defect Induced Buried Oxide(DIBOX) For Throughput SOI]"라는 제목으로 디.케이.사다나와 제이.피. 드 소우자(D.K. Sadana와 J.P. de Souza)에 의해 1997년 12월 22일 출원된(YO997117A allowed) 시리얼 넘버 08/995,585호에 기술되어 있다. SOI를 형성하기 위한 방법은 본 출원의 양수인과 록히드 마틴 에너지 리서치사(Lockheed Martin Energy Research Corporation)에게 양도된 "실리콘 내에 매립 산화물층을 형성하기 위한 방법(Method of Forming Buried Oxide Layers In Silicon)"이란 제목으로 디.케이. 사다나와 오.더블유. 홀랜드(D.K. Sadana와 O.W. Holland)에 의해 1998년 3월 4일 출원된 시리얼 넘버 09/034,445호에 기술되어 있다. 도 7은 마스크(14)의 마스크 에지 영역과 실리콘 표면(13)의 침강부에서의 기판 내의 몇 개(3개)의 전위(82, 1×107/㎠)를 도시하는 것으로서, 도 6에 도시된 것보다 실질적으로 더 양호하다. 층(86)은 기판(12)의 매립 표면(13) 위에 도시되어 있으며, 묽은 HF산에서의 습식 에칭에 의해 어닐링하는 단계후에 제거될 수 있는 어닐링 단계 동안에 성장된 산화물층이다.
도 8은 트렌치(94)에 의해 분리된 임베딩된 DRAM(90) 및 병합 로직(92)를 도시하고 있다. 트렌치(94)는, 도 6 및 7에 도시된 바와 같이 매립 산화물층(17)의 형성동안의 압력으로 인한 SOI 영역(18)의 에지 또는 그 내부에 있는 전위 및 기판(12)내의 전위(74)와 같은 결정 결함을 제거하기 위해 위치한다. 트렌치(94)는, 결정 전위 및 결함을 제거하는 기능을 하며 이에 따라 기판(12) 또는 Si층 내로 전위나 다른 결함이 전파하는 것을 방지한다. 도 8에서, 도 2b의 디바이스에 대응하는 기능에 대해서는 유사한 참조번호가 할당되어 있다. 트렌치(94)는 반응성 이온 에칭(REI)에 의해 형성된 1 내지 10 마이크론 범위의 깊은 트렌치이거나, 매립 산화물층(17)과 교차하는 0.05 내지 1 마이크론 범위의 깊이를 갖는 얕은 트렌치일 수도 있다. 트렌치(94)는 층(29) 및 임베딩된 DRAM(90)과 병합 로직(92) 사이에 전기적 격리를 제공한다. 병합 로직(92)는 CMOS 로직을 이루도록 접속된 n 및 p형 전계 효과 트랜지스터를 가질 수도 있다. 도 8은 층(29) 내에 소스25) 및 드레인(26)을 갖는 전계 효과 트랜지스터(28)을 도시하고 있다. 층(29)는 매립 산화물(17)의 깊이와 층(29)에서의 공핍 영역이 매립 산화물층(17)의 상부면으로 연장되거나 연장되지 않는 농도에서의 p 또는 n 도핑에 의해 결정되는 두께를 가진다. 매립 산화물층(17)의 상부면으로 연장하는 공핍 영역에 의해, 드레인과 소스의 커패시턴스는 감소된다. 전계 효과 트랜지스터(28)로부터의 층(29) 내의 소스(25) 및 드레인(26)으로부터의 공핍 영역이 매립 산화물층(17)과 인터페이싱하지 않는 곳에서, 전계 효과 트랜지스터는 부분적 공핍 모드로 동작한다. 이 모드에서는 부동 몸체 효과, 즉, 채널 아래의 전하 축적으로 인해 일정한 게이트 전압에서 Id대 Vd에서의 왜곡 효과를 제거한다.
트렌치(94)를 대신하여, 트렌치(35)가 전위(dislocation)를 제거하고 전기적 격리를 제공하도록 복수개의 트렌치(94)가 서로 나란하게 병렬로 형성될 수도 있다. 트렌치 또는 트렌치(94)는 각각의 측벽과 하부를 가지며 이들은 SiO2와 같은 절연체를 형성하도록 산화되고, 산화물 또는 폴리실리콘 으로 채워진다. 트렌치(94)의 선택적 배치는 층(29) 또는 기판(12)의 상부로부터 아래쪽의 기판(12)로 열발산을 제공할 수도 있다. 열전도성을 높히기 위해, 트렌치(94)는도전성 산화물, 금속 또는 폴리실리콘과 같은 열전도성 물질로 채워진다.
도9를 참조하면, 디커플링 커패시터(102)가 하나 이상의 패터닝된 SOI 영역(18)에 인접하는 기판(12)의 벌크 반도체 영역(38) 내의 기판(12) 내에 형성된 것으로 도시되어 있다. 트렌치(104)는 기판(12) 내의 상부면(13)에 형성되어 있다. 트렌치(104)의 측벽(105) 및 하부(106)은, 실리콘 이산화물, 실리콘 질화물 또는 이들의 조합과 같은 유전체층(108)에 의해 피복된다. 트렌치(104)는 p+ 또는 n+ 도핑된 폴리실리콘 또는 금속과 같은 도전성 물질(109)로 채워질 수 있다. 도전성 물질(109)의 상부면은, 예를 들어, 화학적 기계적 처리(CMP)에 의해, 예를 들어, 표면(13)과 동일평면(coplanar)이 되도록 평탄화될 수도 있다.
도 10을 참조하면, 디커플링 회로(112)는 하나 이상의 패터닝된 SOI 영역(38)과 인접하는 기판(12)의 벌크 반도체 영역(18)에서 기판(12) 내에 형성된 것으로 도시되어 있다. 트렌치(114)는 기판(12) 내의 상부면(13)에 형성된다. 트렌치(114)의 측벽(115) 및 하부(116)과 표면(13)은 실리콘 이산화물(silicon dioxide), 실리콘 질화물(silicon nitride) 또는 그 조합과 같은 유전체층(118)에 의해 피복된다. 트렌치(114)는 p+ 또는 n+ 도핑된 폴리실리콘이나 금속과 같은 도전재(conductive material, 119)로 채워진다. 도전재(119)의 상부면은, 예를 들어, CMP와 같은 처리에 의해 유전체(118)의 상부면과 동일평면(coplanar)이 되도록 평탄화될 수도 있다.
도 11을 참조하면, 도 2b 및 8에 도시된 전계 효과 트랜지스터(28)용 몸체 접촉부(120)이 매립 산화물층(17) 아래의 층(29) 및 기판(12) 사이에 전기적 접촉을 이루는 것으로 도시되어 있다. 트렌치(122)는 표면(13)으로부터, 층(29)와 매립 산화물층(20)을 통해, 기판(12) 내에 형성된다. 트렌치(122)는 측벽(125)의 하부로부터 매립 산화물층(17)의 상부면(126)에까지 측벽(125) 상에 유전체층(124)를 가질 수 있다. 트렌치(122)는 도전성 산화물, p+ 또는 n+ 폴리실리콘이나 금속과 같은 도전재(119)로 채워질 수 있다.
도 12를 참조하면, 도 2b 및 8에 도시된 전계 효과 트랜지스터용 몸체 접촉부(130)이 매립 산화물층(17) 아래의 층(29) 및 기판(12) 사이에서 전기적 접촉을 형성하는 것으로 도시되어 있다. 트렌치(132)는 층(29)와 매립 산화물층(17)을 통해 선정된 깊이만큼 기판(12) 내에 형성된다. 트렌치(132)는 도전성 산화물, p+ 또는 n+ 폴리실리콘이나 금속과 같은 도전재(129)로 채워진다.
도 13을 참조하면, 전계 효과 트랜지스터(142 및 144)는 트렌치(148)내의 측벽(143 및 145) 상에 각각 형성된 것으로 도시되어 있다. 전계 효과 트랜지스터(142)는 소스(150), 드레인(151), 게이트 유전체(152), 및 게이트 전극(154)를 포함한다. 전계 효과 트랜지스터(144)는 소스(158), 드레인(159), 게이트 유전체(160), 및 게이트 전극(161)을 포함한다.
도 14를 참조하면, 전계 효과 트랜지스터(142 및 144)는 트렌치(148) 내의 측벽(143 및 145) 상에 각각 형성된 것으로 도시되어 있다. 트렌치(148)은 실리콘을 함유할 수 있는 기판(12)의 상부면(13)을 통해 반응성 이온 에칭(RIE)등에 의해 형성된다. 그 다음, 산소 이온(164)는 플라즈마 침지 이온 주입(plasma immersion ion implantation)에 의해 표면(13)을 통해 트렌치(148)의 측벽(143 및 145)내와그 아래에 주입되어 매립 산화물층(166)을 형성한다. 플라즈마 침지 이온 주입은 유효 비방향성 소스로부터 화살표(164)로 도시된 것과 같이 산소 이온을 주입하기 위한 등방성 과정이다.
도 1-14에서, 앞선 도면들 내의 디바이스에 대응하는 디바이스에 대해서는 유사한 참조 번호가 사용되었다.
패터닝된 매립 산화물 영역을 갖는 구조와, 하나 이상의 Si층 두께를 갖는 패터닝된 SOI 반도체 영역 및 깊거나 얕은 트렌치를 갖는 벌크 실리콘 함유 영역; CMOS 로직이 형성되는 SOI 영역과 DRAM이 형성되는 벌크 실리콘 함유 영역을 갖는 패터닝된 SOI 반도체 영역; 및 SOI를 갖는 패터닝된 SOI 영역과 딥 트렌치 또는 샐로우 트렌치들을 사이에 포함하는 벌크 실리콘 함유 영역과 같은 것을 만들기 위한 방법이 기술되었지만, 당업자는 첨부된 청구범위에 의해 제한되는 본 발명의 영역으로부터 벗어나지 않고 다양한 변경과 수정이 가능하다는 것을 이해할 것이다.

Claims (32)

  1. (정정)
    반도체 구조물에 있어서,
    상부면을 갖는 실리콘 함유 반도체기판을 포함하며, 상기 기판은 적어도 하나의 SOI(silicon-on-insulator) 영역과 상기 SOI 영역에 인접한 적어도 하나의 벌크 반도체 영역(bulk semiconductor region)을 구비하고,
    상기 SOI영역은 매립산화물 영역을 포함하고, 상기 매립산화물 영역은 상기 기판의 주표면(major surface)에 대체로 평행한 경로를 따라 상기 매립산화물 영역의 제1측으로부터 제2측까지 연속적인 산화물을 포함하며,
    상기 SOI영역은 상기 반도체기판의 상부면에 대하여 각각 제1 및 제2 깊이에 상부면이 있는 제1 및 제2부분을 갖는 매립산화물 영역을 포함함으로써 각각 제1 및 제2 두께의 대응부분을 갖는 실리콘 함유층을 제공하는 반도체 구조물.
  2. (삭제)
  3. (삭제)
  4. (삭제)
  5. (정정)
    반도체 구조물에 있어서,
    상부면을 갖는 실리콘 함유 반도체기판을 포함하며, 상기 기판은 적어도 하나의 SOI(silicon-on-insulator) 영역과 상기 SOI 영역에 인접한 적어도 하나의 벌크 반도체 영역(bulk semiconductor region)을 구비하고,
    상기 SOI영역은 매립산화물 영역을 포함하고, 상기 매립산화물 영역은 상기 기판의 주표면(major surface)에 대체로 평행한 경로를 따라 상기 매립산화물 영역의 제1측으로부터 제2측까지 연속적인 산화물을 포함하며,
    상기 SOI영역은 CMOS논리회로를 포함하고, 상기 벌크 반도체 영역은 복수개의 트렌치 캐패시터를 구비하는 DRAM회로를 포함하는 반도체 구조물.
  6. (정정)
    반도체 구조물에 있어서,
    상부면을 갖는 실리콘 함유 반도체기판을 포함하며, 상기 기판은 적어도 하나의 SOI(silicon-on-insulator) 영역과 상기 SOI 영역에 인접한 적어도 하나의 벌크 반도체 영역(bulk semiconductor region)을 구비하고,
    상기 SOI영역은 매립산화물 영역을 포함하고, 상기 매립산화물 영역은 상기 기판의 주표면(major surface)에 대체로 평행한 경로를 따라 상기 매립산화물 영역의 제1측으로부터 제2측까지 연속적인 산화물을 포함하며,
    상기 SOI영역은 복수개의 FET를 포함하고, 상기 벌크 반도체 영역은 복수개의 트렌치 캐패시터를 포함하는 반도체 구조물.
  7. (정정)
    내부에 전기 디바이스를 형성하기 위한 구조물에 있어서,
    상부면을 갖는 실리콘 함유 단결정 반도체기판과,
    각각의 매립 산화물 영역들 위에 단결정층을 제공하기 위해, 소정의 수평 크기를 갖는 서로 이격된 복수개의 SOI 영역을 포함하고, 상기 각각의 매립산화물 영역은 상기 기판의 주표면에 대체로 평행한 경로를 따라 상기 매립산화물 영역의 제1측으로부터 제2측까지 연속적인 산화물을 구비하며,
    상기 매립산화물 영역들 중 한 영역의 제1 및 제2부분은, 상기 상부면 아래의 각각 제1 및 제2깊이에 위치하여 각각 제1 및 제2 두께를 갖는 단결정 실리콘 함유층을 제공하는 전기 디바이스 형성 구조물.
  8. (정정)
    전기 디바이스를 형성하기 위한 구조물에 있어서,
    상부면을 갖는 실리콘 함유 단결정 반도체기판과,
    각각의 매립 산화물 영역들 위에 단결정층을 제공하기 위해, 소정의 수평 크기를 갖는 서로 이격된 복수개의 SOI 영역을 포함하고, 상기 각각의 매립산화물 영역은 상기 기판의 주표면에 대체로 평행한 경로를 따라 상기 매립산화물 영역의 제1측으로부터 제2측까지 연속적인 산화물을 구비하며,
    상기 매립산화물 영역은 실리콘 침전물 및 실리콘 아일랜드(silicon islands)로 구성된 그룹으로 선택된 물질을 포함하는 전기 디바이스 형성 구조물.
  9. (정정)
    실리콘 함유 기판 상에 서로 이격된 SOI 영역들을 형성하기 위한 방법에 있어서,
    내부에 개구를 갖는 제1 마스크를 상기 실리콘 함유 기판 상에 형성하는 단계;
    상기 제1 마스크 내의 상기 개구를 통해 상기 기판 내에 산소를 주입하는 단계; 및
    실리콘 함유층 아래에 복수개의 제1 매립 산화물 영역을 형성함으로써 서로 이격된 SOI 영역이 형성되도록 상기 기판을 어닐링하는 단계
    를 포함하는 SOI 영역 형성 방법.
  10. (정정)
    제9항에 있어서,
    제1 마스크를 형성하는 상기 단계는,
    상기 어닐링 단계시 복수개의 제2 매립 산화물 영역을 형성하기 위해, 산소 이온이 감소된 에너지로써 상기 기판에 도달하기 위해 통과하는 제1 두께의 제1 영역을 내부에 갖는 마스크를 형성하는 단계를 포함하는 SOI 영역 형성 방법.
  11. 제9항에 있어서, 상기 어닐링 단계 이전에 상기 마스크를 제거하는 단계를 더 포함하는 SOI 영역 형성 방법.
  12. 제9항에 있어서, 상기 실리콘 함유층 내에 전계 효과 트랜지스터를 형성하는 단계를 더 포함하는 SOI 영역 형성 방법.
  13. 제9항에 있어서, 상기 SOI 영역들 중 적어도 하나의 에지에서 상기 실리콘 함유 기판 내에 트렌치를 형성하는 단계를 더 포함하는 SOI 영역 형성 방법.
  14. 제9항에 있어서, 상기 실리콘 함유 기판 내에 트렌치를 상기 SOI 영역들 중 하나를 관통하여 형성하는 단계를 더 포함하는 SOI 영역 형성 방법.
  15. 반도체 회로 형성용 구조를 형성하기 위한 방법에 있어서,
    내부에 복수개의 트렌치를 갖는 실리콘 함유 반도체기판을 선택하는 단계;
    트렌치부를 노출시키기 위한 개구를 갖는 제1 마스크를 상기 기판 상에 형성하는 단계; 및
    상기 제1 마스크 내의 개구를 통해 상기 기판과 상기 트렌치부 내에 산소를 주입하는 단계를 포함하고,
    상기 주입 단계는, 산소 이온이 상기 트렌치의 측벽을 통과하여 상기 측벽에 대하여 매립된 산화물층을 형성하도록 하는 플라즈마 침지 산소 이온 주입 단계를 포함하는 반도체 회로 형성용 구조를 형성하기 위한 방법.
  16. 제15항에 있어서, 상기 트렌치의 측벽 상에 게이트 유전체를 형성하는 단계를 더 포함하는 반도체 회로 형성용 구조를 형성하기 위한 방법.
  17. 제15항에 있어서, 적어도 하나의 트렌치부를 상기 제1 마스크로 피복하여 상기 피복된 트렌치의 하부 및 상기 측벽에 대한 매립 산화물층의 형성을 방지하는 단계를 더 포함하는 반도체 회로 형성용 구조를 형성하기 위한 방법.
  18. 제17항에 있어서, 상기 트렌치 내에 커패시터를 형성하는 단계를 더 포함하는 반도체 회로 형성용 구조를 형성하기 위한 방법.
  19. 제17항에 있어서, 상기 피복된 트렌치의 하부 및 측벽에 관하여 옴 접촉부(ohmic contact)를 형성하는 단계를 더 포함하는 반도체 회로 형성용 구조를형성하기 위한 방법.
  20. 제16항에 있어서, 상기 트렌치 내의 상기 측벽 상의 상기 게이트 유전체 상에 게이트 전극을 형성하는 단계를 더 포함하는 반도체 회로 형성용 구조를 형성하기 위한 방법.
  21. (신설)
    반도체 구조물에 있어서,
    상부면을 갖는 실리콘 함유 반도체기판을 포함하며, 상기 기판은 적어도 하나의 SOI 영역과 상기 SOI 영역에 인접한 적어도 하나의 벌크 반도체 영역을 구비하고,
    상기 SOI영역은 매립산화물 영역을 포함하고, 상기 매립산화물 영역은 상기 기판의 주표면에 대체로 평행한 경로를 따라 상기 매립산화물 영역의 제1측으로부터 제2측까지 연속적인 산화물을 포함하며,
    상기 SOI영역은 상기 반도체기판의 상기 상부면에서 상부면을 갖는 제1부분과, 상기 반도체기판의 상부면에 대하여 제1깊이에서 상부면을 갖는 제2부분을 갖는 매립산화물영역을 포함함으로써 상기 제2부분 위쪽에 제1두께의 실리콘 함유층을 제공하는 반도체 구조물.
  22. (신설)
    반도체 구조물에 있어서,
    상부면을 갖는 실리콘 함유 반도체기판을 포함하며, 상기 기판은 적어도 하나의 SOI영역과 상기 SOI 영역에 인접한 적어도 하나의 벌크 반도체 영역을 구비하고,
    상기 SOI영역은 매립산화물 영역을 포함하고, 상기 매립산화물 영역은 상기 기판의 주표면에 대체로 평행한 경로를 따라 상기 매립산화물 영역의 제1측으로부터 제2측까지 연속적인 산화물을 포함하며,
    상기 반도체기판의 상기 SOI영역의 가장자리에 형성된 트렌치를 더 포함하는 반도체 구조물.
  23. (신설)
    반도체 구조물에 있어서,
    상부면을 갖는 실리콘 함유 반도체기판을 포함하며, 상기 기판은 적어도 하나의 SOI영역과 상기 SOI 영역에 인접한 적어도 하나의 벌크 반도체 영역을 구비하고, 상기 SOI영역은 CMOS논리회로를 포함하고 상기 벌크반도체 영역은 DRAM회로를 포함하며,
    결정 결함들을 가로지르고(intersect) 제거하기 위해 상기 SOI의 가장자리에 형성된 트렌치를 더 포함하는 반도체 구조물.
  24. (신설)
    제23항에 있어서,
    상기 SOI영역 및 벌크 반도체 영역 결정 결함들을 가로지르고 제거하기 위해 상기 벌크 반도체 영역의 가장 자리에 형성된 트렌치를 더 포함하는 반도체 구조물
  25. (신설)
    반도체 구조물에 있어서,
    상부면을 갖는 실리콘 함유 반도체기판을 포함하며, 상기 기판은 적어도 하나의 SOI 영역과 상기 SOI 영역에 인접한 적어도 하나의 벌크 반도체 영역을 구비하고, 상기 SOI영역은 CMOS논리회로를 포함하고 상기 벌크반도체 영역은 DRAM회로를 포함하며,
    벌크 반도체 영역 결정 결함들을 가로지르고 제거하기 위해 상기 벌크 반도체 영역의 가장자리에 형성된 트렌치를 더 포함하는 반도체 구조물.
  26. (신설)
    반도체 구조물에 있어서,
    상부면을 갖는 실리콘 함유 반도체기판을 포함하며, 상기 기판은 적어도 하나의 SOI 영역과 상기 SOI 영역에 인접한 적어도 하나의 벌크 반도체 영역을 구비하고,
    상기 SOI영역은 매립산화물 영역을 포함하고, 상기 매립산화물 영역은 상기 기판의 주표면에 대체로 평행한 경로를 따라 상기 매립산화물 영역의 제1측으로부터 제2측까지 연속적인 산화물을 포함하며,
    상기 SOI영역을 관통하여 형성된 트렌치를 더 포함하는 반도체 구조물.
  27. (신설)
    제23항, 제25항, 제26항 중 어느 한 항에 있어서,
    상기 트렌치는 상부에 유전체층을 갖는 측벽을 포함하는 반도체 구조물.
  28. (신설)
    반도체 구조물에 있어서,
    상부면을 갖는 실리콘 함유 반도체기판과,
    제1 및 제2 측벽을 갖는 상기 내부면 내에 형성된 트렌치와,
    상기 상부면 아래쪽 상기 제1 및 제2측벽 아래쪽에 형성된 매립 산화물층을 포함하고,
    상기 제1 측벽은 서로 이격되어 그 사이에 채널을 정의하기 위한 소스 및 드레인 영역과, 상기 채널 영역 위의 유전체층 및 상기 유전체 층위의 게이트 전극을 포함하여, 상기 제1측벽상에 제1 전계효과트랜지스터를 제공하는 반도체 구조물.
  29. (신설)
    제28항에 있어서,
    상기 제2측벽은 서로 이격되어 그 사이에서 채널을 정의 하는 소스 및 드레인 영역과, 상기 채널 영역 위의 유전체층, 및 상기 유전체층 위의 게이트 전극을 포함함하여, 상기 제2측벽상에 제2 전계효과트랜지스터를 제공하는 반도체 구조물.
  30. (신설)
    전기 다바이스를 형성하기 위한 구조물에 있어서,
    상부면을 갖는 실리콘 함유 단결정 반도체기판과,
    패터닝된 마스크 내의 개구를 통한 이온 주입에 의해 기판 내부에 형성되어, 자신의 위쪽에 단결정 실리콘 층을 제공하는 복수개의 매립산화물 영역
    을 포함하고, 상기 매립산화물 영역들 중 한 영역의 부분들은 상기 상부면 아래 각각의 깊이 만큼에 위치하여, 그 위쪽에 복수개의 두께를 갖는 단결정 실리콘층을 제공하는 전기 디바이스 형성 구조물.
  31. (신설)
    제30항에 있어서,
    상기 매립산화물 영역들 중 하나에 인접하여 상기 반도체기판 내에 형성된 적어도 하나의 트렌치를 더 포함하는 전기 디바이스 형성 구조물.
  32. (신설)
    전기 디바이스를 형성하기 위한 구조물에 있어서,
    상부면을 갖는 실리콘 함유 단결정 반도체기판과,
    패터닝된 마스크 내의 개구를 통한 이온 주입에 의해 기판 내부에 형성되어, 자신의 위쪽에 단결정 실리콘 층을 제공하는 복수개의 매립산화물 영역
    을 포함하고, 상기 매립 산화물 영역들 중 두 영역은 상기 상부면 아래의 각각 제1 및 제2 깊이에 위치하여, 그 위쪽에 제1 및 제2 두께를 갖는 단결정 실리콘 층을 제공하는 전기 디바이스 형성 구조물.
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