KR20040059394A - 반도체장치의 소자분리막 형성방법 - Google Patents

반도체장치의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 트렌치구조의 소자분리막을 형성할 때 필드산화막 매립시 형성된 보이드에 의해 후속 평탄화 공정시 보이드가 확장되어 워드라인 형성을 위한 전도물질이 잔류함에 따라 쇼트가 유발되는 문제점과 보이드를 없애기 위해 평탄화 공정 이전에 일정깊이로 식각하여 재매립할 때 리플래쉬 향상을 위한 질화막의 손실로 인한 리플래쉬 특성의 저하를 방지하기 위해 평탄화 공정 이전에 일정깊이로 식각하여 보이드를 제거함으로써 전도물질이 잔류함으로써 유발되는 쇼트를 방지할 수 있을 뿐만 아니라 2차로 질화막을 증착하여 손상된 질화막을 보강하여 리플레쉬 특성의 저하를 방지할 수 있는 이점이 있다.

Description

반도체장치의 소자분리막 형성방법{METHOD FOR FORMING THE ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 트렌치구조의 소자분리막을 형성할 때 필드산화막 매립시 형성된 보이드에 의해 후속 평탄화 공정시 보이드가 확장되어 워드라인 형성을 위한 전도물질이 잔류함에 따라 쇼트가 유발되는 문제점과 보이드를 없애기 위해 평탄화 공정 이전에 일정깊이로 식각하여 재매립할 때 리플래쉬 향상을 위한 질화막의 손실로 인한 리플래쉬 특성의 저하를 방지하기 위해 평탄화 공정 이전에 일정깊이로 식각하여 보이드를 제거한 후 2차로 질화막을 증착한 후 필드산화막을 다시 매립하여 평탄화 함으로써 쇼트유발 및 리플레쉬 특성의 저하를 방지할 수 있도록 한 반도체장치의 소자분리막 형성방법에 관한 것이다.
일반적으로 반도체장치의 소자간 분리를 위해서 사용되는 소자분리막으로 웨이퍼기판에 가해지는 스트레스를 크게 줄이기 위한 STI(Shallow Trench Isolation) 소자분리막의 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 필드산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 필드산화막을 식각하여 소자분리막을 형성하게 된다.
도 1a 내지 도 1d는 종래의 반도체장치의 소자분리막 형성방법을 설명하기 위해 나타낸 공정 단면도들이다.
도 1a에 도시된 바와 같이, 우선, 반도체기판(10)에 패드질화막(Pad Nitride;20)을 증착한 다음, 상기 패드질화막(20)을 선택적으로 패터닝하여 소자분리영역을 정의한다. 이어 상기 패터닝된 패드질화막(20)을 마스크로 이용하여 상기 반도체기판(10)을 소정 깊이로 식각하여 반도체기판(10) 내에 트렌치를 형성하게 된다.
상기 반도체기판(10) 내에 트렌치를 형성하고 나서, 도 1b에 도시된 바와 같이, 상기 구조 전면에 리플레쉬 특성을 향상시키기 위한 질화막(30)을 증착한 다음, 상기 트렌치를 충분히 매립하도록 구조 전면에 고밀도 플라즈마 화학 기상 증착법(high density plasma chemical vapoer deposition; HDP CVD)로 필드산화막(40)을 증착한다.
이와 같이 트렌치 내부에 필드산화막(40)을 증착할 때 중심부에 노이드(50)가 형성되기도 한다.
이어서, 상기 패드질화막(20)을 식각정지막으로 이용하여 패드질화막(20)이 노출될 때까지 상기 필드산화막(30)을 화학기계적연마(CMP)하게 된다. 이에 따라, 상기 필드산화막(40)은 트렌치 내부에만 매립되게 된다.
이어서, 도 1c에 도시된 바와 같이, 상기 잔류된 패드질화막(20)을 고온의 인산 용액을 사용하여 제거함으로써, 활성영역간을 분리하는 소자분리영역, 즉, 트렌치를 필드산화막(40)으로 매립한 소자분리막을 형성하게 된다. 그런데, 상기 인산 용액에 의해 패드질화막(20) 제거 시에, 선택비가 낮은 관계로 인산 용액에 의해 필드산화막(40)이 식각되고 트렌치 내부에 형성되었던 보이드(50)의 일부가 제거되면서 공간이 넓어져 함몰부가 형성될 뿐만 아니라 트렌치의 측면 상부에 형성된 질화막도 제거된다.
이와 같이 소자분리막을 형성한 후 도 2와 같이 후속공정으로 워드라인(60)을 형성하기 위해 전도물질(70)을 증착하고 패터닝하여 워드라인(60)을 형성하게 되면 소자분리막을 형성할 때 만들어진 보이드(50)에 전도물질(70)이 잔류하게 되어 워드라인(60) 사이를 쇼트시키게 될 뿐만 아니라 도 3과 같이 전도물질(70)은 데이터 저장용 커패시터의 연결을 위한 플러그(80)들 사이에 쇼트를 유발하게 된다.
따라서 이와 같은 문제점을 해결하기 위해 방법으로써 필드산화막을 이중으로 채우는 방법을 사용하고 있다.
도 4a 내지 도 4c는 종래의 다른 실시예에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위해 순차적으로 도시된 공정 단면도들이다.
도 4a에 도시된 바와 같이, 우선, 반도체기판(10)에 패드질화막(Pad Nitride;20)을 증착한 다음, 상기 패드질화막(20)을 선택적으로 패터닝하여 소자분리영역을 정의한다. 이어 상기 패터닝된 패드질화막(20)을 마스크로 이용하여 상기 반도체기판(10)을 소정 깊이로 식각하여 반도체기판(10) 내에 트렌치를 형성하게 된다.
이렇게 상기 반도체기판(10) 내에 트렌치를 형성하고 나서, 상기 구조 전면에 리플레쉬 특성을 향상시키기 위한 질화막(30)을 증착한 다음, 상기 트렌치를 충분히 매립하도록 구조 전면에 고밀도 플라즈마 화학 기상 증착법(high density plasma chemical vapoer deposition; HDP CVD)로 제 1필드산화막(41)을 증착한다.
이와 같이 트렌치 내부에 제 1필드산화막(41)을 증착할 때 중심부에 노이드(50)가 형성되기도 한다.
이어서, 도 4b에 도시된 바와 같이 트랜치 내부에 형성된 보이드(50)가 제어될 때까지 세정공정을 진행하여 제 1필드산화막(41)을 제거한다.
이렇게 세정공정을 진행하여 보이드(50)를 제거한 후 도 4c에 도시된 바와 같이 구조 전면에 제 2필드산화막(42)을 다시 증착하여 트렌치를 매립하게 된다.
이렇게 1차로 제 1필드산화막(41)을 매립한 후 보이드(50)가 발생된 부분이 제거될 때까지 세정한 후 다시금 2차로 제 2필드산화막(42)을 매립하여 소자분리막을 형성할 경우 보이드(50)에 의한 함몰부가 발생하지 않아 워드라인 사이 및 플러그 사이에 쇼트유발을 줄일 수는 있지만 보이드(50)의 제거를 위해 제 1필드산화막(41)의 세정시 리플레쉬 특성을 향상시키기 위해 트렌치 측벽에 형성된 질화막(35)이 손상되어 얇아지거나 없어지게 되어 리플레쉬 특성이 저하되어 전체적인 소자의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 트렌치 구조의 소자분리막을 형성할 때 필드산화막 매립시 형성된 보이드에의해 후속 평탄화 공정시 보이드가 확장되어 워드라인 형성을 위한 전도물질이 잔류함에 따라 쇼트가 유발되는 문제점과 보이드를 없애기 위해 평탄화 공정 이전에 일정깊이로 식각하여 재매립할 때 리플래쉬 향상을 위한 질화막의 손실로 인한 리플래쉬 특성의 저하를 방지하기 위해 평탄화 공정 이전에 일정깊이로 식각하여 보이드를 제거한 후 2차로 질화막을 증착한 후 필드산화막을 다시 매립하여 평탄화 함으로써 쇼트유발 및 리플레쉬 특성의 저하를 방지할 수 있도록 한 반도체장치의 소자분리막 형성방법을 제공함에 있다.
도 1a 내지 도 1c는 종래기술에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도들이다.
도 2 내지 도 3은 종래 기술에 의해 형성된 소자분리막에 의해 유발되는 쇼트상태를 나타낸 도면이다.
도 4a 내지 도 4c는 종래의 다른 실시예에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위해 순차적으로 도시된 공정 단면도들이다.
도 5a 내지 도 5d는 본 발명에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위해 순차적으로 도시된 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 패드질화막
30 : 질화막 31, 32 : 제 1내지 제 2질화막
40 : 필드산화막 41, 42 : 제 1내지 제 2필드산화막
50 : 보이드 60 : 워드라인
70 : 전도물질 80 : 플러그
상기와 같은 목적을 실현하기 위한 본 발명은 반도체기판 상에 패드질화막을 형성한 후 패터닝하여 반도체기판을 소정 깊이만큼 식각하여 트렌치를 형성하는 단계와; 트렌치를 형성한 후 구조 전면에 제 1질화막을 증착하는 단계와, 제 1질화막을 증착한 후 제 1필드산화막으로 트렌치를 매립하는 단계와, 제 1필드산화막을 매립한 후 트렌치의 일정깊이까지 제 1필드산화막이 제거되도록 세정하는 단계와, 제 1필드산화막이 제거된 구조물 전면에 제 2질화막을 증착하는 단계와, 제 2질화막을 증착한 후 제 2필드산화막으로 트렌치를 매립하는 단계와, 트렌치를 매립한 후 평탄화하여 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
위에서 제 1내지 제 2필드산화막은 고밀도 플라즈마 화학 기상 증착법에 의해 형성되는 것을 특징으로 한다.
또한, 제 1필드산화막을 세정하는 단계에서 트렌치의 일정깊이는 보이드의하부깊이인 것을 특징으로 한다.
위와 같이 이루어진 본 발명은 제 1필드산화막으로 트렌치를 매립할 때 발생된 보이드를 제거하기 위해 제 1필드산화막을 세정하여 트렌치 내에 형성된 보이드를 제거한 후 세정할 때 손상되는 제 1질화막을 보강하기 위헤 제 2질화막을 다시 증착한 후 제 2필드산화막으로 트렌치를 매립함으로써 트렌치내에 형성된 보이드를 제거할 뿐만 아니라 손상된 제 1질화막을 보강함으로써 쇼트유발을 방지하고 리플레쉬 특성의 저하를 방지하게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 5a 내지 도 5d는 본 발명에 의한 반도체장치의 소자분리막 형성방법을 설명하기 위해 순차적으로 도시된 공정 단면도들이다.
우선, 반도체기판(10)에 패드질화막(Pad Nitride;20)을 증착한 다음, 상기 패드질화막(20)을 선택적으로 패터닝하여 소자분리영역을 정의한다. 이어 상기 패터닝된 패드질화막(20)을 마스크로 이용하여 상기 반도체기판(10)을 소정 깊이로 식각하여 반도체기판(10) 내에 트렌치를 형성하게 된다.
이렇게 상기 반도체기판(10) 내에 트렌치를 형성하고 나서, 상기 구조 전면에 리플레쉬 특성을 향상시키기 위한 제 1질화막(31)을 증착한 다음, 상기 트렌치를 충분히 매립하도록 구조 전면에 고밀도 플라즈마 화학 기상 증착법(highdensity plasma chemical vapoer deposition; HDP CVD)로 제 1필드산화막(41)을 증착한다.
이와 같이 트렌치 내부에 제 1필드산화막(41)을 증착할 때 중심부에 노이드(50)가 형성되기도 한다.
이어서, 도 5b에 도시된 바와 같이 트랜치 내부에 형성된 보이드(50)가 제거될 수 있도록 보이드(50) 하부 깊이까지 세정공정을 진행하여 제 1필드산화막(41)을 제거한다.
이렇게 세정공정을 진행하여 보이드(50)를 제거하게 될 때 트렌치 측면에 증차된 제 1질화막(31)도 세정되면서 손상되거나 없어지게 된다.
이후 도 5c에 도시된 바와 같이 손상된 제 1질화막(31)을 보강하기 위해 제 1필드산화막(41)을 세정한 후 구조 전면에 제 2질화막(32)을 증착하여 손상된 제 1질화막(31)을 다시 형성하여 리플레쉬 특성이 저하되지 않도록 한다.
그런다음 도 5d에 도시된 바와 같이 다시 트렌치를 매립하기 위해 고밀도 플라즈마 화학 기상 증착법(HDP CVD)에 의해 제 2필드산화막(42)을 증착하여 트렌치를 매립한다.
이후 평탄화 공정을 진행하여 소자분리막을 형성함으로써 보이드의 발생을 억제할 뿐만 아니라 보이드 제거시 손상된 질화막을 보강함으로써 리플레쉬 특성의 저하를 방지하게 된다.
상기한 바와 같이 본 발명은 트렌치구조의 소자분리막을 형성할 때 필드산화막 매립시 형성된 보이드에 의해 후속 평탄화 공정시 보이드가 확장되어 워드라인 형성을 위한 전도물질이 잔류함에 따라 쇼트가 유발되는 문제점과 보이드를 없애기 위해 평탄화 공정 이전에 일정깊이로 식각하여 재매립할 때 리플래쉬 향상을 위한 질화막의 손실로 인한 리플래쉬 특성의 저하를 방지하기 위해 평탄화 공정 이전에 일정깊이로 식각하여 보이드를 제거함으로써 전도물질이 잔류함으로써 유발되는 쇼트를 방지할 수 있을 뿐만 아니라 2차로 질화막을 증착하여 손상된 질화막을 보강하여 리플레쉬 특성의 저하를 방지할 수 있는 이점이 있다.
또한, 리플레쉬 특성의 저하를 방지함으로써 반도체장치의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 반도체기판 상에 패드질화막을 형성한 후 패터닝하여 반도체기판을 소정 깊이만큼 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치를 형성한 후 구조 전면에 제 1질화막을 증착하는 단계와,
    상기 제 1질화막을 증착한 후 제 1필드산화막으로 트렌치를 매립하는 단계와,
    상기 제 1필드산화막을 매립한 후 트렌치의 일정깊이까지 제 1필드산화막이 제거되도록 세정하는 단계와,
    상기 제 1필드산화막이 제거된 구조물 전면에 제 2질화막을 증착하는 단계와,
    상기 제 2질화막을 증착한 후 제 2필드산화막으로 트렌치를 매립하는 단계와,
    상기 트렌치를 매립한 후 평탄화하여 소자분리막을 형성하는 단계
    를 포함하여 이루어진 것을 특징으로 한다.
  2. 제 1항에 있어서, 상기 제 1내지 제 2필드산화막은 고밀도 플라즈마 화학 기상 증착법에 의해 형성되는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  3. 제 1항에 있어서, 상기 제 1필드산화막을 세정하는 단계에서 상기 트렌치의 일정깊이는 보이드의 하부깊이인 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
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