KR20030096704A

KR20030096704A - 반도체 소자의 소자분리막 형성방법

Info

Publication number: KR20030096704A
Application number: KR1020020033706A
Authority: KR
Inventors: 손상호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-06-17
Filing date: 2002-06-17
Publication date: 2003-12-31

Abstract

본 발명은 보이드 없는 소자분리막을 형성할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것으로, 반도체 기판상에 제1트렌치를 형성하는 단계; 상기 제1트렌치를 제1옥사이드로 매립하여 제1소자분리부를 형성하는 단계; 상기 기판 전면상에 기판역할층을 형성하는 단계; 상기 기판역할층을 선택적으로 제거하여 상기 제1소자분리부와 연결되는 제2트렌치를 형성하는 단계; 상기 제2트렌치를 매립하여 상기 제1소자분리부와 연결되어 소자분리막을 구성하는 제2소자분리부를 형성하는 단계를 포함하는 것이며, 소자분리 트렌치 식각(ISO Trench Etch)을 적어도 2회에 걸쳐 행함으로써 고밀도 플라즈마 옥사이드(HDP Oxide)의 보이드(void) 문제를 완전히 없앨 수 있으며, 소자분리막의 너비는 그대로 유지시킴으로 인해 칩 사이즈(chip size)를 늘릴 필요가 없고, 소자분리막 깊이 역시 그대로 유지함으로써 소자분리막의 절연특성에 전혀 영향을 주지 않는 효과가 있는 것이다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는 적어도 2회의 매립공정으로 보이드가 없는 소자분리막을 형성할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.

일반적으로, 실리콘 기판에 형성되는 반도체 소자는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자분리막을 포함한다. 특히 반도체 소자가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리막의 축소에 대한 연구가 활발히 진행되고 있다.

고집적화된 반도체 장치의 소자 분리에 적합한 기술로는 트렌치를 이용한 소자분리방법, 예컨대 섈로우 트렌치 분리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다.

종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 개략적으로 설명하면 다음과 같다.

종래 기술에 따른 반도체 소자의 소자분리막 형성방법은, 먼저 포토리소그래피 공정기술을 이용한 마스크 공정 및 식각 공정으로 실리콘 기판을 선택적으로 제거하여 트렌치(trench)를 형성한다. 다음으로, 상기 트렌치(trench)를 고밀도 플라즈마 옥사이드(HDP Oxide)로 매립하여 소자분리막을 완성하는 것이다.

그러나, 종래 기술에 따른 반도체 소자의 소자분리막 형성방법에 있어서는 다음과 같은 문제점이 있었다.

종래 기술에 있어서는, 도 1에 도시된 바와 같이, 기판(10)에 형성된 트렌치(20)를 고밀도 플라즈마 옥사이드(HDP Oxide)가 충분히 매립되지 못하여 보이드(40;void)가 형성되는 문제점이 있었다. 고밀도 플라즈마 옥사이드가 트렌치내에 충분히 채워지지 않는 원인으로는 트렌치가 좁고 깊다는 것을 들 수 있다.

이러한 보이드(void) 형성으로 인하여 후속 공정에서 폴리실리콘의 잔류물(residue)을 유발시키게 되고, 이러한 잔류물로 인하여 브릿지(bridge)를 일으켜 누설전류(leakage current)가 증가되고 또한 소자분리막의 절연특성이 떨어져 반도체 소자의 전기적 특성에 악영향을 끼치는 문제점이 있었다.

이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 트렌치 식각을 적어도 2회에 걸쳐 행함으로써 결과적으로 옥사이드 매립 깊이를 줄이는 효과를 얻고 이로써 보이드가 없는 소자분리막을 형성할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 있다.

도 1은 종래 기술에 따른 반도체 소자의 소자분리막 형성방법에 있어서 보이드가 발생한 소자분리막을 도시한 단면도.

도 2 내지 도 7은 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

100; 반도체 기판110; 제1패드막

120; 제1트렌치130; 제1옥사이드층

130a; 제1소자분리부200; 기판역할층

210; 제2패드막220; 제2트렌치

230; 제2옥사이드층230a; 제2소자분리부

300; 소자분리막

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판상에 제1패드막을 형성하는 단계; 상기 제1패드막과 기판을 선택적으로 제거하여 제1트렌치를 형성하는 단계; 상기 제1트렌치가 매립되도록 상기 기판 전면상에 제1옥사이드층을 형성하는 단계; 상기 제1옥사이드층을 화학기계적 연마하고, 상기 제1패드막을 제거하여 제1소자분리부를 형성하는 단계; 상기 제1소자분리부가 형성된 기판 전면상에 기판역할층과 제2패드막을 순차로 형성하는 단계; 상기 제2패드막과 기판역할층을 선택적으로 제거하여 상기 제1소자분리부와 연결되는 제2트렌치를 형성하는 단계; 상기 제2트렌치가 매립되도록 상기 기판역할층 전면상에 제2옥사이드층을 형성하는 단계; 및 상기 제2옥사이드층을 화학기계적 연마하고, 상기 제2패드막을 제거하여 상기 제1소자분리부와 연결되어 소자분리막을 구성하는 제2소자분리부를 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 소자분리 트렌치 식각(ISO Trench Etch)을 적어도 2회에 걸쳐 행함으로써 고밀도 플라즈마 옥사이드(HDP Oxide)의 보이드(void) 문제를 완전히 없앨 수 있게 된다.

이하, 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.

도 2 내지 도 7은 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도이다.

본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 도 2에 도시된 바와 같이, 실리콘(Si)과 같은 반도체로 구성된 반도체 기판(100) 상에 질화물 등을 증착하여 제1패드막(110)을 형성한다. 그후, 상기 제1패드막(110)과 기판(100)을 마스크 공정과 식각 공정 등을 이용하여 선택적으로 제거하여 제1트렌치(120)를 형성한다.

이어서, 도 3에 도시된 바와 같이, 상기 트렌치(120)가 충분히 매립되도록 상기 기판(100) 전면상에 고밀도 플라즈마 옥사이드(High Density Plasma Oxide)와 같은 갭 필(gap fill) 물질을 증착하여 제1옥사이드층(130)을 형성한다.

그다음, 도 4에 도시된 바와 같이, 상기 제1옥사이드층(130)을 화학기계적 연마(CMP) 하고, 상기 제1패드막(110)을 습식 식각 등으로 제거한다. 그리하여, 상기 제1트렌치(120) 내에 고밀도플라즈마 옥사이드 등이 매립되어 있는 형태의 제1소자분리부(130a)를 형성한다.

이어서, 도 5에 도시된 바와 같이, 상기 제1소자분리부(130a)가 형성된 기판(100) 전면상에 기판역할층(200)과 제2패드막(210)을 순차로 형성한다. 그런다음, 상기 제2패드막(210)과 기판역할층(200)을 마스크 공정과 식각 공정 등으로 선택적으로 제거하여 상기 제1소자분리부(130a)와 연결되는 제2트렌치(220)를 형성한다.

상기 기판역할층(200)은 상기 기판(100)과 같이 제2트렌치(220)가 형성되어야 할 기판 역할을 담당할 수 있어야 하므로 상기 기판(100)과 동일 유사 계열 물질, 예들 들어, 폴리실리콘(poly silicon) 등을 증착하여 형성한다.

상기 제2패드막(210)은 후속 화학기계적 연마시 연마정지층 역할을 담당하는 것으로 상기 제1패드막(110)과 같이 질화막 등으로 형성한다.

그다음, 도 6에 도시된 바와 같이, 상기 제2트렌치(220)가 충분히 매립되도록 상기 기판역할층(200) 전면상에 제1옥사이드층(130)과 같이 고밀도플라즈마 옥사이드(HDP Oxide)와 같은 갭 필(gap fill) 물질 등을 증착하여 제2옥사이드층(230)을 형성한다.

이어서, 도 7에 도시된 바와 같이, 상기 제2옥사이드층(230)을 화학기계적 연마(CMP)하고, 상기 제2패드막(210)을 습식 식각 등으로 제거하여 상기 제1소자분리부(130a)와 상호 연결되어 소자분리막(300)을 구성하는 제2소자분리부(230a)를 형성한다.

상기 소자분리막(300) 깊이는 상기 제1트렌치(120)와 제2트렌치(220) 깊이의합이므로 상기 제1트렌치(120)와 제2트렌치(220) 깊이의 비를 적절히 조절한다.

예들 들어, 상기 제1트렌치(120)와 제2트렌치(220) 깊이 각각은 상기 소자분리막(300) 깊이의 50% 길이를 갖도록 하는 것이 공정상 용이할 것이다. 따라서, 상기 제2트렌치(220)가 형성될 기판역할층(200)의 증착 두께는 상기 소자분리막(300) 깊이의 50% 길이로 하는 것이 바람직하다.

본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 있어서는, 소자분리 트렌치 식각(ISO Trench Etch)을 적어도 2회에 걸쳐 행함으로써 고밀도 플라즈마 옥사이드(HDP Oxide)의 보이드(void) 문제를 완전히 없앨 수 있는 효과가 있다.

또한, 소자분리막의 너비는 그대로 유지시킴으로 인해 칩 사이즈(chip size)를 늘릴 필요가 없고, 소자분리막 깊이 역시 그대로 유지함으로써 소자분리막의 절연특성에 전혀 영향을 주지 않는 효과도 있다.

Claims

반도체 기판상에 제1패드막을 형성하는 단계;

상기 제1패드막과 기판을 선택적으로 제거하여 제1트렌치를 형성하는 단계;

상기 제1트렌치가 매립되도록 상기 기판 전면상에 제1옥사이드층을 형성하는 단계;

상기 제1옥사이드층을 화학기계적 연마하고, 상기 제1패드막을 제거하여 제1소자분리부를 형성하는 단계;

상기 제1소자분리부가 형성된 기판 전면상에 기판역할층과 제2패드막을 순차로 형성하는 단계;

상기 제2패드막과 기판역할층을 선택적으로 제거하여 상기 제1소자분리부와 연결되는 제2트렌치를 형성하는 단계;

상기 제2트렌치가 매립되도록 상기 기판역할층 전면상에 제2옥사이드층을 형성하는 단계; 및

상기 제2옥사이드층을 화학기계적 연마하고, 상기 제2패드막을 제거하여 상기 제1소자분리부와 연결되어 소자분리막을 구성하는 제2소자분리부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제1항에 있어서,

상기 제1트렌치는 상기 소자분리막 깊이의 50% 깊이인 것을 특징으로 하는반도체 소자의 소자분리막 형성방법.
제1항에 있어서,

상기 기판역할층은 폴리실리콘의 증착으로 형성되며, 상기 폴리실리콘의 증착 두께는 상기 소자분리막 깊이의 50% 길이인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제1항에 있어서,

상기 제2패드막은 질화막이고, 화학기계적 연마 정지층 역할을 하는 것을 특징으로 반도체 소자의 소자분리막 형성방법.