KR20060000581A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 소자분리 영역 및 액티브 영역이 구비된 실리콘 기판을 제공하는 단계와, 상기 기판 상에 소자분리 영역을 노출시키는 제1식각장벽을 형성하는 단계와, 상기 제1식각장벽을 이용해서 노출된 기판 소자분리 영역을 식각하여 제1트렌치를 형성하는 단계와, 상기 제1식각장벽을 제거하는 단계와, 상기 제1트렌치 내에 제1산화막을 매립시키는 단계와, 상기 제1산화막을 포함한 실리콘 기판 상에 단결정 실리콘층을 성장시키는 단계와, 상기 단결정 실리콘층 상에 제1산화막 상부의 단결정 실리콘층 부분을 노출시키는 제2식각장벽을 형성하는 단계와, 상기 제2식각장벽을 이용해서 노출된 단결정 실리콘층을 식각하여 제1산화막을 노출시키는 제2트렌치를 형성하는 단계와, 상기 제2식각장벽을 제거하는 단계와, 상기 제2트렌치 내에 산화막을 매립시켜 상기 제1 및 제2산화막으로 이루어진 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 실리콘 기판 2 : 제1식각장벽

3 : 제1산화막 4 : 단결정 실리콘층

5 : 제2식각장벽 6 : 제2산화막

T1 : 제1트렌치 T2 : 제2트렌치

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 트렌치 매립 과정에서 보이드가 발생되는 것을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.

주지된 바와 같이, 최근의 반도체 소자는 소자들간의 전기적 분리를 위한 소자분리막을 STI(Shallow Trench Isolation) 공정으로 형성하고 있다. 이것은 기존의 로코스(LOCOS) 공정의 경우 소자분리막의 상단 가장자리에 새부리 형상의 버즈- 빅(bird's-beak)이 발생되는 것으로 인해 액티브 영역의 크기를 감소시키게 되지만, STI 공정의 경우는 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있음으로 인해 고집적 소자를 구현할 수 있기 때문이다.

이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.

먼저, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막을 식각하여 기판 필드 영역의 패드산화막 부분을 노출시킨다. 그런다음, 노출된 패드산화막 부분과 그 아래의 기판 필드 영역을 식각하여 트렌치를 형성한 후, 희생산화(sacrificial oxidation) 공정, 세정(cleaning) 공정 및 측벽산화(wall oxidation) 공정을 차례로 진행하고, 이를 통해, 트렌치 표면에 박막의 측벽산화막을 형성한다.

다음으로, 기판 결과물 상에 리프레쉬(refresh) 특성을 확보하기 위해 선형질화막을 증착한 후, 상기 선형질화막 상에 트렌치 매립 산화막을 증착한다. 그런다음, 패드질화막이 노출되도록 트렌치 매립 산화막을 CMP(Chemical Mechanical Polishing)한 후, 상기 패드질화막과 패드산화막을 차례로 제거하여 트렌치형의 소자분리막 형성을 완성한다.

그러나, 전술한 종래의 방법은 그 자체로는 커다란 문제가 없으나, 소자의 디자인 룰(Design Rule)이 미세해짐에 따라 소자분리막의 크기 또한 감소되고 있는 추세에서, 트렌치의 폭이 감소되는 반면 깊이가 증가되는 것으로 인해, 즉, 에스펙 트 비(aspect ratio)가 증가되는 것으로 인해, 산화막에 의한 트렌치 매립시 트렌치 내에 보이드(void)가 발생하는 등 트렌치 매립 불량을 유발하게 된다.

따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 소자분리막을 형성하는 과정에서 트렌치 매립 불량이 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리 영역 및 액티브 영역이 구비된 실리콘 기판을 제공하는 단계; 상기 기판 상에 소자분리 영역을 노출시키는 제1식각장벽을 형성하는 단계; 상기 제1식각장벽을 이용해서 노출된 기판 소자분리 영역을 식각하여 제1트렌치를 형성하는 단계; 상기 제1식각장벽을 제거하는 단계; 상기 제1트렌치 내에 제1산화막을 매립시키는 단계; 상기 제1산화막을 포함한 실리콘 기판 상에 단결정 실리콘층을 성장시키는 단계; 상기 단결정 실리콘층 상에 제1산화막 상부의 단결정 실리콘층 부분을 노출시키는 제2식각장벽을 형성하는 단계; 상기 제2식각장벽을 이용해서 노출된 단결정 실리콘층을 식각하여 제1산화막을 노출시키는 제2트렌치를 형성하는 단계; 상기 제2식각장벽을 제거하는 단계; 및 상기 제2트렌치 내에 산화막을 매립시켜 상기 제1 및 제2산화막으로 이루어진 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 실리콘 기판을 최종 소자분리막의 깊이로 식각하지 않고 부분(partial) 식각한 후 매립 공정을 진행하고, 그런다음, 실리콘 에피텍셜 성장을 이용하여 단결정 실리콘층을 성장시킨 후, 상기 단결정 실리콘층을 식각하며, 그리고나서, 매립 공정을 진행하여 최종 소자분리막을 형성한다.

이 경우, 실리콘 기판 식각시의 에스펙트 비가 크지 않으므로, 매립에 문제가 유발되지 않으며, 아울러, 단결정 실리콘의 식각후 매립에도 문제가 없으므로, 트렌치 매립 불량의 발생을 방지할 수 있으며, 그래서, 소자분리막 자체의 특성은 물론 소자 특성 및 제조수율을 향상시킬 수 있다.

자세하게, 도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 소자분리 영역 및 액티브 영역을 갖는 실리콘 기판(1)을 마련한다. 그런다음, 상기 실리콘 기판(1) 상에 소자분리 영역을 노출시키는 제1식각장벽(2)을 형성한다.

여기서, 상기 제1식각장벽(2)은 COMA(cycloolefin-maleic anhydride) 또는 아크릴레이트(acrylate) 계열의 폴리머로 형성한다. 또한, 상기 폴리머 물질로 제1식각장벽(2)을 형성함에 있어서는, 도시하지는 않았으나, 그 형성전에 기판(1) 상에 유기 계열의 반사방지막을 형성함이 바람직하다.

도 1b를 참조하면, 제1식각장벽(2)을 이용해서 노출된 기판 소자분리 영역의 소정 깊이를 식각하고, 이를 통해, 제1트렌치(T1)를 형성한다. 이때, 상기 실리콘 기판(1)의 식각은 Cl2과 HBr의 혼합가스를 사용하여 수행하며, Cl2 가스와 HBr 가스의 유량은 각각 10∼1000sccm과 10∼100sccm 정도로 한다.

여기서, 상기 실리콘 기판(1)의 식각은 종래와 다른 깊이, 즉, 최종적으로 얻고자 하는 소자분리막에 대응하는 깊이가 아닌 에스펙트 비가 크지 않아서 트렌치 매립에 문제를 유발시키지 않는 깊이로 수행함이 바람직하다.

도 1c를 참조하면, 공지의 스트립(strip) 공정에 따라 제1식각장벽을 제거한다. 그런다음, 제1트렌치(T1)를 매립하도록 기판 전면 상에 HDP CVD(High Density Plasma Chemical Vapor Deposition) 공정에 따라 제1산화막(3)을 증착한 후, 실리콘 기판(1)의 표면이 노출되도록 상기 제1산화막(3)을 CMP(Chemical Mechanical Polishing) 공정에 따라 연마한다. 여기서, 상기 CMP 공정 대신에 에치백 공정을 이용하는 것도 가능하다.

도 1d를 참조하면, 제1트렌치(T1) 내에 제1산화막(3)이 매립된 기판 결과물 상에 소망하는 높이로 단결정 실리콘층(4)을 성장시킨다. 여기서, 상기 단결정 실리콘층(4)은 SEG(Silicon Epitaxial Growth) 방법 또는 SPE(Solid Phase Epitaxy) 방법 중에서 어느 하나의 방법으로 수행한다.

그 다음, 상기 단결정 실리콘층(4) 상에 제1식각장벽과 동일한 물질 및 형태로 이루어져 제1산화막(3)의 상부 부분을 노출시키는 제2식각장벽(5)을 형성한다.

도 1e를 참조하면, 제2식각장벽(5)을 이용해서 노출된 단결정 실리콘층 부분을 식각하고, 이를 통해, 그 아래의 제1산화막(3)을 노출시키는 제2트렌치(T2)를 형성한다.

도 1f를 참조하면, 제2식각장벽을 제거한 상태에서, 제2트렌치(T2)를 매립하도록, 예컨데, HDP CVD 공정에 따라 단결정 실리콘층(4) 상에 제2산화막(6)을 증착한다. 그런다음, 단결정 실리콘층(4)의 표면이 노출되도록 상기 제2산화막(6)을 CMP 또는 에치백하고, 이 결과로서, 제1트렌치 내에 매립된 제1산화막과 제2트렌치 내에 매립된 제2산화막으로 이루어진 소자분리막(10)을 형성한다.

여기서, 상기 제2산화막(6)의 증착시 제2트렌치(T2)의 깊이가 깊지 않은 것과 관련해서 매립 불량은 발생되지 않으며, 따라서, 전체적으로 볼 때, 상기 소자분리막(10)을 2회의 식각 및 매립 공정을 통해 형성하므로, 본 발명은 에스펙트 비가 증가됨에 따른 보이드 발생 등의 불량 문제를 방지할 수 있다.

이후, 도시하지는 않았으나, MOS 트랜지스터 공정을 포함한 공지된 일련의 후속 공정들을 진행하여 본 발명에 따른 반도체 소자의 제조를 완성한다.

이상에서와 같이, 본 발명은 기판을 매립 불량을 일으키지 않을 정도의 깊이로 1차 식각한 후, 트렌치 매립을 행하고, 그런다음, 실리콘 에피택셜 성장을 이용하여 단결정 실리콘층을 성장시킨 후, 재차 식각 및 트렌치 매립을 행함으로써, 원하는 에스펙트 비의 소자분리막을 형성하면서도 트렌치 매립 불량의 발생을 방지할 수 있으며, 따라서, 소자 신뢰성 및 제조수율을 향상시킬 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

1. 소자분리 영역 및 액티브 영역이 구비된 실리콘 기판을 제공하는 단계;

   상기 기판 상에 소자분리 영역을 노출시키는 제1식각장벽을 형성하는 단계;

   상기 제1식각장벽을 이용해서 노출된 기판 소자분리 영역을 식각하여 제1트렌치를 형성하는 단계;

   상기 제1식각장벽을 제거하는 단계;

   상기 제1트렌치 내에 제1산화막을 매립시키는 단계;

   상기 제1산화막을 포함한 실리콘 기판 상에 단결정 실리콘층을 성장시키는 단계;

   상기 단결정 실리콘층 상에 제1산화막 상부의 단결정 실리콘층 부분을 노출시키는 제2식각장벽을 형성하는 단계;

   상기 제2식각장벽을 이용해서 노출된 단결정 실리콘층을 식각하여 제1산화막을 노출시키는 제2트렌치를 형성하는 단계;

   상기 제2식각장벽을 제거하는 단계; 및

   상기 제2트렌치 내에 산화막을 매립시켜 상기 제1 및 제2산화막으로 이루어진 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 제1 및 제2식각장벽은 COMA(cycloolefin-maleic anhydride) 또는 아크릴레이트(acrylate) 계열의 폴리머로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 2 항에 있어서, 상기 제1식각장벽과 실리콘 기판 사이 및 제2식각장벽과 단결정 실리콘 사이에 각각 유기계열의 반사방지막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 실리콘 기판의 식각은 Cl2과 HBr의 혼합가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 4 항에 있어서, 상기 Cl2 가스와 HBr 가스의 유량은 각각 10∼1000sccm 및 10∼100sccm으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1 항에 있어서, 상기 단결정 실리콘층을 성장시키는 단계는

   SEG(Silicon Epitaxial Growth) 방법 또는 SPE(Solid Phase Epitaxy) 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.

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