KR20060006393A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 트렌치 상부 코너의 라운딩 프로파일을 확보할 수 있음은 물론, 소자분리막 상부 가장자리에서의 모트 발생을 최소화시킬 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 필드영역을 노출시키는 패드산화막, 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막에 의해 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판에 세정 공정을 진행하여 상기 패드산화막을 일부 리세스시키는 단계; 상기 결과의 트렌치에 월 산화공정을 수행하여 상기 트렌치의 상부 코너를 라운딩시키는 단계; 상기 라운딩 공정이 완료된 기판 상에 선형산화막, 선형질화막 및 매립산화막을 차례로 형성하는 단계; 상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하는 단계; 상기 패드질화막을 제거하는 단계; 및 상기 기판이 노출될 때까지 상기 결과물을 에치백하여 소자분리막을 형성하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
20 : 실리콘 기판 21 : 패드산화막
21a : 리세스후 잔류된 패드산화막 22 : 폴리실리콘막
23 : 패드질화막 24 : 트렌치
25 : 선형산화막 26 : 선형질화막
27 : 매립산화막 27a : 잔류된 매립산화막
27b : 소자분리막 B : 라운딩 프로파일
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 트렌치 상부 코너의 라운딩 프로파일(rounding profile)을 확보하고, 동시에, 소자분리막 상부 가장자리에서의 모트(moat) 발생을 최소화시키기 위한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서, 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
도 1a 내지 도 1b는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
상기 STI 공정을 적용한 종래의 반도체 소자의 소자분리막 형성방법에 대하여 도 1a 내지 도 1b를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(10)을 제공한 다음, 상기 실리콘 기판(10) 상에 필드영역을 노출시키는 패드산화막(11) 및 패드질화막(12)을 차례로 형성한다. 이어서, 상기 노출된 기판(10)의 필드영역을 식각하여 트렌치(13)를 형성한다.
그런다음, 도 1b에 도시된 바와 같이, 상기 결과의 기판을 세정하여 상기 패드산화막을 일부 리세스(recess)시킨 후, 월 산화공정(wall oxidation)을 수행하여 상기 트렌치(13)의 상부 코너(top corner)를 라운딩(rounding)(A)시킨다. 여기서, 상기 패드산화막을 일부 리세스시키는 것은, 상기 월 산화공정에서의 상기 라운딩 프로파일(A)을 확보하기 위한 것이다. 한편, 도 1b에서 미설명된 도면부호 11a는 리세스후 잔류된 패드산화막을 나타낸 것이다.
계속해서, 상기 기판 결과물 상에 선형산화막(14) 및 선형질화막(15)을 차례로 형성한 후, 상기 상기 선형질화막(15) 상에 매립산화막(gap-fill oxide)(14)을 형성하여 상기 트렌치(13)를 매립시킨다.
그리고나서, 도면에 도시되어 있지는 않지만, 상기 패드질화막이 노출될 때까지 상기 결과물을 화학적 기계적 연마(chemical mechanical polishing ; 이하, 씨엠피)하여 소자분리막을 형성한 후, 상기 패드질화막을 인산 딥(dip) 공정으로 제거한 다음, 상기 패드산화막을 HF 세정 공정으로 제거한다.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도이다.
그러나, 종래의 기술에 따르면, 월 산화공정에서의 라운딩 프로파일을 확보하기 위해 상기 패드산화막을 일부 리세스시킨 것으로 인하여, 이후 선형질화막의 형성시에, 상기 리세스된 패드산화막 부분에 선형질화막이 채워지게 된다.
이에, 패드질화막 제거를 위한 인산 딥 공정 시, 상기 리세스된 패드산화막 부분에 채워진 선형질화막도 함께 제거하기 위하여, 인산 딥 공정의 시간을 증가시켜야 하는데, 이때, 상기 인산 딥 공정 시간의 조절이 용이하지 못하여, 도 2에 도시된 바와 같이, 소자분리막(16a)의 상부 가장자리에서 선형질화막(15)이 일부 제거되어 소정 깊이의 모트(moat : M)가 발생된다.
그래서, 상기 리세스된 패드산화막 부분이 상기 선형질화막으로 채워지는 것을 방지하기 위하여, 상기 패드산화막의 리세스를 최소화시키면, 월 산화공정 시의 라운딩 프로파일 확보가 어려워지는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 트렌치 상부 코너의 라운딩 프로파일을 확보할 수 있으며, 동시에, 소자분리막 상부 가장자리에서의 모트 발생을 최소화시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실 리콘 기판 상에 필드영역을 노출시키는 패드산화막, 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막에 의해 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판에 세정 공정을 진행하여 상기 패드산화막을 일부 리세스시키는 단계; 상기 결과의 트렌치에 월 산화공정을 수행하여 상기 트렌치의 상부 코너를 라운딩시키는 단계; 상기 라운딩 공정이 완료된 기판 상에 선형산화막, 선형질화막 및 매립산화막을 차례로 형성하는 단계; 상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하는 단계; 상기 패드질화막을 제거하는 단계; 및 상기 기판이 노출될 때까지 상기 결과물을 에치백하여 소자분리막을 형성하는 단계를 포함한다.
여기서, 상기 폴리실리콘막은 100~300Å의 두께로 형성한다. 또한, 상기 에치백 공정은 폴리실리콘막, 산화막 및 질화막이 동일 식각 선택비로 식각되는 조건으로 실시하며, 상기 에치백 공정은 RF 플라즈마 파워를 사용하여 30~100mT의 압력하에서 실시한다. 또한, 상기 에치백 공정은 CF4, Ar 및 O2가 1 : 2 : 0.2의 비율로 혼합된 가스를 식각 가스로 이용하여 실시하고, 이때, 상기 CF4, Ar 및 O2의 혼합 가스는 총유량을 150sccm 이하로 공급한다. 그리고, 상기 에치백 공정은 폴리실리콘막, 산화막 및 질화막의 식각 선택비가 동일해지는 시점까지 상기 O2 가스의 비율을 증가시키면서 수행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 도 3a에 도시된 바와 같이, 먼저, 액티브영역(미도시)과 필드영역(미도시)이 정의된 실리콘 기판(20)을 제공한 다음, 상기 실리콘 기판(20) 상에 필드영역을 노출시키는 패드산화막(21), 폴리실리콘막(22) 및 패드질화막(23)을 차례로 형성한다. 이때, 상기 폴리실리콘막(22)은 100~300Å의 두께로 형성한다. 이어서, 상기 패드질화막(23)에 의해 노출된 기판(20)의 필드영역을 식각하여 트렌치(24)를 형성한다.
이어서, 도 3b에 도시된 바와 같이, 상기 트렌치(24)를 포함한 기판에 세정 공정을 진행하여 상기 패드산화막을 일부 리세스(recess)시킨 후, 상기 결과의 트렌치(24)에 월 산화공정(wall oxidation)을 수행하여 상기 트렌치(24)의 상부 코너(top corner)를 라운딩(rounding)(B)시킨다. 여기서, 상기 패드산화막을 일부 리세스시키는 것은, 상기 월 산화공정에서의 라운딩 프로파일(B)을 확보하기 위한 것이다. 한편, 도 2b에서 미설명된 도면부호 21a는 리세스후 잔류된 패드산화막을 나타낸 것이다.
계속해서, 상기 라운딩 공정이 완료된 기판 상에 선형산화막(25) 및 선형질화막(26)을 차례로 형성한 후, 상기 상기 선형질화막(26) 상에 매립산화막(gap-fill oxide)(27)을 형성하여 상기 트렌치(24)를 매립시킨다. 한편, 상기 선형질화막(26)의 형성 시에, 상기 선형질화막(26)이 상기 리세스된 패드산화막 부분에도 형성되는데, 이러한 선형질화막(26) 부분은 후속에서 실시될 에치백 공정에 의해 제거될 수 있다.
그리고나서, 도 3c에 도시된 바와 같이, 상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피한 후, 상기 패드질화막을 인산 딥(dip) 공정으로 제거한다. 여기서, 상기 패드질화막 제거 시, 상기 폴리실리콘막(22)이 베리어막 역할을 해주므로, 상기 폴리실리콘막의 하부 구조물에 대한 손실(loss)이 일어나지 않는다.
한편, 상기 리세스된 패드산화막 부분에 채워진 선형질화막(26) 부분은 후속에서 실시될 에치백 공정에 의해 제거될 수 있으므로, 상기 패드질화막 제거를 위한 인산 딥 공정시에, 종래에서와 같이 리세스된 패드산화막 부분에 채워진 선형질화막을 제거하기 위하여 인산 딥 공정의 시간을 증가시키지 않아도 된다. 이때, 도 3c에서 미설명된 도면부호 27a는 잔류된 매립산화막을 나타낸 것이다.
그런 후, 도 3d에 도시된 바와 같이, 상기 기판(20)이 노출될 때까지 상기 결과물을 에치백(etch back)하여 소자분리막(27b)을 형성한다. 여기서, 상기 에치백 공정에 의해 폴리실리콘막, 패드산화막, 매립산화막의 일부, 선형산화막의 일부 및 선형질화막의 일부가 식각되는 것이므로, 상기 에치백 공정은 폴리실리콘막, 산화막 및 질화막이 동일 식각 선택비로 식각되는 조건에서 실시해야 한다.
예컨대, 상기 에치백 공정은 RF 플라즈마 파워(plasma power)를 사용하여 30~100mT의 압력에서, CF4, Ar 및 O2가 1 : 2 : 0.2의 비율로 혼합된 가스를 식각 가스로 이용하고, 이때, 상기 식각 가스, 즉, CF4, Ar 및 O2의 혼합 가스는 총유량 을 150sccm 이하로 공급하여 실시한다. 이와 같은 조건에서 상기 에치백 공정을 진행하면, 산화막 : 질화막 : 폴리실리콘막의 식각 선택비가 1 : 0.65 : 0.5의 공정 성숙도를 보이게 되며, 이때, 상기 O2 가스의 비율을 증가시키면, 질화막과 폴리실리콘막의 식각율이 증가하게 된다. 그러므로, 상기 에치백 공정은 산화막 : 질화막 : 폴리실리콘막의 식각 선택비가 동일해지는 시점까지 상기 O2 가스의 비율을 증가시키면서 수행한다.
결과적으로, 상기와 같은 조건으로 에치백 공정을 수행하여 소자분리막(27b)을 형성하면, 트렌치 상부 코너의 라운딩 프로파일(B)을 확보할 수 있음은 물론, 상기 소자분리막(27b) 상부 가장자리에서의 모트 발생을 최소화시킬 수 있다.
이상에서와 같이, 본 발명은 패드산화막과 패드질화막 사이에 폴리실리콘막을 형성함으로써, 이후에 진행되는 상기 패드질화막 제거를 위한 인산 딥 공정시에 상기 폴리실리콘막이 베리어막 역할을 하게되어, 폴리실리콘막의 하부구조물이 손상되는 것을 방지할 수 있다.
또한, 본 발명은 상기 패드질화막을 제거한 후에, 폴리실리콘막, 산화막 및 질화막이 동일 식각 선택비로 식각되는 조건에서 기판 상부의 결과물을 에치백함으로써, 트렌치 상부 코너의 라운딩 프로파일을 확보할 수 있고, 동시에, 소자분리막 상부 가장자리에서의 모트 발생을 최소화시킬 수 있다.

Claims (7)

  1. 액티브영역과 필드영역이 정의된 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에 필드영역을 노출시키는 패드산화막, 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막에 의해 노출된 기판의 필드영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 기판에 세정 공정을 진행하여 상기 패드산화막을 일부 리세스시키는 단계;
    상기 결과의 트렌치에 월 산화공정을 수행하여 상기 트렌치의 상부 코너를 라운딩시키는 단계;
    상기 라운딩 공정이 완료된 기판 상에 선형산화막, 선형질화막 및 매립산화막을 차례로 형성하는 단계;
    상기 패드질화막이 노출될 때까지 상기 결과물을 씨엠피하는 단계;
    상기 패드질화막을 제거하는 단계; 및
    상기 기판이 노출될 때까지 상기 결과물을 에치백하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘막은 100~300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 에치백 공정은 폴리실리콘막, 산화막 및 질화막이 동일 식각 선택비로 식각되는 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 에치백 공정은 RF 플라즈마 파워를 사용하여 30~100mT의 압력하에서 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 에치백 공정은 CF4, Ar 및 O2가 1 : 2 : 0.2의 비율로 혼합된 가스를 식각 가스로 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 5 항에 있어서, 상기 CF4, Ar 및 O2의 혼합 가스는 총유량을 150sccm 이하로 공급하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 5 항에 있어서, 상기 에치백 공정은 폴리실리콘막, 산화막 및 질화막의 식각 선택비가 동일해지는 시점까지 상기 O2 가스의 비율을 증가시키면서 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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