KR20060074078A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 에스펙트 비의 증가에 따른 트렌치 매립의 한계로 인한 결함 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다. 본 발명은, 반도체 기판 상에 패드산화막 및 패드질화막을 증착하는 단계; 상기 패드 질화막과 패드산화막 및 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 완전 매립하지 않는 두께로 기판 결과물 상에 희생산화막을 증착하는 단계; 상기 희생산화막 및 기판을 식각하여 상기 제1트렌치 저면에 상기 제1트렌치보다 작은 폭의 제2트렌치를 형성하는 단계; 상기 제2트렌치 내에 절연막을 매립시키는 단계; 상기 희생산화막을 제거하는 단계; 상기 제1트렌치 표면에 측벽 산화막을 형성하는 단계; 상기 측벽산화막을 포함한 기판 결과물 상에 라이너 질화막을 증착하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 매립절연막을 증착하는 단계; 상기 패드질화막이 노출되도록 매립절연막과 라이너 질화막을 CMP하는 단계; 및 상기 노출된 패드질화막을 제거하는 단계;를 포함한다.
Description
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기판 11: 패드산화막
12: 패드질화막 13: 제1트렌치
14: LP TEOS 산화막 15: 제2트렌치
16: 질화막 17: 측벽산화막
18: 라이너 질화막 19: HDP 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 에스펙트 비의 증가에 따른 트렌치 매립의 한계로 인한 결함 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하 게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
여기서, 기존의 소자분리막은 로코스(locos) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's beak)이 발생하기 때문에 소자 분리막의 면적을 증대시키는 단점이 있다.
따라서, 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다. 상기 STI 공정을 이용한 소자분리막 형성방법에 따르면, 소자분리막은 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는다.
이와 같은 STI 공정을 이용한 소자분리막 형성방법을 간략하게 설명하면 다음과 같다.
먼저, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성한 상태에서, 상기 막들을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키고, 연이어, 노출된 기판 영역을 식각하여 트렌치를 형성한다.
그런다음, 트렌치가 매립되도록 기판의 전 영역 상에 HDP-CVD(High density plasma-chemical vapor deposition) 방식을 통해 절연막을 증착하고, 상기 질화막이 노출될 때까지 절연막의 표면을 CMP(Chemical mechanical polishing)한 후, 상 기 패드질화막과 패드산화막을 제거하여 트렌치형의 소자분리막을 형성한다.
그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 트렌치의 매립dl 매립특성이 우수한 HDP-CVD 방식에 의해 이루어지고 있지만, 고집적화에 따라 트렌치의 폭이 더욱 감소되고 있고, 이에 따라, 에스펙트비(Aspect ratio)가 증가되고 있는 추세에서 상기 HDP-CVD 방식에 의한 절연막으로는 미세 폭의 트렌치 매립에 한계가 발생되고 있다.
다시 말해, 에스펙트 비가 작은 STI 공정에서는 HDP-CVD 방식에 의한 트렌치 매립에 어려움이 없지만, 리프레쉬 특성 향상을 위해 선형 질화막이 적용되어 에스펙트 비가 커질수록 STI 공정에서는 보이드(Void)의 발생없이 100％ 완벽하게 트렌치를 매립하는데 어려움이 있다.
이 결과, STI 공정에 따른 소자분리막은 후속하는 식각 및 세정 공정에서 보이드에 의해 손실이 유발됨으로써, 그 기능을 상실하고 있으며, 그래서, 소자 특성을 저하시키는 요인이 되고 있다.
따라서, 본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 에스펙트 비의 증가에 따른 트렌치 매립의 한계로 인한 결함 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해, 본 발명은, 반도체 기판 상에 패드산화막 및 패 드질화막을 증착하는 단계; 상기 패드 질화막과 패드산화막 및 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 완전 매립하지 않는 두께로 기판 결과물 상에 희생산화막을 증착하는 단계; 상기 희생산화막 및 기판을 식각하여 상기 제1트렌치 저면에 상기 제1트렌치보다 작은 폭의 제2트렌치를 형성하는 단계; 상기 제2트렌치 내에 절연막을 매립시키는 단계; 상기 희생산화막을 제거하는 단계; 상기 제1트렌치 표면에 측벽 산화막을 형성하는 단계; 상기 측벽산화막을 포함한 기판 결과물 상에 라이너 질화막을 증착하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 매립절연막을 증착하는 단계; 상기 패드질화막이 노출되도록 매립절연막과 라이너 질화막을 CMP하는 단계; 및 상기 노출된 패드질화막을 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
상기 제1트렌치는 1500Å 이하의 깊이로 형성한다.
상기 희생산화막은 LP TEOS 산화막으로 형성한다.
상기 제2트렌치는 200Å 이하의 폭 및 1500Å이하의 깊이로 형성한다.
상기 제2트렌치 내에 절연막을 매립시키는 단계는 상기 희생산화막의 일부분을 습식식각하여 트렌치내 공간을 확보하는 단계; 상기 미세트렌치를 매립하도록 미세트렌치를 포함한 기판 상에 질화막을 증착하는 단계;로 이루어진다.
상기 매립절연막은 HDP 산화막으로 형성한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 패드산화막(11) 및 패드질화막(12)을 증착한 다음, 상기 패드 질화막(12)을 패터닝하여 소자분리 영역의 패드산화막(11)을 노출시킨다. 이어서, 상기 패드질화막(12)을 마스크로 이용하여 패드산화막(11) 및 기판(10)을 식각하여 1500Å 이하의 깊이의 제1트렌치(13)를 형성한다.
도 2를 참조하면, 상기 제1트렌치(13)를 완전 매립하지 않는 두께로 기판 결과물 상에 LP-TEOS 산화막(14)을 증착한다. LP-TEOS 산화막(14)의 증착은 제1트렌치(13) 내의 LP TEOS 산화막(14) 사이에 대략 200 Å의 거리가 존재하도록 수행한다. 그런다음, 상기 LP TEOS 산화막(14) 및 기판(10)을 식각하여 상기 제1트렌치(13) 저면에 상기 제1트렌치보다 작은 폭의 제2트렌치(15)를 형성한다. 제2트렌치(15)는 200Å 이하의 폭 및 1500Å이하의 깊이로 형성한다.
도 3을 참조하면, 상기 LP TEOS 산화막(14)의 일부분을 습식식각하여 제1트렌치(13)내 공간을 확보하고, 상기 제2트렌치(15)를 매립하도록 제2트렌치(15)를 포함한 기판(10) 상에 질화막(16)을 증착한다.
도 4를 참조하면, 상기 LP TEOS 산화막(14)과 제1트렌치(13) 표면 및 패드질화막(12) 상에 잔류한 질화막(16)을 제거하고, 상기 제1트렌치(13) 표면에 측벽 산화막(17)을 80Å 두께로 형성한다. 이어서, 상기 측벽산화막(17)을 포함한 기판 결과물 상에 라이너 질화막(18)을 50Å 두께로 증착한다. 그런다음, 제1트렌치(13)를 매립하도록 기판 전면 상에 HDP 산화막(19)을 증착한다. 여기서,제1트렌치 (13)가 원하는 소자분리막 깊이보다 얕게 형성되어 HDP-CVD 산화막으로 매립가능한 에스펙트비를 갖기때문에, HDP 산화막으로 제1트렌치(13) 매립시 보이드를 발생시키지 않고 매립특성을 향상시킬 수 있다.
도 5를 참조하면, 패드질화막(12)이 노출되도록 HDP 산화막(19)과 라이너 질화막(18)을 CMP한 후, 노출된 패드질화막(12)을 제거하여 소자분리막을 형성한다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 일탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 트렌치를 2개로 나누어 제1트렌치를 에스펙트비가 작게 형성하고, 상기 제1트렌치 저면에 제2트렌치를 형성해 줌으로써, 트렌치 매립시 보이드의 발생을 방지할 수 있다. 따라서, 소자분리막의 신뢰성을 향상시킬 수 있음은 물론 소자 특성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판 상에 패드산화막 및 패드질화막을 증착하는 단계;상기 패드 질화막과 패드산화막 및 기판을 식각하여 제1트렌치를 형성하는 단계;상기 제1트렌치를 완전 매립하지 않는 두께로 기판 결과물 상에 희생산화막을 증착하는 단계;상기 희생산화막 및 기판을 식각하여 상기 제1트렌치 저면에 상기 제1트렌치보다 작은 폭의 제2트렌치를 형성하는 단계;상기 제2트렌치 내에 절연막을 매립시키는 단계;상기 희생산화막을 제거하는 단계;상기 제1트렌치 표면에 측벽 산화막을 형성하는 단계;상기 측벽산화막을 포함한 기판 결과물 상에 라이너 질화막을 증착하는 단계;상기 트렌치를 매립하도록 기판 전면 상에 매립절연막을 증착하는 단계;상기 패드질화막이 노출되도록 매립절연막과 라이너 질화막을 CMP하는 단계; 및상기 노출된 패드질화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제1트렌치는 1500Å 이하의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 희생산화막은 LP TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제2트렌치는 200Å 이하의 폭 및 1500Å이하의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제2트렌치 내에 절연막을 매립시키는 단계는 상기 희생산화막의 일부분을 습식식각하여 트렌치내 공간을 확보하는 단계; 상기 미세트렌치를 매립하도록 미세트렌치를 포함한 기판 상에 질화막을 증착하는 단계;로 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 매립절연막은 HDP 산화막으로 형성하는 것을 특징으로 하는 반도체 소 자의 소자분리막 형성방법.
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