CN1219771A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件,可以减少外围电路中MOSFET源/漏区的薄层电阻,而不会降低非易失性半导体存储单元的数据写速度。该器件包括在同一衬底上形成的非易失性存储单元和外围电路。非易失性存储单元由具有第一导电类型的第一组MOSFET形成,外围电路包括第一导电类型的第二组MOSFET,第一组MOSFET中的每一个都设有一个栅电极,其具有用于数据储存的浮置栅和基本没有硅化物膜的源/漏区。

Description

半导体器件及其制造方法
本发明涉及具有自对准硅化物(SALICIDE)结构的半导体器件及其制造方法，更具体地说，是涉及一种半导体器件，其具有由金属氧化物半导体场效性晶体管(MOSFET)构成的非易失性存储单元和在半导体器件衬底上含有MOSFET的外围电路，其中外围电路的MOSFET的源/漏区有硅化物层，而存储单元的MOSFET的源/漏区则没有硅化物层。此外还涉及这种半导体器件的制造方法。
在半导体集成电路器件中，半导体元件的微型化和集成度一直在持续不断地发展着。
近年来，根据0.15至0.25微米设计规则设计的高集成度的半导体集成电路(LSI)，诸如存储器和逻辑器件已经生产出来并被投入了使用。这些LSI通常是用MOSFET构成的。因为MOSFET可以比双极晶体管更易于微型化。
为了使在LSI上半导体元件集成度的不断提高，需要减少MOSFET栅电极的长度和源/漏区的宽度。但是，栅电极长度和源/漏区宽度的减少使它们的电阻增加，结果产生了一个问题，即对LSI的内部电路的操作速度有很坏的影响。
为了解决这一问题，低电阻的高熔点金属硅化物层已经被广泛用于微型化MOSFET中在单晶硅(Si)衬底上形成的源/漏区和由多晶态Si(即多晶硅)构成的栅电极。高熔点金属硅化物层一般位于栅电极和源/漏区的表面部分。
硅化物层一般是用公知的SALICIDE技术形成的。具体地说，首先，形成与单晶硅源/漏区和多晶硅栅电极接触的高熔点金属材料如钛(Ti)膜。然后，高熔点金属膜、源/漏区和栅电极被热处理以在高熔点金属膜和Si之间发生硅化作用。这样，在源/漏区和栅电极表面分别形成高熔点金属硅化物膜。最后，去除未发生硅化作用的高熔点金属膜。因为高熔点金属硅化物膜是按照与栅电极和隔离绝缘材料自对准的方式形成而没有使用任何掩模，这种方法被称为“自对准硅化物”技术，或“SALICIDE”技术。此外，带有这样形成的硅化物膜的源/漏区和栅电极也被称为“SALICIDE”结构。
图1A到1K显示了一种闪烁非易失性半导体存储器或称为闪烁电可擦除可编程只读存储器(EEPROM)的制造方法，其中使用了SALICIDE技术。
该存储器由多个用带浮置栅(floating gate)的n沟道MOSFET形成的非易失性存储单元和由n和p沟道MOSFET形成的外围电路构成。因此，外围电路具有互补型MOS(CMOS)结构。外围电路用于为存储单元提供控制操作，诸如读取操作和写入操作或再编程操作。存储单元以矩阵形式被设置在一个存储单元区中。外围电路的n和p沟道MOSFET则分别在外围NMOS和PMOS区域中设置。
为了简化说明的目的，将在下面对图1A到1K中存储单元的两个毗连的n沟道MOSFET、在外围电路中的n沟道MOSFET之一以及在外围电路中的p沟道MOSFET之一进行解释。
首先，如图1A所示，在p或n型单晶硅衬底101的主表面用公知的局部硅氧化(LOCOS)工艺选择性地形成特定深度的隔离绝缘层102，从而确定外围电路的外围NMOS区151和PMOS区152以及存储单元区153。
接下来，用光刻法形成图形化的光刻胶膜103a，其具有一个露出外围NMOS区151的窗口103aa。然后，用光刻胶膜103a作为掩模，将硼(B)选择性地离子注入到衬底101中，由此在外围NMOS区151形成一p型阱104，如图1B所示。此后，去除光刻胶膜103a。
与p型阱104相同的方法在外围PMOS区152形成一n型阱105，在存储单元区153形成一p型阱106，如图1C所示。
如图1D所示，用热氧化工艺在衬底101的整个主表面上形成二氧化硅(SiO2)膜137。通过连续的化学汽相淀积(CVD)工艺在整个二氧化硅膜137上形成多晶硅膜138(厚度约为150nm)，在整个多晶硅膜138上形成ONO膜139，在整个ONO膜139上形成一多晶硅钨硅化物(tungstenpolycide)膜140。ONO膜139通过三个堆叠的子膜即一个二氧化硅子膜、一个氮化硅(Si3N4)子膜和一个二氧化硅子膜构成。多晶硅钨硅化物膜140是一个掺杂质的多晶硅子膜和一个钨硅化物子膜构成的复合膜，掺杂的杂质一般为磷(P)。
然后，用光刻法形成图形化处理后的光刻胶膜103b，其具有一个覆盖栅电极区域的图形。然后，用光刻胶膜103b作为掩模，对多晶硅膜138、ONO膜139、多晶硅钨硅化物膜140相继图形化，由此形成在存储单元区153布置的n沟道MOSFET的栅电极111，如图1E所示。栅电极111是通过将剩下的多晶硅膜138、剩下的ONO膜139以及剩下的多晶硅钨硅化物膜140合成而形成的。在此图形化工艺中，未对二氧化硅膜137构图。
在整个二氧化硅膜137上形成一个多晶硅膜(未示出)，以覆盖整个衬底101，然后多晶硅膜被图形化以形成外围NMOS区151和PMOS区152中n和p沟道MOSFET的栅电极112。在此图形化工艺中，未对二氧化硅膜137构图。
用栅电极111和112作为掩模对二氧化硅膜137选择性地蚀刻，从而形成各栅氧化物膜107和108。这一阶段的状态如图1E所示。
在此步骤后，在衬底101未被覆盖的主表面上用CVD工艺形成二氧化硅膜(未示出)，以覆盖栅电极111和112。然后用各向异性蚀刻工艺深腐蚀掉二氧化硅膜，从而在栅电极111和112的每一侧形成侧壁间隔层113，如图1F所示。
用一个掩模覆盖外围PMOS区152，选择性地将一种n型杂质例如砷(As)离子注入到p型阱104和106中。这样，n型杂质以与栅电极111和112、侧壁间隔层113以及隔离绝缘层107自对准的方式被选择性地注入到p型阱104和106中。
按照与p型阱104和106中相同的方法，用一个掩模覆盖外围NMOS区151和存储单元区153，选择性地将一种p型杂质例如硼(B)离子注入到n型阱105中。这样，p型杂质以与栅电极111和112、侧壁间隔层113以及隔离绝缘层107自对准的方式被选择性地注入到n型阱105中。
在800到1000℃的温度下退火处理后，在p型阱104中形成了n型源/漏区114，在n型阱105中形成了p型源/漏区115，以及在p型阱106中形成了n型源/漏区114。这一阶段的状态如图1F所示。
接着，如图1G所示，在衬底101的整个表面上形成厚度约为50nm的钛(Ti)膜116。带有钛膜116的衬底101在氮(N2)的气氛中在常压、温度为600到650℃的条件下用热处理装置如灯退火装置热处理30到60秒钟。
这样，氮原子被扩散进Ti膜116中，以形成一含氮的Ti膜119，如图1H所示。同时，单晶硅源/漏区114和115以及栅电极112与含氮的Ti膜119进行化学反应，在硅化作用下产生钛硅化物(TiSi2)膜117a和117b。TiSi2膜117a位于源/漏区114和115的表面，TiSi2膜117b位于栅电极112的表面。
具有C49金相的TiSi2膜117a和117b有大约为60μΩ·cm的较高的电阻。
在此硅化作用的热处理之后，通过湿法腐蚀工艺用氨(NH3)的水溶液与双氧水(H2O2)的混合物去除未反应的含氮的Ti膜119，这样，在衬底101上选择性地留下了TiSi2膜117a和117b，如图1Ⅰ所示。
带有TiSi2膜117a和117b的衬底101在氮(N2)的气氛中在常压、温度为850℃的条件下用热处理装置如灯退火装置再次热处理约60秒钟。这样，由于相变使TiSi2膜117a和117b的金相由C49变为C54。
金相为C54的TiSi2膜117a和117b有一个相对较低的电阻，大约为20μΩ·cm。
通过CVD工艺形成用作层间绝缘层的厚SiO2膜120，以覆盖衬底101的整个表面。然后，SiO2膜120的整个表面用化学机械抛光(CMP)工艺进行平坦化处理，如图1J所示。
然后，图1K所示，用光刻法和腐蚀技术形成透过SiO2膜120直到源/漏区114、115和栅电极111、112的通孔。通过选择性地生长金属膜的工艺将金属栓塞121填入通孔中，以与源/漏区114、115和栅电极111、112接触。
最后，在SiO2膜120上形成铝(Al)膜(未示出)，然后，进行构图以形成与金属栓塞121接触的布线122。这样，源/漏区114、115和栅电极111、112与布线122电连接。
通过上述工艺步骤，就完成了常规的闪烁非易失性半导体存储器的制作。
从图1K可见，位于外围NMOS区151中的具有硅化物膜117a的n型源/漏区114、栅氧化物膜107、具有硅化物膜117b的栅电极112、以及侧壁间隔层113构成了外围电路的n沟道MOSFET 161。位于外围PMOS区152中的具有硅化物膜117a的p型源/漏区115、栅氧化物膜107、具有硅化物膜117b的栅电极112、以及侧壁间隔层113构成了外围电路的p沟道MOSFET 162。具有硅化物膜117a的n型源/漏区114、栅氧化物膜107、栅电极111、以及位于存储单元区153中的侧壁间隔层113构成了存储单元阵列的n沟道MOSFET 163。
对于图1A到1K所示的制造闪烁半导体存储器的常规制作方法，其目的是为了改善存储器的性能，并减薄外围NMOS和PMOS区域151和152中MOSFET的高熔点金属硅化物膜117a和117b。该方法存在一系列问题。
具体地说，当电子从浮置栅108被拉到存储单元区153中MOSFET163的源/漏区114中时，电子的移动速度需要越快越好。从这一点来说，最好是将源/漏区114中的掺杂浓度设置得尽可能地高。但是，在这种情况下存在一个问题，即如果用砷(As)作为源/漏区114的n型杂质，则难于产生高熔点的硅化物。这是因为，硅化作用受到掺杂进源/漏区114中的砷杂质的抑制，结果氮化作用变得比硅化作用更强。
解决这一问题有两种方案。第一种方案是减少源/漏区114的掺杂(即As)浓度。第二种方案是增加Ti膜116的厚度，从而抑制氮化作用与硅化作用之间的竞争或冲突。
但是，对于第一方案，如Y.Tang等人在1996年11月“IEEE电子器件通讯”(IEEE ELECTRON DEVICELETTERS，第17卷，第11其，第525到527页上发表的一篇文章中所公开的那样，Fowler-Nordheim隧道电流变小了。这就降低了电子从浮置栅108中拉出的速度，从而延迟了存储器的操作速度。
根据第二个方案，由于增加了Ti膜116的厚度，TiSi2膜117a和117b变得更厚。因此，由于器件微型化的趋势接近了TiSi2膜117a和117b，就产生了TiSi2膜117a和117b的浅p-n结，导致电流泄漏的增加。这就意味着Ti膜116的厚度的增加是与减少TiSi2膜117a和117b的要求相悖的。因此，也不能采用第二种方案。
因此，本发明的一个目的是提供一种半导体器件，能够减少外围电路的MOSFET源/漏区的薄层电阻，而不会降低非易失性存储器的数据写速度，并提供了这种器件的制作方法。
本发明的另一个目的是提供一种半导体器件，能够适应微型化的要求和改善性能，并提供了这种器件的制作方法。
通过下面的说明，上述的目的及其它未具体提及的目的对于本领域的技术人员将显而易见。
根据本发明的第一方面，提供了一种半导体器件，其由非易失性存储单元和在同一半导体衬底上的外围电路构成。
非易失性存储单元由第一组具有第一导电类型的MOSFET形成。外围电路包括第二组第一导电类型的MOSFET。
第一组MOSFET中的每一个都设有一个栅电极，其具有用于数据储存的浮置栅和基本没有硅化物膜的源/漏区。
第二组MOSFET中的每一个都设有具有硅化物膜的源/漏区，其掺杂浓度低于第一组MOSFET中的每一个的源/漏区的掺杂浓度。
在根据本发明第一方面的半导体器件中，在外围电路中的第一导电类型的第二组MOSFET的源/漏区的掺杂浓度比非易失性存储单元的第一组MOSFET源/漏区掺杂浓度低。因此，为了提高到非易失性存储单元的第一组MOSFET的从浮置栅源/漏区电子拉出速度(即对存储单元的存取速度)，第一组MOSFET的源/漏区的掺杂浓度可以根据需要增加。
另一方面，因为外围电路中的第二组MOSFET的源/漏区的掺杂浓度比非易失性存储单元的第一组MOSFET源/漏区掺杂浓度低，所以第二组MOSFET的源/漏区的薄层电阻要比第一组MOSFET源/漏区的薄层电阻高。但是，外围电路中的第二组MOSFET的源/漏区具有硅化物膜，而存储单元的第一组MOSFET源/漏区基本没有硅化物膜。所以第二组MOSFET的源/漏区的薄层电阻容易地与第一组MOSFET源/漏区的薄层电阻相同。
因此，外围电路中第二组MOSFET的源/漏区的薄层电阻值能够被减少至存储单元的第一组MOSFET的源/漏区的薄层电阻值，又不会降低存储单元的数据写速度。
这意味着半导体器件的微型化和性能改进两方面都能够实现。
在根据本发明第一方面的器件的优选实施例中，外围电路中第二组MOSFET的每一个都有一个SALICIDE结构。
在根据本发明第一方面的器件的另一优选实施例中，存储单元的第一组MOSFET的源/漏区的掺杂浓度等于或高于1×1019原子/cm3，而外围电路中第二组MOSFET的源/漏区的掺杂浓度低于1×1019原子/cm3。
在根据本发明第一方面的器件的另一优选实施例中，外围电路包括第二导电类型的第三组MOSFET，第二导电类型与第一导电类型相反，从而形成一CMOS结构。第三组MOSFET中的每一个都设有具有硅化物膜的源/漏区，其掺杂浓度低于第一组MOSFET的源/漏区掺杂浓度。
在此实施例中，优选地使外围电路中第三组MOSFET的每一个都具有SALICIDE结构。还有，最好使第三组MOSFET的源/漏区掺杂浓度低于1×1019原子/cm3。
根据本发明的第二方面，提供了一种半导体器件的制造方法，由下面的步骤(a)到(g)构成。
在步骤(a)，在一个单晶硅衬底上确定设置有非易失性存储单元的存储单元区以及设置有外围电路的外围电路区。
在步骤(b)，在存储单元区中，通过栅绝缘膜形成非易失性存储单元的第一组MOSFET的栅电极，在外围电路区中，通过栅绝缘膜形成外围电路的第二组MOSFET的栅电极。
第一组MOSFET的栅电极设置有用于储存数据的浮置栅。
在步骤(c)，在衬底上，在存储单元区中第一组MOSFET的栅电极和外围电路的第二组MOSFET的栅电极的每一侧形成绝缘侧壁间隔层。
在步骤(d)，利用侧壁间隔层和第一组与第二组MOSFET的栅电极作为掩模将第一种杂质选择性地离子注入到衬底中，以形成存储单元区中第一组MOSFET的源/漏区和外围电路的第二组MOSFET的源/漏区。
第二组MOSFET的源/漏区的掺杂浓度比第一组MOSFET的源/漏区掺杂浓度低。
在步骤(e)，形成第一高熔点金属膜以覆盖第一和第二组MOSFET。
在步骤(f)，通过第一高熔点金属膜与第二组MOSFET源/漏区的硅化反应在第二组MOSFET源/漏区上形成硅化物膜。
在步骤(f)中，在第一组MOSFET的源/漏区上几乎不形成任何硅化物膜。
在步骤(g)，去除未反应的高熔点金属膜。
对于根据本发明第二方面的半导体器件制造方法，显然可以制造出根据本发明第一方面的半导体器件。
在根据本发明第二方面的方法的一个优选实施例中，外围电路中的第二组MOSFET的每一个具有SALICIDE结构。
在根据本发明第二方面的方法的另一个优选实施例中，存储单元区的第一组MOSFET的源/漏区的掺杂浓度等于或高于1×1019原子/cm3，而外围电路区中第二组MOSFET的源/漏区的掺杂浓度低于1×1019原子/cm3。
在根据本发明第二方面的方法的又一个优选实施例中，外围电路区包括第二导电类型的第三组MOSFET，第二导电类型与第一导电类型相反，从而形成一CMOS结构。第三组MOSFET中的每一个都设有具有硅化物膜的源/漏区，其掺杂浓度低于第一组MOSFET的源/漏区掺杂浓度。
在此实施例中，优选地使外围电路中第三组MOSFET的每一个都具有SALICIDE结构。还有，最好使第三组MOSFET的源/漏区掺杂浓度低于1×1019原子/cm3。
在根据本发明第二方面的方法的再一个优选实施例中，在步骤(d)，将5×1015原子/cm2或更大剂量的第一种杂质离子注入到存储单元区，并用3×1015原子/cm2或更小剂量的第一种杂质离子注入到外围电路区中。
在根据本发明第二方面的方法的还有一个优选实施例中，在步骤(e)形成的第一高熔点金属膜具有30nm或更小的厚度。
在根据本发明第二方面的方法的还有一个优选实施例中，在步骤(e)形成的第一高熔点金属膜上形成第二高熔点金属膜。
在此实施例中，优选地第二高熔点金属膜的厚度与第一高熔点金属膜的厚度大致相等。
在根据本发明第二方面的方法的还有一个优选实施例中，外围电路区中第二组MOSFET的栅电极在其顶部有硅化物膜。
为使本发明可以更容易地实现，现在参考附图进一步描述本发明。
图1A到1K分别是显示闪烁非易失性存储器常规制造方法的部分截面图。
图2A到2K分别是显示根据本发明第一实施例制造闪烁非易失性存储器的方法的部分截面图。
图3A到3K分别是显示根据本发明第二实施例制造闪烁非易失性存储器的方法的部分截面图。
图4显示的是硅化物膜的薄层电阻与所掺杂的As离子之间的关系图。
图5显示的是硅化物膜的薄层电阻与硅化物膜宽度之间的关系图，其中Ti膜的厚度为50nm。
图6显示的是硅化物膜的薄层电阻与硅化物膜宽度之间的关系图，其中Ti膜的厚度为20nm。
图7显示的是硅化物膜的薄层电阻与Ti膜厚度之间的关系图，其中Ti膜的厚度为20nm。
下面将参考附图详细描述本发明的优选实施例。
以下参考附图2A到2K说明根据本发明第一实施例制造被称为闪烁EEPROM的闪烁非易失性半导体存储器的方法。
与图1A到1K所示的常规半导体存储器件相似，这种存储器件由带有浮置栅的n沟道MOSFET形成的多个非易失性存储单元和由具有CMOS结构的n-及p-沟道MOSFET形成的外围电路所构成。外围电路用于为存储单元提供控制操作，如读取操作和写入操作或再编程操作。存储单元在存储单元区中按矩阵形式排列。外围电路的n-及p-沟道MOSFET分别被设置在外围NMOS区和PMOS区。
但是，在附图2A到2K中，为了简化说明起见，只描述存储单元的两个毗连的n沟道MOSFET、在外围电路中的n沟道MOSFET之一以及在外围电路中的p沟道MOSFET之一。
首先，如图2A所示，在p或n型单晶硅衬底1的主表面用公知的LOCOS工艺选择性地形成特定深度的隔离绝缘层2，从而确定外围电路的外围NMOS区51和外围PMOS区52以及存储单元区53。
接下来，用光刻法形成图形化的光刻胶膜3a，其具有一个露出外围NMOS区51的窗口。然后，用光刻胶膜3a作为掩模，将硼(B)选择性地离子注入到衬底101中，由此在外围NMOS区51形成一p型阱4，如图2B所示。此后，去除光刻胶膜3a。
与p型阱4相同的方法在外围PMOS区52形成一n型阱5，在存储单元区53形成一p型阱6，如图2C所示。
如图2D所示，用热氧化工艺在衬底1的整个主表面上形成SiO2膜37。通过连续的CVD工艺在整个二氧化硅膜37上形成多晶硅膜38(厚度约为150nm)，在整个多晶硅膜38上形成ONO膜39，在整个ONO膜39上形成一多晶硅钨硅化物膜40。ONO膜39通过三个堆叠的子膜即一个二氧化硅子膜、一个氮化硅(Si3N4)子膜和一个二氧化硅子膜构成。多晶硅钨硅化物膜40是一个掺杂质的多晶硅子膜和一个钨硅化物子膜构成的复合膜，掺杂的杂质一般为磷(P)。
然后，用光刻法形成图形化的光刻胶膜3b，其具有一个覆盖要形成栅电极的区域的图形。然后，用光刻胶膜3b作为掩模，对多晶硅膜38、ONO膜39、多晶硅钨硅化物膜40相继图形化，由此形成在存储单元区53布置的n沟道MOSFET的栅电极11，如图2E所示。栅电极11是通过将剩下的多晶硅膜38、剩下的ONO膜39以及剩下的多晶硅钨硅化物膜40合成而形成的。在此图形化工艺中，未对二氧化硅膜37构图。
在整个二氧化硅膜37上形成一个多晶硅膜(未示出)，以覆盖整个衬底1，然后多晶硅膜被图形化以形成外围NMOS区51和PMOS区52中n和p沟道MOSFET所用的栅电极12。在此图形化工艺中，未对二氧化硅膜37构图。
用栅电极11和12作为掩模对二氧化硅膜37选择性地蚀刻，从而形成各栅氧化膜7和8。这一阶段的状态如图2E所示。
上述从图2A到图2E所示的步骤与示于图1A到1E的常规方法的步骤相同。
在此步骤后，在衬底1未被覆盖的主表面上用CVD工艺形成二氧化硅膜(未示出)，以覆盖栅电极11和12。然后用各向异性蚀刻工艺深腐蚀二氧化硅膜，从而在栅电极11和12的每一侧形成侧壁间隔层13，如图2F所示。
用一个掩模覆盖外围PMOS区52和存储单元区53，选择性地将一种n型杂质例如砷(As)离子注入到p型阱4中。这样，As以与栅电极11和12、侧壁间隔层13以及隔离绝缘层2自对准的方式被选择性地注入到p型阱4中。
类似地，用一个掩模覆盖外围NMOS区51和存储单元区53，选择性地将As离子注入到p型阱6中。这样，As杂质以与栅电极11和12、侧壁间隔层13以及隔离绝缘层2自对准的方式被选择性地注入到p型阱6中。
以与p型阱4和6相同的方式，用一个掩模覆盖外围NMOS区51和存储单元区53，将n型杂质如硼(B)离子注入到n型阱5中。B杂质以与栅电极12、侧壁间隔层13以及隔离绝缘层2自对准的方式被选择性地注入到n型阱5中。
在大约900℃的温度左右对离子注入As和B的衬底1进行退火处理后，通过As离子注入在p型阱4中形成了n型源/漏区14a，通过B离子注入在n型阱5中形成了p型源/漏区15，以及通过As离子注入在p型阱6中形成了n型源/漏区14b。这一阶段的状态如图2F所示。
在上述两个As离子注入的步骤中，对存储单元区53的p型阱6，注入剂量被设为大约8×1015原子/cm2的高值，而对外围NMOS区51中的p型阱4，注入剂量被设为大约1×1015原子/cm2的较低值。这种剂量的设置是基于下面的原因。
图4显示了的是硅化后的单晶硅衬底的As离子注入区薄层电阻与所掺杂的As离子剂量之间的关系图，其中硅化物膜的线宽被设为0.2微米和10微米。
从图4可见，当剂量较低时薄层电阻的值为10Ω/口，而当剂量增加到大约5×1015原子/cm2时，薄层电阻的值急剧增加到90Ω/口。薄层电阻的值为约90Ω/口时，就大约与没有硅化物膜的As离子注入区的薄层电阻值相同。这一现象的原因被假定为，如果As的剂量大约等于5×1015原子/cm2时，就难以形成高熔点金属硅化物膜，而如果As的剂量大于或等于7×1015原子/cm2时，基本上就不再形成高熔点金属硅化物膜了。
因此，如果As的剂量被设置为小于5×1015原子/cm2时，由于硅化作用而形成高熔点金属硅化物膜；但是，如果As的剂量被设置为大于或等于5×1015原子/cm2时，就难以或不再形成高熔点金属硅化物膜。换言之，可以通过考虑5×1015原子/cm2这一阈值来设置As的剂量值从而控制高熔点金属硅化物膜的形成。
为了保证在外围电路NMOS区51的p型阱4中形成理想的高熔点金属硅化物膜，最好是将阱4所用的剂量设为比大约为5×1015原子/cm2的这一阈值低许多，例如为5×1015原子/cm2或更低。
如果存储单元区53中阱6所用的剂量大约为等于5×1015原子/cm2或更大时，As离子注入区的掺杂浓度将为1×1019原子/cm3或更高。如果外围NMOS区51的p型阱4中所用的剂量设为低于为5×1015原子/cm2,As离子注入区的掺杂浓度将低于1×1019原子/cm3。
接下来，如图2G所示，在衬底1的整个表面上溅射形成厚度约为20nm的钛(Ti)膜16。带有钛膜16的衬底1在氮(N2)的气氛中在气压为33mTorr、温度为700℃左右的条件下用灯退火装置热处理30秒钟。
这样，氮原子被扩散进Ti膜16中，以形成一含氮的Ti膜19，如图2H所示。同时，单晶硅源/漏区14a和15以及栅电极12与含氮的Ti膜19进行化学反应，在硅化作用下产生硅化钛(TiSi2)膜17a和17b。TiSi2膜17a位于外围电路NMOS和PMOS区51和52的源/漏区14a和15的表面，TiSi2膜17b位于外围电路NMOS和PMOS区51和52的栅电极12的表面。
因为As的大剂量和高掺杂浓度，在存储单元区53中的源/漏区14b，硅化作用被抑制。因此，在源/漏区14b基本上没有形成TiSi2膜。
具有C49金相(phase)的TiSi2膜17a和17b有较高的电阻。
因为上述用于硅化作用的退火处理是在氮气气氛中气压为33mTorr的条件下进行的，由氮化作用反应产生的向Ti膜16的氮扩散由于氮气气氛中氮提供速度的降低而被抑制。结果，在Ti膜16的氮扩散距离变短。这意味着Ti膜16的氮化反应被抑制，同时，即使由于器件微型化而使Ti膜16的厚度减小，Ti膜16与在硅衬底1的接触区进行的硅化反应也能得到保证。
从这一说明可见，最好是在低压条件下在氮气氛围中进行上述硅化作用的退火处理。优选的氮气压为100mTorr以下，最好是在50mTorr以下。
因为Ti膜16的厚度小于20nm，而硅化作用的退火处理是在氮气氛中进行的，这样构成的TiSi2膜就有一个理想的厚度。同时，扩散到Ti膜16中的硅在SiO2侧壁间隔层13和SiO2隔离绝缘层2上被抑制，因此，可以有效地防止间隔层13和绝缘层2上TiSi2的过度生长。
已经知道由于含氮Ti膜19渗入到硅衬底1的相应区域中的沉陷行为而使硅化作用被加速。在这一硅化作用过程中，含氮Ti膜19由其周围的材料如侧壁间隔层13和绝缘层2机械支撑。因此，如果含氮Ti膜19的宽度比较小，膜19的沉陷行为被周围材料所阻止，硅化作用被抑制。
含氮Ti膜19或Ti膜16的厚度减少(例如大约为20nm或更少)对于消除或减轻硅化作用的抑制效应是有效的。
图5显示的是厚硅化钛膜TiSi2(厚度为50nm)的薄层电阻与硅化钛膜宽度之间的关系图，图6显示的是薄硅化钛膜(厚度为20nm)的薄层电阻与硅化钛膜宽度之间的关系图。
从图5可见，当As剂量大时，厚硅化钛膜(厚度为50nm)的薄层电阻随硅化钛膜宽度而改变，从图6可见，即使当As剂量大时，薄硅化钛膜(厚度为20nm)的薄层电阻也是与硅化钛膜宽度无关的一个近似常量。
图7显示的是薄层电阻差(Rs-R0)与TiSi2膜厚度之间的关系图，其中Rs是宽度为0.2微米或0.5微米的TiSi2膜的薄层电阻，而R0是宽度为1.0微米或更大的TiSi2膜的薄层电阻。
从图7可见，如果TiSi2膜厚度为30nm或更小，就可以抑制TiSi2膜的薄层电阻变化。
在上述硅化作用的热处理或退火处理之后，通过湿法腐蚀工艺用氨(NH3)的水溶液与双氧水(H2O2)的混合物去除未反应的含氮的Ti膜19，这样，在衬底1上选择性地留下了TiSi2膜17a和17b，如图2Ⅰ所示。
带有TiSi2膜17a和17b的衬底1在氩(Ar)的气氛中在常压、温度为800℃左右的条件下用灯退火装置再次热处理约10秒钟。这样，由于相变使TiSi2膜17a和17b的金相由C49变为电阻值较低的C54。
由于这一热处理不是在氮气氛下而是在氩气氛下进行的，其另外还有一个优点，即与在氮气氛下热处理相比，后者的相变温度降低，从而抑制了由于热处理导致的MOSFET性能或特性的劣化。
通过CVD工艺形成用作层间绝缘层的厚SiO2膜20，以覆盖衬底1的整个表面。然后，SiO2膜20的整个表面用CMP工艺进行平坦化处理，如图2J所示。
然后，图2K所示，用光刻法和腐蚀技术形成透过SiO2膜20直到源/漏区14a、14b和15以及栅电极11、12的通孔。通过选择性地生长金属膜的工艺将金属栓塞21填入通孔23中，以与源/漏区14a、14b、15和栅电极11、12接触。
最后，在SiO2膜20上形成铝(Al)膜(未示出)，然后，进行构图以形成与金属栓塞21接触的布线22。这样，源/漏区14a、15和栅电极11、12与布线22电连接。
通过上述工艺步骤，就完成了根据第一实施例的闪烁非易失性半导体存储器的制作。
如图2K所示，位于外围NMOS区51中的具有硅化物膜17a的n型源/漏区14a、栅氧化物膜7、具有硅化物膜17b的栅电极12、以及侧壁间隔层13构成了外围电路的n沟道MOSFET 61。位于外围PMOS区52的具有硅化物膜17a的p型源/漏区15、栅氧化物膜7、具有硅化物膜17b的栅电极12、以及侧壁间隔层13构成了外围电路的p沟道MOSFET 62。位于存储单元区53中的几乎没有硅化物膜的n型源/漏区14b、栅氧化物膜7、栅电极11、以及侧壁间隔层13构成了存储单元阵列的n沟道MOSFET 63。
对于根据本发明第一实施例的闪烁非易失性半导体存储器，外围电路中每个n沟道MOSFET 61的源/漏区14a的As掺杂浓度比非易失性存储单元中的n沟道MOSFET 63的源/漏区14b的As掺杂浓度低。因此，为了提高从多晶硅浮置栅8到非易失性存储单元中的n沟道MOSFET 63的源/漏区14b的电子移动速度(即存储单元的存取速度)，MOSFET 63的源/漏区14b的掺杂浓度可以根据需要增大。
另一方面，因为外围电路中的MOSFET 61源/漏区14a的掺杂浓度比存储单元中MOSFET 63源/漏区14b的掺杂浓度低，MOSFET 61源/漏区14a的薄层电阻比MOSFET 63源/漏区14b的薄层电阻值高。但是，外围电路中的MOSFET 61源/漏区14a具有硅化物膜17a，而存储单元中MOSFET 63源/漏区14b几乎没有硅化物膜。因此，MOSFET 61源/漏区14a的薄层电阻值与第一MOSFET 63的薄层电阻值很容易相等。
因此，外围电路中的MOSFET 61源/漏区14a的薄层电阻可以被减少至存储单元中MOSFET 63源/漏区14b的理想低电阻，而不会降低存储单元中的数据写速度。
这意味着既可以实现半导体存储器件的微型化也能够改善其性能。
以下参考附图3A到3K说明根据本发明第二实施例制造被称为闪烁EEPROM的闪烁非易失性半导体存储器的方法。
附图3A到3F所描述的第二实施例中的工艺过程与附图2A到2F中的一样。因此，图3A到3F中与图2A到2F中相同的元件使用了一致的标号，从而省略了图3A到3F中步骤的描述，以简化说明。
接下来，如图3G所示，通过溅射工艺在衬底1的整个表面上形成厚度约为20nm的Ti膜16。然后，用反应溅射工艺在钛膜16上形成厚度约为20nm的氮化钛(TiN)膜78。
从这一描述可见，与第一实施例不同，在第二实施例中，将Ti膜16和TiN膜78复合在一起作为高熔点金属膜。
接着，带有Ti膜16和TiN膜78的衬底1在Ar气氛中在常压、温度为700℃的条件下用灯退火装置热处理30秒。这样，在TiN膜78中的氮原子被扩散进下方的Ti膜16以形成一含氮Ti膜79，如图3H所示。同时，单晶硅源/漏区14a和15以及多晶硅栅电极12与含氮Ti膜79进行化学反应，产生TiSi2膜17a和17b，其由于硅化作用而具有C49金相。
TiSi2膜17a位于外围NMOS和PMOS区51和52的源/漏区14a和15的表面。TiSi2膜17b位于外围NMOS和PMOS区51和52的栅电极12的表面。
因为As的大剂量和高掺杂浓度，在存储单元区53中的源/漏区14b，硅化作用被抑制。因此，在源/漏区14b基本上没有形成TiSi2膜。
因为上述用于硅化作用的退火处理是在氩气氛中进行的，由于含Ti膜79中氮扩散速度的降低而使TiN膜78向Ti膜16的氮扩散被抑制。结果，Ti膜16的氮化反应被抑制，同时，即使由于器件微型化而使Ti膜16的厚度减小，Ti膜16与在硅衬底1的接触区进行的硅化反应也能得到保证。
在SiO2侧壁间隔层13和SiO2隔离绝缘层2上，含氮Ti膜79的钛氮比为Ti∶N=2∶1。这是由在硅化作用的退火处理前Ti膜16和TiN膜78的厚度比确定的。当在Ti膜16与硅衬底1以及多晶硅栅电极12之间的界面处进行硅化反应时，Ti膜16变为在在SiO2侧壁间隔层13和SiO2隔离绝缘层2上的含氮Ti膜79。因此，扩散到侧壁间隔层13和隔离绝缘层2表面上的硅原子被阻止与Ti膜16的钛原子反应。这样可以有效地防止间隔层13和绝缘层2上TiSi2的过度生长。
同时，与硅衬底1和多晶硅栅电极12接触的Ti膜16被氮化。因此，硅化作用被抑制，从而TiSi2膜17a和17b具有理想的厚度。
在上述硅化作用的热处理或退火处理后，通过湿法腐蚀工艺用氨(NH3)的水溶液与双氧水(H2O2)的混合物去除未反应的含氮的Ti膜79，这样，在衬底1上选择性地留下了TiSi2膜17a和17b，如图3Ⅰ所示。
带有TiSi2膜17a和17b的衬底1在氩(Ar)的气氛中在常压、温度为800℃左右的条件下用灯退火装置再次热处理约10秒钟。这样，由于相变使TiSi2膜17a和17b的金相由C49变为电阻值较低的C54。
图3J到3K所示的后续过程与图2J到2K所示的第一实施例一样，图3J到3K中与图2J到2K中相同的元件使用了一致的标号，从而省略了图3J到3K中步骤的描述。
通过上述工艺步骤，就完成了根据第二实施例的闪烁非易失性半导体存储器的制作。
如图3K所示，根据第二实施例的闪烁非易失性半导体存储器与第一实施例具有相同的结构。因此，显然也与第一实施例有相同的优点。
在上述第一和第二实施例中，硅化作用的热处理过程和C49/C54金相转变是在Ar的气氛中进行的。但是，这些过程可以在任何其它惰性气体如氖(Ne)、氦(He)或真空当中进行。
还有，在上述第一和第二实施例中用砷(As)作为MOSFET源/漏区的n型杂质。但是，
也可以用磷(P)来代替As。
尽管描述了本发明的优选实施例，对本领域的技术人员来说，显然可以在不背离本发明精神的前提下作出各种修改。因此，本发明的范围仅由权利要求限定。

Claims (17)

1．半导体器件，包括：
在半导体衬底上设置的非易失性存储单元；
(a)所述非易失性存储单元由具有第一导电类型的第一组MOSFET形成；
所述第一组MOSFET中的每一个都设有一个栅电极，其具有用于数据储存的浮置
栅和基本没有硅化物膜的源/漏区；
(b)在所述半导体衬底上设置的外围电路；
所述外围电路包括第一导电类型的第二组MOSFET；
所述第二组MOSFET中的每一个都设有具有硅化物膜的源/漏区，其掺杂浓度低
于所述第一组MOSFET中的每一个的源/漏区的掺杂浓度。
2．根据权利要求1所述的半导体器件，其特征在于在所述外围电路中的所述第二组MOSFET中的每一个都具有SALICIDE结构。
3．根据权利要求1所述的半导体器件，其特征在于在所述存储单元中的所述第一组MOSFET的所述源/漏区的所述掺杂浓度等于或高于1×1019原子/cm3，而所述外围电路中所述第二组MOSFET的所述源/漏区的所述掺杂浓度低于1×1019原子/cm3。
4．根据权利要求1所述的半导体器件，其特征在于每个所述外围电路包括第二导电类型的第三组MOSFET，所述第二导电类型与所述第一导电类型相反，从而形成一CMOS结构；和
所述第三组MOSFET中的每一个都设有具有硅化物膜的源/漏区，其掺杂浓度低于所述第一组MOSFET的源/漏区掺杂浓度。
5．根据权利要求4所述的半导体器件，其特征在于在所述外围电路中的所述第三组MOSFET的每一个都具有SALICIDE结构。
6．根据权利要求4所述的半导体器件，其特征在于所述第三组MOSFET的所述源/漏区的所述掺杂浓度低于1×1019原子/cm3。
7．半导体器件的制造方法，包括如下步骤：
(a)在一个单晶硅衬底上确定设置有非易失性存储单元的存储单元区以及设置有外围电路的外围电路区；
(b)在所述存储单元区中，通过栅绝缘膜形成所述非易失性存储单元的第一组MOSFET的栅电极，在所述外围电路区中，通过栅绝缘膜形成所述外围电路的第二组MOSFET的栅电极；
所述第一组MOSFET的栅电极设置有用于储存数据的浮置栅。
(c)在所述衬底上，在所述存储单元区中所述第一组MOSFET的所述栅电极和所述外围电路区的所述第二组MOSFET的所述栅电极的每一侧形成绝缘侧壁间隔层；
(d)利用所述侧壁间隔层和所述第一组与第二组MOSFET的所述栅电极作为掩模，将第一种杂质选择性地离子注入到所述衬底中，以形成所述存储单元区中所述第一组MOSFET的源/漏区和所述外围电路的所述第二组MOSFET的源/漏区；
所述第二组MOSFET的所述源/漏区的掺杂浓度比所述第一组MOSFET的所述源/漏区掺杂浓度低；
(e)形成第一高熔点金属膜以覆盖所述第一和第二组MOSFET。
(f)通过所述第一高熔点金属膜与所述第二组MOSFET源/漏区的硅化反应在所述第二组MOSFET的所述源/漏区上形成硅化物膜；
在所述第一组MOSFET的源/漏区上几乎不形成任何硅化物膜；
(g)去除未反应的所述高熔点金属膜。
8．根据权利要求7所述的半导体器件制造方法，其中所述第二组MOSFET的每一个都具有SALICIDE结构。
9．根据权利要求7所述的半导体器件制造方法，其中所述存储单元区的所述第一组MOSFET的所述源/漏区的掺杂浓度等于或高于1×1019原子/cm3，而所述外围电路区中所述第二组MOSFET的所述源/漏区的掺杂浓度低于1×1019原子/cm3。
10．根据权利要求7所述的半导体器件制造方法，其中所述外围电路区包括第二导电类型的第三组MOSFET，所述第二导电类型与所述第一导电类型相反，从而形成一CMOS结构；和
所述第三组MOSFET中的每一个都设有具有硅化物膜的源/漏区，其掺杂浓度低于所述第一组MOSFET的所述源/漏区掺杂浓度。
11．根据权利要求10所述的半导体器件制造方法，其中所述外围电路中的所述第三组MOSFET的每一个都具有SALICIDE结构。
12．根据权利要求10所述的半导体器件制造方法，其中所述第三组MOSFET的所述源/漏区的掺杂浓度低于1×1019原子/cm3。
13．根据权利要求7所述的半导体器件制造方法，其中在所述步骤(d)中，将5×1015原子/cm2或更大剂量的所述第一种杂质离子注入到所述存储单元区，并用3×1015原子/cm2或更小剂量的所述第一种杂质离子注入到所述外围电路区中。
14．根据权利要求7所述的半导体器件制造方法，其中在所述步骤(e)形成的所述第一高熔点金属膜具有30nm或更小的厚度。
15．根据权利要求7所述的半导体器件制造方法，其中在所述步骤(e)形成的所述第一高熔点金属膜上形成第二高熔点金属膜。
16．根据权利要求15所述的半导体器件制造方法，其中所述第二高熔点金属膜的厚度与第一高熔点金属膜的厚度大致相等。
17．根据权利要求7所述的半导体器件制造方法，其中所述外围电路区中的所述第二组MOSFET的所述栅电极在其顶部有硅化物膜。
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