CN103310835A

CN103310835A - 存储单元以及存储阵列

Info

Publication number: CN103310835A
Application number: CN2013100147270A
Authority: CN
Inventors: 林子贵; 廖宏仁; 廖忠志; 陈炎辉
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2012-03-15
Filing date: 2013-01-15
Publication date: 2013-09-18
Anticipated expiration: 2033-01-15
Also published as: US20130242644A1; US9336859B2; US9099199B2; CN103310835B; US20150310908A1

Abstract

本发明公开的一种存储单元包括：第一、第二和第三列器件。第一列器件包括第一下拉晶体管、第二下拉晶体管、第一开关以及第二开关。第二列器件包括第三下拉晶体管、第四下拉晶体管、第三开关，以及第四开关。第三列器件包括第一上拉晶体管以及第二上拉晶体管。第一上拉晶体管、第一下拉晶体管以及第三下拉晶体管被连接成为第一反相器，以及第二上拉晶体管、第二下拉晶体管以及第四下拉晶体管被连接成为第二反相器。第一反相器和第二反相器交叉连接。第一开关、第二开关、第三开关以及第四开关与第一及第二反相器的输出端连接。本发明还公开了存储阵列。

Description

存储单元以及存储阵列

技术领域

本发明涉及半导体领域，更具体地，涉及存储单元以及存储阵列。

背景技术

静态随机存取存储器(SRAM)是一种使用双稳态锁存电路以存储数据的半导体存储器。SRAM可用于保存数据，但是保留通常意义上的易失性，即在存储器掉电时，数据最终丢失。SRAM电路包括多个SRAM存储单元。典型地，一个SRAM单元包括一对开关或传输门晶体管，通过这些可自SRAM单元中读取数据或将数据写入SRAM单元，这种SRAM单元被称为单端口SRAM单元。另一种类型的SRAM单元是指双端口SRAM单元，它包括两对开关或传输门晶体管。可通过同时使用不同端口(例如：两对不同的开关)的两种不同的电路来读取存储在双端口SRAM单元中的数据。而且，对于共享相同位线的双端口SRAM单元来说，当使用第一端口读取存储在双端口SRAM单元中的一个的数据时，可使用第二端口对双端口SRAM单元中的另一个进行存取。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种存储单元，包括：

第一数据节点、第一互补数据节点、第二数据节点以及第二互补数据节点；

第一下拉晶体管、第二下拉晶体管、第一开关和第二开关，沿第一方向对准成为第一列器件；

第三下拉晶体管、第四下拉晶体管、第三开关和第四开关，沿所述第一方向对准成为第二列器件；以及

第一上拉晶体管和第二上拉晶体管，沿所述第一方向对准成为第三列器件；

所述第一上拉晶体管、所述第一下拉晶体管以及所述第三下拉晶体管被连接成为第一反相器，所述第一反相器具有第一输出端；

所述第二上拉晶体管、所述第二下拉晶体管以及所述第四下拉晶体管被连接成为第二反相器，所述第二反相器具有第二输出端；

所述第一反相器和所述第二反相器交叉连接，以及

所述第一开关、所述第二开关、所述第三开关以及所述第四开关布置成分别：

(1)将所述第一输出端与所述第一数据节点连接；

(2)将所述第一输出端与所述第二数据节点连接；

(3)将所述第二输出端与所述第一互补数据节点连接；以及

(4)将所述第二输出端与所述第二互补数据节点连接。

在可选实施例中，所述第一开关和所述第三开关布置成分别将所述第一输出端与所述第一数据节点连接以及将所述第二输出端与所述第一互补数据节点连接；以及所述第二开关和所述第四开关布置成分别将所述第一输出端与所述第二数据节点连接以及将所述第二输出端与所述第二互补数据节点连接。

在可选实施例中，所述第三列器件设置在所述第一列器件与所述第二列器件之间。

在可选实施例中，所述第一上拉晶体管、所述第一下拉晶体管以及所述第三下拉晶体管布置成沿第二方向的第一行器件，以及所述第二上拉晶体管、所述第二下拉晶体管以及所述第四下拉晶体管布置成沿所述第二方向的第二行器件。

在可选实施例中，所述第一开关和所述第三开关布置成沿所述第二方向的第三行器件，以及所述第二开关和所述第四开关沿布置成所述第二方向的第四行器件。

在可选实施例中，所述第一下拉晶体管、所述第二下拉晶体管、所述第一开关和所述第二开关设置在衬底的第一有源区，以及所述第三下拉晶体管、所述第四下拉晶体管、所述第三开关和所述第四开关设置在所述衬底的第二有源区。

在可选实施例中，所述第一上拉晶体管和所述第二上拉晶体管设置在所述衬底的第三有源区。

在可选实施例中，存储单元还包括：第一电源线，沿所述第一方向并且位于所述第一上拉晶体管和所述第二上拉晶体管的上方；第二电源线，沿所述第一方向并且位于所述第一下拉晶体管、所述第二下拉晶体管、所述第一开关以及所述第二开关的上方；第三电源线，沿所述第一方向并且位于所述第三下拉晶体管、所述第四下拉晶体管、所述第三开关以及所述第四开关的上方；第一数据线，沿所述第一方向并且位于所述第一电源线和所述第二电源线之间；以及第二数据线，沿所述第一方向并且位于所述第一电源线和所述三电源线之间。

根据本发明的另一个方面，还提供了一种存储阵列，包括：

沿列向对准的第一存储单元以及第二存储单元，所述第一存储单元和所述第二存储单元中的每一个均包括：

一对交叉连接的反相器，具有第一输出端以及第二输出端；

第一开关，在所述一对交叉连接的反相器的沿所述列方向的第一侧，并且电连接到所述第一输出端或者所述第二输出端；

第二开关，沿所述列方向与所述第一开关对准，并且在所述一对交叉连接的反相器的与所述第一侧相对的第二侧，以及电连接到所述第一输出端或者所述第二输出端；

第三开关，在该对交叉连接的反相器的所述第一侧，并且电连接到所述第一输出端或者所述第二输出端；以及

第四开关，沿所述列方向与所述第三开关对准，并且在该对交叉连接的反相器的所述第二侧，以及电连接到所述第一输出端或者所述第二输出端；

第一数据线，沿所述列方向并且位于所述第一开关和所述第二开关的上方；

第一互补数据线，沿所述列方向并且位于所述第三开关和所述第四开关的上方；

第二数据线，沿所述列方向并且位于所述第一开关和所述第二开关的上方；以及

第二互补数据线，沿所述列方向并且位于所述第三开关和所述第四开关的上方。

在可选实施例中，所述第一数据线电连接到所述第一存储单元的第一开关以及所述第二存储单元的第二开关；所述第一互补数据线电连接到所述第一存储单元的所述第三开关以及所述第二存储单元的所述第四开关；所述第二数据线电连接到所述第一存储单元的第二开关以及所述第二存储单元的第一开关；以及所述第二互补数据线电连接到所述第一存储单元的第四开关以及所述第二存储单元的第三开关。

在可选实施例中，所述存储阵列还包括：第一电源线，沿所述列方向并且位于所述第一数据线和所述第一互补数据线之间。

在可选实施例中，所述存储阵列还包括：第二电源线，沿所述列方向并且位于所述第一数据线和所述第二数据线之间；以及第三电源线，沿所述列方向并且位于所述第一互补数据线和所述第二互补数据线之间。

在可选实施例中，所述存储阵列还包括：第一字线，沿行方向并且电连接到所述第一存储单元的第一开关和所述第一存储单元的第三开关；以及第二字线，沿所述行方向并且电连接到所述第一存储单元的第二开关和所述第一存储单元的第四开关。

在可选实施例中，所述第一存储单元或所述第二存储单元中的所述一对交叉连接的反相器包括：第一反相器，包括第一上拉晶体管、第一下拉晶体管以及第三下拉晶体管；以及第二反相器，包括第二上拉晶体管、第二下拉晶体管以及第四下拉晶体管。

在可选实施例中，所述第一存储单元或所述第二存储单元包括：

所述第一下拉晶体管、所述第二下拉晶体管、所述第一开关以及所述第二开关沿所述列方向对准；以及所述第三下拉晶体管、所述第四下拉晶体管、所述第三开关以及所述第四开关沿所述列方向对准。

在可选实施例中，所述第一上拉晶体管和所述第二上拉晶体管沿所述列方向对准。

根据本发明的又一个方面，还提供了一种存储单元，包括：

衬底，所述衬底包括第一有源区、第二有源区和第三有源区；

设置在所述第一有源区并沿列方向对准的第一下拉晶体管、第二下拉晶体管、第一开关和第二开关；

设置在所述第二有源区并沿所述列方向对准的第三下拉晶体管、第四下拉晶体管、第三开关和第四开关；以及

设置在所述第三有源区的第一上拉晶体管和第二上拉晶体管；

所述第一上拉晶体管、所述第一下拉晶体管和所述第三下拉晶体管被连接成为第一反相器，所述第一反相器具有第一输出端；

所述第二上拉晶体管、所述第二下拉晶体管和所述第四下拉晶体管被连接成为第二反相器，所述第二反相器具有第二输出端；

所述第一反相器和所述第二反相器交叉连接；以及

所述第一开关、所述第二开关、所述第三开关以及所述第四开关中的每一个都电连接到所述第一输出端或者所述第二输出端。

在可选实施例中，所述第一开关和所述第三开关布置成连接相对应的所述第一输出端和所述第二输出端，以及所述第二开关和所述第四开关布置成连接相对应的所述第一输出端和所述第二输出端。

在可选实施例中，所述第三有源区设置在所述第一有源区和所述第二有源区之间。

根据本发明的再一个方面，还提供了一种存储单元，包括：

具有第一输出端的第一反相器，所述第一反相器包括第一上拉晶体管、第一下拉晶体管和第二下拉晶体管；

具有第二输出端的第二反相器，所述第二反相器包括第二上拉晶体管、第三下拉晶体管和第四下拉晶体管，所述第一反相器和所述第二反相器交叉连接；

连接到所述第一输出端的第一开关和第二开关；以及

连接到所述第二输出端的第三开关和第四开关；

所述第一下拉晶体管、所述第二下拉晶体管以及所述第一开关、所述第二开关、所述第三开关和所述第四开关中的两个开关沿第一方向对准成为第一列器件；

所述第三下拉晶体管、所述第四下拉晶体管以及所述第一开关、所述第二开关、所述第三开关和所述第四开关中的另外两个开关沿所述第一方向对准成为第二列器件；以及

所述第一上拉晶体管和所述第二上拉晶体管沿所述第一方向对准成为第三列器件。

在可选实施例中，所述第三列器件设置在所述第一列器件和所述第二列器件之间。

在可选实施例中，所述第一上拉晶体管、所述第一下拉晶体管以及所述第三下拉晶体管沿第二方向布置成为第一行器件，以及所述第二上拉晶体管、所述第二下拉晶体管和所述第四下拉晶体管沿所述第二方向布置成为第二行器件。

在可选实施例中，所述第一开关和所述第三开关沿所述第二方向布置成为第三行器件，以及所述第二开关和所述第四开关沿所述第二方向布置成为第四行器件。

在可选实施例中，所述存储单元还包括：第一电源线，沿所述第一方向并且位于所述第一上拉晶体管和所述第二上拉晶体管的上方；第二电源线，沿所述第一方向并且位于所述第一下拉晶体管、所述第二下拉晶体管、所述第一开关和所述第二开关的上方；第三电源线，沿所述第一方向并且位于所述第三下拉晶体管、所述第四下拉晶体管、所述第三开关和所述第四开关的上方；第一数据线，沿所述第一方向并且位于所述第一电源线和所述第二电源线之间；以及第二数据线，沿所述第一方向并且位于所述第一电源线和所述第三电源线之间。

附图说明

通过实例示出了一个或多个实施例，但不用于限制本发明的范围，在附图的各视图中，相同的参考数字用于表示相同的元件，其中：

图1是根据一个或多个实施例的双端口存储单元的示意图；

图2A是根据一个或多个实施例的双端口存储单元的各种部件的布局方案图；

图2B是根据一个或多个实施例的各互连路径与图2A中的双端口存储单元的部件一起使用的的布局方案图；

图2C是根据一个或多个实施例的存储阵列的一存储单元列中的各部件的布局方案图；以及

图3A-3C是根据一个或多个实施例的描绘了具有不同数量互连结构层的双端口存储单元的布局方案图。

具体实施方式

以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。根据工业的标准操作，图中的各部件未按比例绘制，只是用来示例。

与空间相关的术语，例如，“下部的”、“上部的”、“水平的”、“垂直的”，“在...之上”、“在...之下”、“在...上面”、“在...下面”、“在...顶部”、“在...底部”，以及它们的衍生词(如，“水平地”，“向下地”，“向上地”，等)，用于清楚地说明本公开中一个部件与另一部件的关系。与空间相关的术语旨在覆盖包括各部件的器件的不同方位。

双端口SRAM单元具有两个开关和用于第一端口的字线以及另两个开关和用于第二端口的另一字线。与单端口SRAM单元相比，增加的两个开关扩大了存储单元所占的尺寸，相应地，这增加了字线的寄生电容和电阻。而且，增加的字线限制了每一字线的线宽，相应地，这增加了字线的寄生电阻。因此，在双端口SRAM单元中，开关以及其它的电气部件的布置影响了基于双端口SRAM单元的存储电路的性能。

根据一些实施例，一种存储单元，包括第一列、第二列和第三列器件。第一列器件包括第一下拉晶体管、第二下拉晶体管、第一开关以及第二开关。第二列器件包括第三下拉晶体管、第四下拉晶体管、第三开关以及第四开关。第三列器件包括第一上拉晶体管和第二上拉晶体管。第一上拉晶体管、第一下拉晶体管和第三下拉晶体管连接成为第一反相器，以及第二上拉晶体管、第二下拉晶体管和第四下拉晶体管连接成为第二反相器。第一反相器和第二反相器交叉连接。第一开关、第二开关、第三开关和第四开关与第一和第二反相器的输出端连接。

图1是根据一个或多个实施例的在SRAM电路中使用的双端口存储单元(也称为“存储单元”)100的示意图。存储单元100包括第一电源节点102、第二电源节点104、在电源节点102和电源节点104之间的第一反相器110，在电源节点102和104之间的第二反相器120以及四个开关132、134、136和138。第一反相器110具有上拉晶体管112和下拉晶体管114，并且上拉晶体管112和下拉晶体管114的漏极端连接在一起以限定第一反相器110的输出端116。第二反相器120具有上拉晶体管122和下拉晶体管124，并且上拉晶体管122和下拉晶体管114的漏极端连接在一起以限定第二反相器120的输出端126。上拉晶体管112和122的源极端连接到电源节点102，以及下拉晶体管114和124的源极端连接到电源节点104。

第一反相器110和第二反相器120是交叉耦合的反相器。换言之，上拉晶体管112和下拉晶体管114的栅极端连接到第二反相器120的输出端126，以及上拉晶体管122和下拉晶体管124的栅极端连接到第一反相器110的输出端116。

开关132连接在第一数据节点142和第一反相器110的输出端116之间，以及开关136连接在第一互补数据节点144和第二反相器120的输出端126之间。开关132和136响应于第一端口的字线146上的信号而工作为开路或闭路。开关134连接在第二数据节点152和第一反相器110的输出端116之间，以及开关138连接在第二互补数据节点154和第二反相器120的输出端126之间。开关134和138响应于第二端口的字线156上的信号而工作为开路或闭路。

在一些实施例中，第一数据节点142连接到第一端口的位线(图2B绘出了与位线相对应的数据线252)，以及第一互补数据节点144连接到第一端口的互补位线(例如图2B中的数据线254)。在一些实施例中，第二数据节点152连接到第二端口的位线(例如图2B中的数据线262)，以及第二互补数据节点154连接到第二端口的互补位线(例如图2B中的数据线264)。

在一些实施例中，每一晶体管(例如上拉晶体管112、上拉晶体管122、下拉晶体管114和下拉晶体管124)通过单个晶体管器件或两个或多个并连连接的晶体管器件来实现，。

在一些实施例中，第一电源节点102连接到具有第一电源电压电平的正电压电源，以及第二电源节点104连接到低于第一电源电压电平的第二电源电平的负电压电源或地电位。

图2A是根据一个或多个实施例的双端口存储单元100的各种部件的布局方案图。为实现如图1所描绘的存储单元100，将两个下拉晶体管114a和114b共同作为下拉晶体管114(图1)，以及将两个下拉晶体管124a和124b共同作为下拉晶体管124(图1)。下拉晶体管114a和124a和开关132及134沿列方向X对准成为第一列器件212。下拉晶体管114b和124b以及开关136和138沿列方向X对准成为第二列器件214。上拉晶体管112和122沿列方向X对准成为第三列器件216。第三列器件216在第一列器件212和第二列器件214之间。在一些实施例中，列212、214和216的顺序是可交换的。例如，在至少一个实施例中，第一列222在第二列224和第三列226之间；以及在至少另一实施例中，第二列224在第一列222和第三列226之间。

存储单元100形成在衬底(图3A中310)上，晶体管112、122、114a、114b和124b以及开关132、134、136和138形成在衬底的各有源区。如图2A所描绘的，衬底具有三个有源区222、224和226。下拉晶体管114a和124a和开关132和134设置在第一有源区222，下拉晶体管114b和124b以及开关136和138设置在第二有源区224，以及上拉晶体管112和122设置在第三有源区226。

在一些实施例中，下拉晶体管114a、114b、124a和124b以及开关132、134、136和138是N型金属氧化物半导体场效应晶体管(MOSFET，或MOS晶体管)，以及第一有源区222和第二有源区224是衬底中的P阱区。在一些实施例中，上拉晶体管112和122是P型MOS晶体管，以及第三有源区226是衬底中的N阱区。

如图1和图2A所描绘的，上拉晶体管112以及下拉晶体管114a和114b连接成为第一反相器110，以及上拉晶体管122以及下拉晶体管124a和124b连接成为第二反相器120。

上拉晶体管112和下拉晶体管114a和114b沿行方向Y布置成第一行器件232。下拉晶体管122和下拉晶体管124a和124b沿行方向Y布置成为第二行器件234。开关132和136沿行方向Y布置成为的第三行器件236，开关134和138沿行方向Y布置成为第四行器件238。

在一些实施例中，将开关132、134、136和138布置成分别：(1)将第一输出端116与第一数据节点142连接；(2)将第一输出端116与第二数据节点152连接；(3)将第二输出端126与第一互补数据节点144连接，以及(4)将第二输出端126与第二互补数据节点154连接。

图2B是根据一个或多个实施例的与双端口存储单元100的各部件一起工作的各互连路径的布局方案图。存储单元100包括第一电源线242、第二电源线244和第三电源线246。存储单元100还包括第一数据线252、第一互补数据线254、第一字线256、第二数据线262、第二互补数据线264和第二字线266。

第一电源线242沿列方向X设置并且位于上拉晶体管112和122上方。在至少一个实施例中，第一电源线242电连接到第一电源节点102(图1)。第二电源线244和第三电源线246沿列方向X设置。第二电源线244位于下拉晶体管114a和124a以及开关132和134的上方。第三电源线246位于下拉晶体管114b和124b以及开关136和138的上方。在至少一个实施例中，第二电源线244和第三电源线246电连接到第二电源节点104(图1)。

第一数据线252和第一互补数据线254沿列方向X设置。第一数据线252在第一电源线242和第二电源线244之间，以及第一互补数据线254在第一电源线242和第三电源线246之间。在至少一个实施例中，第一数据线252电连接到第一数据节点142作为第一端口的位线，以及第一互补数据线254电连接到第一互补数据节点144作为第一端口的互补位线。

第二数据线262和第二互补数据线264也沿列方向X设置。第二电源线244位于第二数据线262和第一数据线252之间，以及第三电源线246位于第二互补数据线264和第一互补数据线254之间。在至少一个实施例中，第二数据线262电连接到第一互补数据节点152作为第二端口的的位线，以及第一互补数据线264电连接到第二数据节点154成为第二端口的互补位线。

在一些实施例中，电源线224和246以及数据线252、262、254和264的位置是可交换的。例如，在一些实施例中，第二数据线262位于第二电源线244和第一数据线252之间，以及第二互补数据线位于第三电源线246和第一互补数据线254之间。在至少一个实施例中，第二数据线262电连接到第一互补数据节点144作为第一端口的互补位线，以及第一互补数据位线254电连接到第二数据节点152作为第二端口的位线。

在一些实施例中，选择性地省略了电源线242、244和246中的一个或多个。

第一字线256沿行方向Y并且位于开关132和136的上方。在至少一个实施例中，第一字线256用作第一端口的字线146(图1)。第二字线266沿行方向Y并且位于开关134和138的上方。在至少一个实施例中，第二字线266用作第二端口的字线156(图1)。

在一些实施例中，与具有四列或更多列器件的存储单元相比，三列配置的存储单元100，如图2A和2B所描绘的，缩短了沿行方向Y的存储单元100的字线256和266的长度，以及增宽了沿列方向X的间隔以用于调整字线256和266的宽度。因此，字线256和266的布局足够灵活以满足字线256和266的寄生电阻和电容的不同应用需求。

图2C是根据一个或多个实施例的存储阵列的一列270存储单元100[1]、100[2]和100[3]中各部件的布局方案图。尽管在图2C中只描绘了三个存储单元100[1]、100[2]和100[3]，但是在一些实施例中，存储阵列的列270中具有多于或少于三个的存储单元。在一些实施例中，存储阵列的列270中具有从16到2048个存储单元。在一些实施例中，存储阵列具有多于1列270的存储单元。在至少一个实施例中，存储阵列具有从16到2048列的存储单元。

存储单元100[1]、100[2]和100[3]具有晶体管112[1-3]、122[1-3]、114a[1-3]、114b[1-3]、124a[1-3]和124b[1-3]以及开关132[1-3]、134[1-3]、136[1-3]和138[1-3]，它们与存储单元100中的晶体管112、122、114a、114b、124a和124b以及开关132、134、136和138相同或类似。标记“[1-3]”指的是“[1]”、“[2]”和“[3]”以指示存储单元100[1]、100[2]和100[3]中的相应部件。例如，“112[1-3]”指的是112[1]、112[2]和112[3]。存储单元100[1]、100[2]和100[3]也具有字线256[1-3]和266[1-3]，这与图2A和2B中描绘的存储单元100中的字线256和266相同或类似。因此，省略了关于存储单元100[1]、100[2]和100[3]的详细描述。

如图2C和图1中所描绘的，每一存储单元100[1]、100[2]或100[3]具有一对交叉连接的具有第一输出端116和第二输出端126的反相器110和120(包括图2C中的晶体管112[1-3]、122[1-3]、114a[1-3]、114b[1-3]、124a[1-3]和124b[1-3]并且被共同认定为280[1-3])。对于每一存储单元100[1]、100[2]或100[3]而言，第一开关132[1-3]沿列方向X在一对交叉连接的反相器280[1-3]的第一侧，以及电连接到相应的第一输出端116。第二开关134[1-3]沿列方向X与第一开关132[1-3]对准，并且位于所述一对交叉连接的反相器280[1-3]的与第一侧相对的第二侧，并电连接到相应的第一输出端116。对于每一存储单元100[1]、100[2]或100[3]而言，第三开关136[1-3]在所述一对交叉连接的反相器280[1-3]的第一侧，并电连接到相应的第二输出端126，以及第四开关138[1-3]沿列方向X与第三开关136[1-3]对准，并且位于所述一对交叉连接的反相器280[1:3]的第二侧，并电连接到相应的第二输出端126。

在一些实施例中，开关132[1-3]、134[1-3]、136[1-3]和138[1-3]与存储器100[1]、100[2]和100[3]的相应的第一输出端116和第二输出端126之间的连接不限于图2C的实施例。在一些实施例中，每一开关132[1-3]、134[1-3]、136[1-3]和138[1-3]电连接到相应的第一输出端116或者相应的第二输出端126。

存储单元中的列270也包括第一电源线242、第二电源线244、第三电源线246、第一数据线252、第一互补数据线254、第一字线256[1-3]、第二数据线262、第二互补数据线264和第二字线266[1-3]，它们与图2B中所描述的相对应的部件相同或类似。因此，省略了关于线242、244、246、252、254、256[1-3]、262、264和266[1-3]的描述。

如图2C中所描绘，第一数据线252和第二数据线262与开关132[1-3]和134[1-3]之间的连接不同于两个相邻存储单元100[1]和100[2]或100[2]和100[3]之间的连接。而且，第一互补数据线254和第二互补数据线264与开关134[1-3]和138[1-3]之间的连接不同于相邻两个存储单元100[1]和100[2]或100[2]和100[3]之间的连接。因此，在没有物理缠绕数据线252、254、262和264的情况下，存储单元100[1-3]的第一端口和第二端口的工作负荷在数据线252、254、262和264之间分配。

例如，第一数据线252电连接到第一存储单元100[1]的第一开关132[1]和第二存储单元100[2]的第二开关134[2]。第一互补数据线254电连接到第一存储单元100[1]的第三开关136[1]以及第二存储单元100[2]的第四开关138[2]。第二数据线262电连接到第一存储单元100[1]的第二开关134[1]以及第二存储单元100[2]的第一开关132[2]。第二互补数据线264电连接到第一存储单元100[1]的第四开关138[1]和第二存储单元100[2]的第三开关136[2]。另外，存储单元100[3]的数据线252、254、262和264与开关132[3]、134[3]、136[3]和138[3]之间的连接与存储单元100[1]中的连接是相同的。

图3A是根据是一个或多个实施例的包括衬底310、用于有源区322、324和326以及栅电极332、334、342、344、346和348的的图案的双端口存储单元100的布局图。存储单元100形成在衬底310上，衬底310包括第一有源区322、第二有源区324和第三有源区326。

下拉晶体管114a和124a以及开关132和134沿列方向X设置在第一有源区322。下拉晶体管114b和124b以及开关136和138沿列方向X设置在第二有源区324。上拉晶体管112和114设置在第三有源区326。栅电极332用作晶体管112、114a和114b的栅极端，以及上拉晶体管112和下拉晶体管114a和114b连接成为第一反相器110(图1)。栅电极334用作晶体管122、124a和124b的栅极端，以及上拉晶体管122和下拉晶体管124a和124b连接成为第二反相器120(图1)。开关132、134、136和138是MOS晶体管，以及栅电极342、344、346和348用作开关132、134、136和138的栅极端。

在至少一个实施例中，上拉晶体管112和122是P型MOS晶体管，以及下拉晶体管114a、114b、124a和124b和开关132、134、136以及138是N型MOS晶体管。在至少一个实施例中，栅电极332和334之间的每一有源区322、324和326的内部部分328形成了晶体管112、122、114a、114b、124a和124b的源极端。而且，在至少一个实施例中，在面对开关132、134、136和138的栅电极332和334的两侧的每一有源区322、324和326的外部部分329形成了晶体管112、122、114a、114b、124a和124b的漏极端。

在一些实施例中，有源区322、324和326具有任意尺寸及形状。在一些实施例中，有源区322、324和326是矩形的。在一些实施例中，有源区322、324和326具有足以形成用于晶体管和开关112、122、114a、114b、124a、124、132、134、136和/或138的预定栅极宽度的不同宽度。

图3B是如图3A所描绘的双端口存储单元100再加上用于在存储单元100的晶体管112、114a、114b、122、124a和124b以及开关132、134、136和138的上方形成第一层互连结构的导线352、354、355、356和357的图案的布局图。导线352将晶体管112、114a和114b的漏极端与栅电极334相连，以及导线354将晶体管122、124a和124b的漏极端与栅电极332相连。因此，连接晶体管112、114a和114b使得成为具有导线352作为输出端的第一反相器110，以及晶体管122、124a和124b被重新连接成为具有导线354作为输出端的第二反相器120。此外，导线352电连接到开关132和134的漏极/源极端，以及导线352电连接到开关136和138的漏极/源极端。导线355、356和357用于将下面的各部件与形成在导线352、354、355、356和357上方的其他各互连结构相连接。

图3C是如图3B所描绘的双端口存储单元100加上在用于在第一层互连结构的上方形成第二层互连结构的导线362、363、364、365、366、367、368和369的图案的布局图。导线362、363、364、365、366、367、368和369沿列方向X布置。

如图3C和图2B所描绘的，导线362用作第一电源线242、导线363用作第二电源线244，以及导线364用作第三电源线246。导线362电连接到晶体管112和122的源极端。导线363电连接到晶体管114a和124a的源极端，以及导线364电连接到晶体管114b和124b的源极端。

导线365和366用作第一数据线252和第一互补数据线254，以及导线367和368用作第二数据线262和第二互补数据线264。每一导线365、366、367和368连接到开关132、134、136和138的源极/漏极端中的相应的一个。导线369用于将开关132、134、136和138的栅极端连接到字线256和266，这些形成在导线362、363、364、365、366、367、368和369的上方的另一层互连结构处。

根据一些实施例，一种存储单元，包括第一数据节点、第一互补数据节点、第二数据节点、第二互补数据节点，以及第一、第二和第三列器件。第一列器件包括第一下拉晶体管、第二下拉晶体管、第一开关和第二开关。第二列器件包括第三下拉晶体管、第四下拉晶体管、第三开关和第四开关。第三列器件包括第一上拉晶体管和第二上拉晶体管。第一上拉晶体管、第一下拉晶体管和第三下拉晶体管连接成为第一反相器，以及第一反相器具有第一输出端。第二上拉晶体管、第二下拉晶体管和第四下拉晶体管连接成为第二反相器，以及第二反相器具有第二输出端。第一反相器和第二反相器是交叉连接。将第一开关、第二开关、第三开关和第四开关布置成分别：(1)将第一输出端与第一数据节点连接；(2)将第一输出端与第二数据节点连接；(3)将第二输出端与第一互补数据节点连接；以及(4)将第二输出端与第二互补数据节点连接。

根据一些实施例，一种存储阵列，包括沿列方向对准的第一存储单元和第二存储单元。第一存储单元和第二存储单元中的每一个包括一对交叉连接的反相器，第一开关和第二开关每一个都在该对交叉连接的反相器的一侧，以及第三开关和第四开关每一个都在该对交叉连接的反相器的一侧。该对交叉连接的反相器具有第一输出端和第二输出端。第一开关和第二开关分别电连接到第一输出端或第二输出端。第三开关和第四开关分别电连接到第一输出端或第二输出端。存储阵列还包括沿列方向并且在开关上方的第一数据线、第一互补数据线、第二数据线和第二互补数据线。

根据一些实施例，一种存储单元，包括衬底，所述衬底包括第一有源区、第二有源区和第三有源区，设置在第一有源区并沿列方向对准的第一下拉晶体管、第二下拉晶体管、第一开关和第二开关，设置在第二有源区并沿列方向对准的第三下拉晶体管、第四下拉晶体管、第三开关和第四开关，以及设置在第三有源区的第一上拉晶体管和第二上拉晶体管。第一上拉晶体管、第一下拉晶体管和第三下拉晶体管连接成为第一反相器，以及第一反相器具有第一输出端。第二上拉晶体管、第二下拉晶体管和第四下拉晶体管连接成为第二反相器，以及第二反相器具有第二输出端。第一反相器和第二反相器是交叉连接的。第一开关、第二开关、第三开关和第四开关中的每一个电连接到第一输出端或第二输出端。

以上描述概述了若干实施例的特征，以使本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地将本申请公开的内容作为基础来设计或更改其他的工艺和结构，以实现与本申请介绍的实施例相同的目的和实现同样的优点。本领域技术人员还应该意识到这种等效构造并不背离本发明精神和范围，以及在不背离本发明精神和范围的情况下，可做各种改变、替代和更改。

Claims

1.一种存储单元，包括：

所述第一反相器和所述第二反相器交叉连接，以及

(1)将所述第一输出端与所述第一数据节点连接；

(2)将所述第一输出端与所述第二数据节点连接；

(3)将所述第二输出端与所述第一互补数据节点连接；以及

(4)将所述第二输出端与所述第二互补数据节点连接。

2.根据权利要求1所述的存储单元，其中：

所述第一开关和所述第三开关布置成分别将所述第一输出端与所述第一数据节点连接以及将所述第二输出端与所述第一互补数据节点连接；以及

所述第二开关和所述第四开关布置成分别将所述第一输出端与所述第二数据节点连接以及将所述第二输出端与所述第二互补数据节点连接。

3.根据权利要求1所述的存储单元，其中，所述第三列器件设置在所述第一列器件与所述第二列器件之间。

4.根据权利要求1所述的存储单元，其中，所述第一上拉晶体管、所述第一下拉晶体管以及所述第三下拉晶体管布置成沿第二方向的第一行器件，以及所述第二上拉晶体管、所述第二下拉晶体管以及所述第四下拉晶体管布置成沿所述第二方向的第二行器件。

5.一种存储阵列，包括：

一对交叉连接的反相器，具有第一输出端以及第二输出端；

6.根据权利要求5所述的存储阵列，其中：

所述第一数据线电连接到所述第一存储单元的第一开关以及所述第二存储单元的第二开关；

所述第一互补数据线电连接到所述第一存储单元的所述第三开关以及所述第二存储单元的所述第四开关；

所述第二数据线电连接到所述第一存储单元的第二开关以及所述第二存储单元的第一开关；以及

所述第二互补数据线电连接到所述第一存储单元的第四开关以及所述第二存储单元的第三开关。

7.一种存储单元，包括：

所述第一反相器和所述第二反相器交叉连接；以及

8.根据权利要求7所述的存储单元，其中：

所述第一开关和所述第三开关布置成连接相对应的所述第一输出端和所述第二输出端，以及

所述第二开关和所述第四开关布置成连接相对应的所述第一输出端和所述第二输出端。

9.一种存储单元，包括：

连接到所述第一输出端的第一开关和第二开关；以及

连接到所述第二输出端的第三开关和第四开关；

10.根据权利要求9所述的存储单元，其中，所述第三列器件设置在所述第一列器件和所述第二列器件之间。