JP2001015611A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2001015611A
JP2001015611A JP11188106A JP18810699A JP2001015611A JP 2001015611 A JP2001015611 A JP 2001015611A JP 11188106 A JP11188106 A JP 11188106A JP 18810699 A JP18810699 A JP 18810699A JP 2001015611 A JP2001015611 A JP 2001015611A
Authority
JP
Japan
Prior art keywords
region
insulating film
conductive film
forming
silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11188106A
Other languages
English (en)
Inventor
Kiyoshi Mori
喜代志 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11188106A priority Critical patent/JP2001015611A/ja
Priority to US09/478,533 priority patent/US6335236B1/en
Priority to TW089109327A priority patent/TW516187B/zh
Priority to KR10-2000-0027271A priority patent/KR100371286B1/ko
Publication of JP2001015611A publication Critical patent/JP2001015611A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Abstract

(57)【要約】 【課題】 半導体メモリとロジックデバイスとを組み合
わせたシステムＬＳＩを製造する場合であっても、半導
体メモリにおけるＭＯＳトランジスタとロジックデバイ
スにおけるＭＯＳトランジスタとにおいて各々必要とさ
れる性能を得ることができる半導体装置の製造方法を提
供する。 【解決手段】 ロジックデバイス領域１１にシリサイド
７を形成することにより、ＭＯＳトランジスタの電極と
なるポリシリコン等の導電性の膜４と拡散層９との低抵
抗化を実現することができるため、高速動作が要求され
るロジックデバイスのＭＯＳトランジスタとして使用す
ることができ、かつ微細化が要求されるＤＲＡＭ等のＭ
ＯＳトランジスタも形成することができる半導体装置を
製造することができる。さらに各ＭＯＳトランジスタの
構造は変更されないため性能の点においても同等の半導
体装置を製造することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に記憶装置および情報処理装置等におけ
る半導体集積回路のＭＯＳトランジスタの製造方法に関
する。
【０００２】
【従来の技術】従来、半導体メモリまたはロジックデバ
イス等の個々の半導体素子を形成する場合は、各々に対
する形成プロセス技術が存在しており、ＭＯＳ（Metal
OxideSilicon）トランジスタの形成についても特有の形
成プロセス技術が存在している。
【０００３】図３は、半導体メモリの一例であるダイナ
ミック・ランダム・アクセス・メモリ（Dynamic Random
Access Memory : ＤＲＡＭ）におけるＭＯＳトランジ
スタの従来の製造方法の一工程の断面図を示す。図３に
おいて、符号１はシリコン基板、２はシリコン基板１上
に絶縁膜を用いて形成された分離領域、３は信頼性を有
する薄い絶縁膜、４は薄い絶縁膜３上に形成された導電
性の膜、５は導電性の膜４上に形成された絶縁膜、６は
導電性の膜４を保護するための絶縁膜（側壁）、９はイ
オン注入により形成された拡散層である。図３に示され
る工程の後、順次エッチング等を施して最終的なＭＯＳ
トランジスタが形成される。
【０００４】図４は、ロジックデバイスにおけるＭＯＳ
トランジスタの従来の製造方法の一工程の断面図を示
す。図４において図３と同じ符号が付された部分は同じ
機能を有するため説明は省略する。図４に示されるよう
に、ロジックデバイスにおけるＭＯＳトランジスタの場
合は、導電性の膜４と拡散層９とを低抵抗化させるた
め、言い換えればＭＯＳトランジスタの動作速度を速め
るため、導電性の膜４上と拡散層９上との上にシリサイ
ド７を形成している。上述のように、ＤＲＡＭにおける
ＭＯＳトランジスタとロジックデバイスにおけるＭＯＳ
トランジスタとは、各々特有の形成プロセスが必要であ
る。
【０００５】近年、情報処理の多様化により半導体メモ
リとロジックデバイスとを組み合わせたシステムＬＳＩ
の開発が進められている。例えば、半導体メモリの一例
であるＤＲＡＭとロジックデバイスとを組み合わせたシ
ステムＬＳＩはエンベッデッドＤＲＡＭ（embedded-Ｄ
ＲＡＭ、以下「ｅＤＲＡＭ」という）と呼ばれており、
高速に大容量の画像処理等を行なうことができるという
特徴がある。
【０００６】
【発明が解決しようとする課題】しかし、ＤＲＡＭとロ
ジックデバイスとを組み合わせてｅＤＲＡＭ等のシステ
ムＬＳＩを製造する場合、上述のようにＤＲＡＭにおけ
るＭＯＳトランジスタの形成とロジックデバイスにおけ
るＭＯＳトランジスタの形成とは必要とされる性能の相
違により各々特有の形成プロセスが必要であるため、従
来と同様の形成プロセスを用いて製造することは困難で
あるという問題があった。そこで、本発明の目的は、上
記問題を解決するためになされたものであり、半導体メ
モリとロジックデバイスとを組み合わせたシステムＬＳ
Ｉを製造する場合であっても、半導体メモリにおけるＭ
ＯＳトランジスタとロジックデバイスにおけるＭＯＳト
ランジスタとにおいて各々必要とされる性能を得ること
ができる半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板中に絶縁膜を用いて分離領域を
形成し、第一領域と該第一領域とは異なる第二領域とに
分離する工程と、前記第一領域および前記第二領域上に
薄型絶縁膜を形成する工程と、前記薄型絶縁膜上に導電
性膜を形成する工程と、前記導電性膜上に絶縁膜を形成
する工程と、前記第一領域の加工と前記第二領域の加工
とを行なう加工工程と、前記第一領域上と前記第二領域
上とに不純物イオンを注入して拡散層を形成する拡散工
程と、前記第二領域上の所定の部分にシリサイドを形成
するシリサイド形成工程とを備え、前記第一領域と前記
第二領域とを前記半導体基板上に形成するものである。
【０００８】ここで、この発明の半導体装置の製造方法
において、前記加工工程は、前記第一領域についてレジ
ストマスクを用いてパターニングを行ないエッチングし
て絶縁膜を加工し、同時に前記第二領域についてエッチ
ングして絶縁膜をすべて除去する絶縁膜加工工程と、前
記第二領域についてレジストマスクを用いてパターニン
グを行ないエッチングして導電性膜を加工し、同時に前
記第一領域について前記絶縁膜加工工程により加工され
た絶縁膜をハードマスクとして用いてパターニングを行
ないエッチングして導電性膜を加工する工程とを備える
ことができるものである。
【０００９】ここで、この発明の半導体装置の製造方法
において、前記加工工程は、前記第一領域についてレジ
ストマスクを用いてパターニングを行ないエッチングし
て絶縁膜を加工し、同時に前記第二領域についてエッチ
ングして絶縁膜をすべて除去する絶縁膜加工工程と、前
記第二領域について全面をレジストマスクで覆い、前記
第一領域について前記絶縁膜加工工程により加工された
絶縁膜をハードマスクとして用いてパターニングを行な
いエッチングして導電性膜を加工する工程と、前記第一
領域について全面をレジストマスクで覆い、前記第二領
域についてレジストマスクを用いてパターニングを行な
いエッチングして導電性膜を加工する工程とを備えるこ
とができるものである。
【００１０】ここで、この発明の半導体装置の製造方法
において、前記シリサイド形成工程は、前記第二領域に
ついて、前記加工工程により加工された導電性膜と前記
拡散工程により形成された拡散層とを低抵抗化させるシ
リサイドを該導電性膜上と該拡散層上とに形成すること
ができるものである。
【００１１】ここで、この発明の半導体装置の製造方法
において、前記シリサイド形成工程は、コバルトをシリ
コンと反応させてシリサイドを形成することができるも
のである。
【００１２】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
【００１３】実施の形態１.図１（ａ）ないし（ｆ）
は、本発明の実施の形態１における半導体装置の製造方
法における各工程の断面図を模式的に示す。図１におい
て、符号１はシリコン基板（半導体基板）、２はシリコ
ン基板１上に絶縁膜を用いて形成された分離領域、３は
信頼性を有する薄い絶縁膜（薄型絶縁膜）、４は薄い絶
縁膜３上に形成された導電性の膜（導電性膜）、５は導
電性の膜４上に形成された絶縁膜、６は導電性の膜４を
保護するための側壁となる絶縁膜、９はイオン注入によ
り形成された拡散層、１０はＤＲＡＭ等の半導体メモリ
領域（第一領域）、１１はロジックデバイス等の領域
（第二領域）である。
【００１４】図１（ａ）に示されるように、シリコン基
板１上に絶縁膜で形成される深さ４０００Å程度の素子
分離用の分離領域２を形成する。次に、拡散炉等を用い
てシリコン基板１および分離領域２にわたりシリコン酸
化膜等の薄い絶縁膜３を成膜する。減圧ＣＶＤ炉等を用
いて、シリコン酸化膜等の薄い絶縁膜３上にポリシリコ
ン等の導電性の膜４を例えば２０００Å程度堆積し、さ
らにポリシリコン等の導電性の膜４上にシリコン酸化膜
等の絶縁膜５を例えば１０００Å程度堆積する。この
後、半導体メモリ領域１０のみについてシリコン酸化膜
等の絶縁膜５上にレジストマスク８を用いて写真製版に
よりパターニングを行なう。
【００１５】次に図１（ｂ）に示されるように、レジス
トマスク８を用いてパターニングを行なった後、エッチ
ングしてシリコン酸化膜等の絶縁膜５を加工する。同時
に、ロジックデバイス領域１１についてエッチングして
シリコン酸化膜等の絶縁膜５をすべて除去する。
【００１６】次に図１（ｃ）に示されるように、ロジッ
クデバイス領域１１についてレジストマスク８を用いて
写真製版によりパターニングを行なう。
【００１７】次に図１（ｄ）に示されるように、レジス
トマスク８を用いてパターニングを行なった後、エッチ
ングしてポリシリコン等の導電性膜４を加工する。同時
に、半導体メモリ領域１０について先に加工されたシリ
コン酸化膜等の絶縁膜５をハードマスクとして用いてパ
ターニングを行ない、エッチングして絶縁膜５の下部に
あるポリシリコン等の導電性膜４を加工する。この結
果、ＭＯＳトランジスタの電極となるポリシリコン等の
導電性の膜４に対して、ポリシリコン等の導電性の膜４
の直上にシリコン酸化膜等の絶縁膜５がある半導体メモ
リ領域１０と、ポリシリコン等の導電性の膜４の直上に
シリコン酸化膜等の絶縁膜５がないロジックデバイス領
域１１とを形成することができる。
【００１８】次に図１（ｅ）に示されるように、ＭＯＳ
トランジスタの電極となるポリシリコン等の導電性の膜
４の部分の側壁を保護するために、側壁の絶縁膜６を例
えば５００Å程度堆積する。
【００１９】次に図１（ｆ）に示されるように、半導体
メモリ領域１０上とロジックデバイス領域１１上とに不
純物イオンを注入して拡散層を形成する。最後にロジッ
クデバイス領域１１のみ全面エッチバックを行ない、例
えばコバルトＣｏとシリコンとによるシリサイド反応に
よってコバルトシリコンＣｏＳｉ等のシリサイド７をＭ
ＯＳトランジスタの電極となるポリシリコン等の導電性
の膜４上と拡散層９上とに形成する。形成されるシリサ
イドはコバルトシリコンＣｏＳｉに限られるものではな
く、ＭＯＳトランジスタの電極となるポリシリコン等の
導電性の膜４と拡散層９との低抵抗化を実現することが
できるものであれば良く、例えばチタンシリサイドＴｉ
Ｓｉであってもよい。
【００２０】以上より、実施の形態１によれば、ロジッ
クデバイス領域１１にシリサイド７を形成することによ
り、ＭＯＳトランジスタの電極となるポリシリコン等の
導電性の膜４と拡散層９との低抵抗化を実現することが
できるため、高速動作が要求されるロジックデバイスの
ＭＯＳトランジスタとして使用することができ、かつ微
細化が要求されるＤＲＡＭ等のＭＯＳトランジスタも形
成することができる半導体装置を製造することができ
る。さらに各ＭＯＳトランジスタの構造は変更されない
ため性能の点においても同等の半導体装置を製造するこ
とができる。ロジックデバイス領域１１のエッチングを
半導体メモリ領域１０のエッチングと同時に行なうた
め、工程数を少なくすることができる。
【００２１】実施の形態２.図２（ａ）ないし（ｆ）
は、本発明の実施の形態２における半導体装置の製造方
法における各工程の断面図を模式的に示す。図２で図１
と同じ符号を付した部分は同じ機能を有するものである
ため説明は省略する。図２に示されるように、実施の形
態２は図２（ｃ１）と図２（ｃ２）の部分のみ実施の形
態１と異なり、他の図２（ａ）、（ｂ）、（ｄ）ないし
（ｆ）で示される実施の形態２の工程は図１（ａ）、
（ｂ）、（ｄ）ないし（ｆ）で示される実施の形態１の
工程と各々同様であるため説明は省略する。
【００２２】図２（ｃ１）に示されるように、半導体メ
モリ領域１０について先に加工されたシリコン酸化膜等
の絶縁膜５をハードマスクとして用いてパターニングを
行ない、エッチングしてシリコン酸化膜等の絶縁膜５の
下部にあるポリシリコン等の導電性膜４を加工する。こ
の時、ロジックデバイス領域１１についてはその全面を
レジストマスク（不図示）で覆っておく。
【００２３】図２（ｃ２）に示されるように、半導体メ
モリ領域１０について全面をレジストマスク８で覆い、
ロジックデバイス領域１１についてレジストマスク８を
用いてパターニングを行なう。この後エッチングしてポ
リシリコン等の導電性膜４を加工すると、図２（ｄ）に
示される状態になる。この結果、実施の形態１と同様
に、ＭＯＳトランジスタの電極となるポリシリコン等の
導電性の膜４に対して、ポリシリコン等の導電性の膜４
の直上にシリコン酸化膜等の絶縁膜５がある半導体メモ
リ領域１０と、ポリシリコン等の導電性の膜４の直上に
シリコン酸化膜等の絶縁膜５がないロジックデバイス領
域１１とを形成することができる。以下の図２（ｄ）な
いし図２（ｆ）に示される工程は、上述のように実施の
形態１における図１（ｄ）ないし図１（ｆ９に示される
工程と同様であるため、説明は省略する。
【００２４】以上より、実施の形態２によれば、ロジッ
クデバイス領域１１にシリサイド７を形成することによ
り、ＭＯＳトランジスタの電極となるポリシリコン等の
導電性の膜４と拡散層９との低抵抗化を実現することが
できるため、高速動作が要求されるロジックデバイスの
ＭＯＳトランジスタとして使用することができ、かつ微
細化が要求されるＤＲＡＭ等のＭＯＳトランジスタも形
成することができる半導体装置を製造することができ
る。さらに各ＭＯＳトランジスタの構造は変更されない
ため性能の点においても同等の半導体装置を製造するこ
とができる。半導体メモリ領域１０とロジックデバイス
領域１１とを別個にエッチングするため、エッチング制
御性を向上させることができる。
【００２５】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、半導体メモリとロジックデバイ
スとを組み合わせたシステムＬＳＩを製造する場合であ
っても、ロジックデバイス領域１１にシリサイド７を形
成することにより、半導体メモリにおけるＭＯＳトラン
ジスタとロジックデバイスにおけるＭＯＳトランジスタ
とにおいて各々必要とされる性能を得ることができる半
導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
製造方法における各工程の断面図である。
【図２】 本発明の実施の形態２における半導体装置の
製造方法における各工程の断面図である。
【図３】 ＤＲＡＭにおけるＭＯＳトランジスタの従来
の製造方法の一工程の断面図である。
【図４】 ロジックデバイスにおけるＭＯＳトランジス
タの従来の製造方法の一工程の断面図である。
【符号の説明】 １ シリコン基板、 ２ 分離領域、 ３ 薄い絶縁
膜、 ４ 導電性膜、５、６ 絶縁膜、 ７ シリサイ
ド、 ８ レジストパターン、 ９ 拡散層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 CC01 CC05 DD37 DD68 DD84 EE03 FF14 GG09 GG14 GG16 HH16 5F032 AA13 AA44 BA06 BB06 CA11 CA17 DA02 DA23 5F048 AA09 AB01 AB03 BB05 BB08 BC06 BF06 BF16 BG13 DA25 5F083 AD10 AD46 GA02 GA28 JA35 PR03 PR21 ZA05

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板中に絶縁膜を用いて分離領域
    を形成し、第一領域と該第一領域とは異なる第二領域と
    に分離する工程と、 前記第一領域および前記第二領域上に薄型絶縁膜を形成
    する工程と、 前記薄型絶縁膜上に導電性膜を形成する工程と、 前記導電性膜上に絶縁膜を形成する工程と、 前記第一領域の加工と前記第二領域の加工とを行なう加
    工工程と、 前記第一領域上と前記第二領域上とに不純物イオンを注
    入して拡散層を形成する拡散工程と、 前記第二領域上の所定の部分にシリサイドを形成するシ
    リサイド形成工程とを備え、 前記第一領域と前記第二領域とを前記半導体基板上に形
    成することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記加工工程は、 前記第一領域についてレジストマスクを用いてパターニ
    ングを行ないエッチングして絶縁膜を加工し、同時に前
    記第二領域についてエッチングして絶縁膜をすべて除去
    する絶縁膜加工工程と、 前記第二領域についてレジストマスクを用いてパターニ
    ングを行ないエッチングして導電性膜を加工し、同時に
    前記第一領域について前記絶縁膜加工工程により加工さ
    れた絶縁膜をハードマスクとして用いてパターニングを
    行ないエッチングして導電性膜を加工する工程とを備え
    たことを特徴とする請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記加工工程は、 前記第一領域についてレジストマスクを用いてパターニ
    ングを行ないエッチングして絶縁膜を加工し、同時に前
    記第二領域についてエッチングして絶縁膜をすべて除去
    する絶縁膜加工工程と、 前記第二領域について全面をレジストマスクで覆い、前
    記第一領域について前記絶縁膜加工工程により加工され
    た絶縁膜をハードマスクとして用いてパターニングを行
    ないエッチングして導電性膜を加工する工程と、 前記第一領域について全面をレジストマスクで覆い、前
    記第二領域についてレジストマスクを用いてパターニン
    グを行ないエッチングして導電性膜を加工する工程とを
    備えたことを特徴とする請求項１記載の半導体装置の製
    造方法。
  4. 【請求項４】 前記シリサイド形成工程は、前記第二領
    域について、前記加工工程により加工された導電性膜と
    前記拡散工程により形成された拡散層とを低抵抗化させ
    るシリサイドを該導電性膜上と該拡散層上とに形成する
    ことを特徴とする請求項２または３記載の半導体装置の
    製造方法。
  5. 【請求項５】 前記シリサイド形成工程は、コバルトを
    シリコンと反応させてシリサイドを形成することを特徴
    とする請求項１ないし４のいずれかに記載の半導体装置
    の製造方法。
JP11188106A 1999-07-01 1999-07-01 半導体装置の製造方法 Withdrawn JP2001015611A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP11188106A JP2001015611A (ja) 1999-07-01 1999-07-01 半導体装置の製造方法
US09/478,533 US6335236B1 (en) 1999-07-01 2000-01-06 Manufacturing method of semiconductor device
TW089109327A TW516187B (en) 1999-07-01 2000-05-16 Manufacturing method of semiconductor device
KR10-2000-0027271A KR100371286B1 (ko) 1999-07-01 2000-05-20 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11188106A JP2001015611A (ja) 1999-07-01 1999-07-01 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2001015611A true JP2001015611A (ja) 2001-01-19

Family

ID=16217818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11188106A Withdrawn JP2001015611A (ja) 1999-07-01 1999-07-01 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6335236B1 (ja)
JP (1) JP2001015611A (ja)
KR (1) KR100371286B1 (ja)
TW (1) TW516187B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002103798A1 (fr) * 2001-06-19 2002-12-27 Matsushita Electric Industrial Co., Ltd. Memoire magnetique et procede de commande associe, ainsi qu'appareil de memoire magnetique comprenant celle-ci

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6258671B1 (en) * 1997-05-13 2001-07-10 Micron Technology, Inc. Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines
KR101079875B1 (ko) * 2004-03-26 2011-11-03 매그나칩 반도체 유한회사 복합 반도체 소자 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4931411A (en) * 1985-05-01 1990-06-05 Texas Instruments Incorporated Integrated circuit process with TiN-gate transistor
US6136677A (en) * 1997-09-25 2000-10-24 Siemens Aktiengesellschaft Method of fabricating semiconductor chips with silicide and implanted junctions
JP3149937B2 (ja) * 1997-12-08 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
US5998252A (en) * 1997-12-29 1999-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of salicide and sac (self-aligned contact) integration
US5863820A (en) * 1998-02-02 1999-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of sac and salicide processes on a chip having embedded memory
US6004843A (en) * 1998-05-07 1999-12-21 Taiwan Semiconductor Manufacturing Company Process for integrating a MOS logic device and a MOS memory device on a single semiconductor chip
TW428311B (en) * 1998-08-25 2001-04-01 United Microelectronics Corp Manufacturing method for embedded DRAM
US6153459A (en) * 1998-11-16 2000-11-28 United Microelectronics Corp. Method of fabricating dual gate structure of embedded DRAM
US6156602A (en) * 1999-08-06 2000-12-05 Chartered Semiconductor Manufacturing Ltd. Self-aligned precise high sheet RHO register for mixed-signal application
US6221767B1 (en) * 1999-10-28 2001-04-24 United Microelectronics Corp. Method of fabricating a silicide landing pad

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002103798A1 (fr) * 2001-06-19 2002-12-27 Matsushita Electric Industrial Co., Ltd. Memoire magnetique et procede de commande associe, ainsi qu'appareil de memoire magnetique comprenant celle-ci

Also Published As

Publication number Publication date
KR100371286B1 (ko) 2003-02-06
KR20010014956A (ko) 2001-02-26
TW516187B (en) 2003-01-01
US6335236B1 (en) 2002-01-01

Similar Documents

Publication Publication Date Title
US7863191B2 (en) Manufacturing method of semiconductor device
JP2001168205A (ja) 半導体装置及びその製造方法並びに製造に用いるマスク
US6242300B1 (en) Mixed mode process for embedded dram devices
JP3147108B2 (ja) 半導体記憶装置の製造方法
JP2002050697A (ja) 半導体装置の製造方法、及び半導体装置
JPH0645553A (ja) 半導体記憶装置およびその製造方法
JP2003347511A (ja) 半導体記憶装置及びその製造方法
JPH11135779A (ja) 半導体装置及びその製造方法
US6518151B1 (en) Dual layer hard mask for eDRAM gate etch process
JP2001102440A (ja) 半導体集積回路装置の製造方法
JP2001015611A (ja) 半導体装置の製造方法
JP2001308198A (ja) 半導体装置及びその製造方法
JPH06151783A (ja) 半導体装置の製造方法
JP2002368077A (ja) 半導体装置及びその製造方法
JP2007220701A (ja) 半導体装置の製造方法、半導体記憶装置の製造方法
JP2002319584A (ja) 半導体装置の製造方法
JP2571006B2 (ja) ノギスパターンの形成方法
JP2003243649A (ja) 半導体装置の製造方法
JP2797498B2 (ja) 半導体装置の製造方法
JPH0870106A (ja) 半導体装置およびその製造方法
JP2000058640A (ja) 半導体装置の製造方法
JPH10256506A (ja) 半導体装置及びその製造方法
JPH11135628A (ja) 半導体装置の製造方法
JP2000228503A (ja) 半導体装置の製造方法
TW423150B (en) Manufacturing method of embedded DRAM with mixed mode capacitor

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060905