TW565849B

TW565849B - Semiconductor device

Info

Publication number: TW565849B
Application number: TW091115799A
Authority: TW
Inventors: Takashi Itou; Yasuhiko Tsukikawa
Original assignee: Mitsubishi Electric Corp
Priority date: 2001-11-29
Filing date: 2002-07-16
Publication date: 2003-12-11
Also published as: KR20030044769A; US6934204B2; JP2003168300A; KR100488325B1; US20030101374A1

Description

565849 五、發明說明（1) 【發明之背景【發明之領域】本發明係關於-種具有測試模式和_ 式之半導體裝置；更加特定的話瓜模式作為動作模 =中使用輪入位準高於-般模式日;於-種在測體裝置。了'^輸入位準的半導【技術背景之說明】在動態隨機存取記憶體（dram ) 了在測試模式中設定半導體裝置而在=導體裝置中，為之狀態發生。所謂超VIH位準’係在 ^加超vIH位準之狀態下所使用之Η位準以上之古乍杈式為一般模式電壓為3. 3V系統之半導體裝位準:例如在電源右。在施加超V I Η位準至既、定° ?準係成為5 V左置係設定為測試模式疋之輸入用端子時’半導體裝刻思施加超V I Η位準5 jrfe ? ,τ. 禕力楛茲i扣八认子而设定為測試模式之理由，係J ?曰由“輸入而設定為測試模式用者發生錯誤而設定為測試模式之緣故。很了-由於使在進行超VI Η位準之柃、、目丨丨0士佔田土位之條件，不容[隹者係必須遵守輸入電式下Π作至測試模式，穩定地進行在一般模圖10係用以說明檢測習知之DDR SDRAM之超VIH位準之構造之概略圖。參妝圖1 〇 ’被施加群組位址訊號BA 1之端子τ 1，係藉由内連線W1而連接在位址緩衝器4a。内連線W1係具有寄生電

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阻R1和寄生電容量Cl。内連線W1係藉由内連線^而連接在控制電路5 08。内連線W2係具有寄生電阻”和寄生電容量 C 2。控制電路5 0 8係包含：檢測施加超v ][ η位準至端子τ丨之 SVIH檢測電路22、以及配合SVIIU^測電路。之^出而呈活 ^ 配t内部位址訊號1NTA〇〜1NTAn之組合而輸出測口式。fl號T E 0〜T E k之測試模式用電路2 4。在施加至端子T1之電位成為例如3. 3V以下 SVIH檢測電路22係並不認識輸入電位為超vih位準'因此為ί二般動作時，施加至端子T1之輸入訊號，係僅使用作 :二且位，錢BA1。群組位址訊號BA1，係輸人至位址緩 a。位址緩衝器4a係輸出内部位址訊 ΙΝΤΒΑ0，一刼#田1 而子所施加之内部位址訊號起使用在記憶體群組之指定上。 *4:二ί施加至端子T1之電位成為例如5V以上之狀 :下SVIH檢測電路22係認識輸入電位為超VIH #里；該狀態下，V丨H i人、、日，丨兩位準。在性化。測試模弋V<s·電路22係使得測試模式用電路24呈活職心；式係配合内部位址訊號_〜 ΤΕ0〜TEk、’，：心出測試訊號TE〇〜TEk。藉由測試訊號號之電路，成A種測試，使得呈活性化且施加測試訊測試動作係I::』進行既定之測試動作之狀態。既定之 *半以以：系統之測試。之限制係變得嚴苛。生农蝙子之電谷置在糕子之寄生電谷量變大時，輸入訊

565849 五、發明說明（3) 號之傳送係變慢。此外，為了驅動端子，號之部位之元件上’需要高度之驅動能力口：致訊之增大或電力消耗之增大。义於H隹例如在DDR SDRAM，要求位址輸入端子之旦成為2pF〜3pF左右。端子之寄生電容 ^ 電合里係子上之内連線之寄生電容量寄= 因於連接在端之電容量等。正如m。所示，】二之f極、汲極和源極端子T1，附加寄生電容量C1組位址訊號BA1之因此，必須儘可能I:二高速度動作，避免增大寄生電容量C2之：1:=二= 二連接以此，有所謂必須在輸入用銲墊（pad)、為2mm以下。因路2 2之限制存在。配置S VIΗ檢測電此外，比起端子T1 ’在其他之輸入組位址BAO之端子，並無連接相當於内連而子’例如輸入群因此’寄生電容量係成為C1。所以於2之内連線’ 電容量…差異，以致於會有所謂在寄生號輸入之時間點發生差異之問題產生在=内部電路之訊定輸出用端子成為禁止（disaM /外，也考慮在設準之狀況’但是，在輸出用端：下而認識超VIH位時’則有可能在輪出訊號上，發生延遲夕餘之附加電容量【發明之概要】姓。本發明之目白勺，係提供一種能夠，丨、旦電容量並且將用於測試模式設定之端端子之寄生所使用之端子之半導體裝置。而于兼用為一般動作時 1

II m 第7頁 C:\2D-C0DE\91-10\91115799.ptd 565849

五、發明說明（4) 如果本發明簡單地說，係一種且之半導體裝置，具有端子、内部電路和轉換電路。内部電路，係在一般模式中，由，内之汛號。測試模式檢測用電路呀，檢測端子電位成為在輸入電位位。轉換電路，係設置在端子和測間、，於端子電位到達至輸入電位範仃導通，而將配合端子電位之訊號用電路。因此，本發明之主要優點，係可測用電路之端子之輸入電容量，成子之輸入電容量之程度，能夠進行以不限制測試模式檢測用電路之配到佈局之最適當化。【較佳實施例之說明】以下，就本發明之實施例，參照明。【實施例1】圖1係顯示本發明之半導體裝置1 具體地說’貫施例中之所例舉之半速度之同步型半導體記憶裝置（DDR 半導體記憶裝置’本發明係也可以式並且必須抑制輪入用端子電容量有一般模式和測試模式路、測試模式檢測用電端子接收在輪入電位範，係在設定為測試模式範圍外之測試設定電試模式檢測用電路之圍外之既定電位時，進，傳送至測試模式檢測以使得連接測試模式檢為相同於其他輸入用端面速動作。此外，也可置位置’因此，能夠達圖式’詳細地進行說之構造之概略方塊圖。導體裝置1係雙重資料 SDRAM)。但是，不限於適用在需要設定測試模至最小之半導體裝置。

9]3]5799.ptd 第8頁五、發明說明（5)

參照圊1，半導體裝置】係包含：接收外部位址訊 A12和群組位址訊號BA0、BA1而產生内部位址訊 iNTAU、INTBAM〇INTBA1之位址緩衝器4、接收外訊號CLK /CLK和時脈釋放訊號CKE而產生内部時脈1號t ICLK之時脈訊號緩衝器2 '以及根據内部時脈訊° j 將晶片選擇訊號/CS、列位址選通訊號趣：‘位址J 通訊號/CAS、寫人致能訊號/WE和輸人遮蔽訊細放入至内部之控制用訊號緩衝器6。半導體裝置1係還包含··接收控制用訊號緩衝器6之和内部時脈訊號ICLK、内部位址訊號INTA〇〜INTA12、 INTBAO和INTBA1而進行晶片整體控制之控制電路8、以及 f由控制電路8之指示而保持配合控制用訊號缓衝器之出之SDRAM動作模式之模式暫存器丨〇。、控制電路8係並無圖示，但是，包含後面所說明之進行 =試模式之檢測之SVI Η檢測電路以及在檢測測試模式時而雨出測试訊號至各個方塊（b丨〇ck )之測試模式用電路。 >半導體裝置1係還包含：進行外部之資料匯流排和資料訊號之授受之DQ緩衝器14以及記憶體陣列（分別具有保持，外部所輸入之資料且配置成為行列狀之複數個之記憶體 =，）12a〜I2d。記憶體陣列12a〜12d，係分別呈獨2二月匕夠進行動作之4個群組# 〇〜# 3。半。導體裴置1係還包含：由時脈訊號緩衝器2接收内部時氏訊號ICLK而作為時脈訊號BUFFCL1(並且對於㈧緩衝器14 輸出時脈訊號CLKP之DLL電路1 6、以及配合DQ緩衝器14之 565849

控制時/間點而輸出選通訊號DQS之QS緩衝器18 圖2係用以說明在圖1所示之半導體裝置j中位準之構造之概略圖。檢測超VI Η

'查ίw、i、圖2、，被施加群組位址訊號BA1之端子T1，係藉由内 ^而連接在位址緩衝器“。内連線们係具有寄生電阻 ^寄生電容量C1。在實際上，寄生電阻R1和寄生電容量亚非刻意配置之元件，因&，並無記載在一般之電路但是，在圖2中，為了理解之容易化，因此，成為二路’記載寄生電阻r 1和寄生電容量c 1之元件編號。 =施加群組位址訊號BA0之端子T2，係藉由内連線⑽而位址緩衝器扑。内連線W3係具有寄生電阻R3和寄生刿t i C 3 °在貫際上’寄生電阻R 3和寄生電容量c 3係並非二w配置之元件，因此，並無記載在一般之電路圖上。但疋，在圖2中，為了理解之容易化，因此，成為等效電路’ ^載寄生電阻R3和寄生電容量C3之元件編號。此外位址緩衝器4 a、4 b係包含在圖1之位址緩衝器4中電路此外’控制電路8 a係包含在圖1之一部分之批告,丨電路8中之電路。

&制電路8a係包含：連接在内連線们和内連線W2間而， ^極接收電源電位EXTVDD之P通道MOS電晶體TR1、在施加超VIH位準至端子T1時而檢測訊號SVIH之SVIH檢測電路 22、以及配合SVIH檢測電路22之輸出訊號BA1S而呈活性，並且配合内部位址訊號INTAO〜I NT An之組合而輸出測試. #uTEO〜TEk之測試模式用電路24。

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藉由内連線W2而連接P通道MOS電晶體TRl *SVIH檢測電路22。内連線W2係具有寄生電阻R 2和寄生電容量C2。在5 際上，寄生電阻R2和寄生電容量C2係並非刻意^置之元貝件，因此，並無記載在一般之電路圖上。但是，在圖2 中，為了理解之容易化，因此，成為等效電路，記載寄生電阻R2和寄生電容量C2之元件編號。 ° °

圖3係顯示在圖2中之SVIH檢測電路22之構造之電路圖。參照圖3 ’ SVIH檢測電路22係包含：連接在接收訊號 SVIH之節點N4和節點N5間之P通道M0S電晶體32、連接在Γ 點Ν5和節點Ν6間之Ρ通道M0S電晶體34、連接在節點Ν6和g 點N7間之P通道M0S電晶體36、以及連接在節點们和接地點間之P通道M0S電晶體38。電晶體32係閘極連接在節點N5，後閘極連接在節點财。電晶體34係閘極連接在節點N6，後閘極連接在節點-。電晶體36係閘極連接在節點N7，後閘極連接在節點㈣。電晶體3 8係閘極連'接在接地節點，後閘極連接在節點n 7。由節點N7，輸出具有訊號SVIH之訊號位準之大約四分之一左右之訊號位準之訊號S I G。 37111檢測電路22，係還包含：在接收電源電位extvdd時而連接在節點N8間•之P通道M0S電晶體4〇、以及連接在節點 N8和接地節點間之p通道m〇s電晶體42 〇 ”’ 電晶體40係閘極連接在節點N8，後閘極連接在電源電位 E X T V D D。電Bg體4 2係閘極連接在接地節點，後閘極節點。％ α #

565849 五、發明說明（8) 由節點N8，輸出具有電源電位EXTVDD之大約二分之一左右之訊號位準之訊號REF。 S V I Η檢測電路2 2，係還包含：連接在接地節點和節點n 1 間而閘極搞合在電源電位Ε X Τ V D D上之Ν通道Μ 0 S電晶體4 4、連接在節點Ν1和節點Ν 2間而在閘極接收訊號s I G之Ν通道 Μ 0 S電晶體4 6、以及連接在節點Ν 1和節點Ν 3間而在閘極接收訊號REF之Ν通道MOS電晶體48。 S V I Η檢測電路2 2 ’係還包含：連接在節點Ν 2和接收電源電位EXTVDD之電源節點間而閘極連接在節點Ν2之ρ通道M〇s 電晶體50、連接在節點N3和接收電源電位EXTVDD之電源節點間而閘極連接在節點N2之P通道MOS電晶體52、輸入連接在節點N 3之反相器5 4、以及接收反相器5 4之輸出而進行反轉並且輸出訊號BA1S之反相器56。反相器54、56係成為動作電源電位，而接收電源電位EXTVDD。電晶體44〜52係形成比較電路，比較訊號REF和訊號 SIG。訊號REF之位準，係電源電位EXTVDD之大約二分之_ 左右’訊號SIG之位準，係訊號SVIH之大約四分之一左右，因此，在訊號SVIH超過電源電位EXTVDD之大約二倍時，反轉比較電路之輸出。圖4係用以說明圖2之p通道MOS電晶體TR1之剖面圖。參照圖4，P通道MOS電晶體TR1係形成在設置於半導體裝置之P型基板之主表面上之η井54内。P通道MOS電晶體TRi 係包含：ρ型不純物區域56、58、形成在ρ型不純物區域 5 6、5 8所夾住之區域上部之絕緣膜6 〇、以及形成於絕緣膜

C:\2D-CODE\91-10\91115799.ptd 第12頁 565849 五、發明說明（9) 60上部之導電性閘極62。閘極6 2係搞合在電源電位E X T V D D。η井5 4和p型不純物區域5 6，係透過寄生電阻R 1，而連接在接收群組位址訊號 B A1之端子Τ1。ρ型不純物區域5 8，係透過寄生電阻r 2，而連接在圖2之SVIH檢測電路22。圖5係用以說明P通道MOS電晶體TR1之電氣特性之圖式。參照圖4、圖5，一直到端子T1之電位超過EXTVDD+ | V t h ρ |為止’ P通道Μ 0 S電晶體T R1係並無電流流動。在端子Τ1之電位還進一步上升而超過EXTVDD + I Vthp |時，則在P通道Μ 0 S電晶體T R1，有電流流動。在此，£ X τ v ρ係由外部所施加之電源電位，例如3 · 3 V。此外，ν t h ρ係Ρ通道 MOS電晶體之臨限電壓，通常是具有負值。也就是說，一直到端子T1之電位超過EXTVDD + | Vthp | 為止，由不純物區域56開始朝向不純物區域58，並無電流流動。因此，連接在不純物區域5 8之内連線^ 2之寄生電容里C 2 ’係無關於成為端子τ 1之輸入電容量。此外，再參照圖2，說明實施例丨之發明之動作。施加至端子τι之電位，係在輸入電位（例如5V以上）高於 EXTVDD (例如3.3V)之狀態下，透過ρ通道議電晶體ΤΙΠ ，而施加該輸入電位至SVIH檢測電路。”11}檢測電路22係認識輸入電位為超VIH位準。因此，SVIH檢測電路“係使得測試模式用電路24呈活性化。測试权式用電路24係配合内部位址訊號INTA〇〜INTAn之組口而輸出測喊訊號TE〇〜TEk。藉由測試訊號TE〇〜

565849 五、發明說明（10) T E k ，而4111宏义 -.^ θ疋谷種測試，使得呈活性化並且被施加測試訊 ,01| _ ^ 取為此夠進行既定之測試動作之狀態。既定之測2作係例如電源系統之測試。 ,y , 方面’在施加至端子T1之電位為電源電位EXTVDD 〔例如 3. 3 V ) η ^ , 曰碰^ ^以下之狀態下，正如圖5所示，Ρ通道MOS電曰日體Γ R1 ，裨忐治# # 1示成為非導通狀態。像這樣，成為内連線W2由内連^W1分離之狀態。準此日才’ SVIH檢測電路22係並不認識輸入電位為超VIH位 L因此在—般動作時’施加至端子T1之輸入電位，係僅被使用作為群組位址訊號BA1。群組位址訊號BA1係輸入至位址緩衝器4a。位址緩衝器 4a係輸出内部位址訊號intbai。内部位址訊號inTBA1係和經由其他端子T2所施加之内部位址訊號INTBAO，一起被使用在記憶體群組之指定上。在一般動作時，内連線W2係藉由Ρ通道MOS電晶體TR1，而由内連線W1分離。因此，一般動作時之輸入端子τι之輸 ^容*仏係幾乎成為内連線W1之寄生電容量ci和位址緩二=4a之輸入電容量之合計，並無受到内連線W2之寄生電容量C2之影響。輸入電容量之測定，係施加例如" 偏壓至端子，而進行測定。由該測定結果，連線W2之寄生電容量C2。也7以除去内此外，即使内連線W2變長，寄生電容量C2變大，影響到端子T1之輸入電容量’因此，並不需要在端子心近一定得配置SVIH檢測電路22。但是，配置p通道M〇s電晶

C:\2D-CODE\91-10\91115799.ptd 第14頁 565849 五、發明說明（11) 體m之位置，係必須在由内連線？1開始而使之分岔點附近，能夠幾乎切離内連㈣之寄連生泉^容可以j由以上’而使得用於測試模式檢測子Τ1ί輸入電容量’成為相同於其他端子T2之輸入 =。此外，並無限制SVIHf路之配置位置。因工夠貫現可以進行高速度動作並且達月匕導體裝置。相佈局之最適當化之半 [實施例2 ] 圖6係用以說明檢測實施例2之半導體裝置之超π 之構造之概略圖。仅早參照圖6，例如在DRAM，包含接收外部電源電位以？^ 而產生升壓電位VPP之VPP產峰雷政79 蚀ί T 電升壓電位vpp係被使用作為例如子兀線之驅動電位·（用以進行包含在圖i之 ^固記憶體㈣ma〜12d且配置成為行列狀之複數個記憶肢早兀之行選擇）。升壓電位VPP係由VPP產生電路72而被施加至字元線驅動電路。一貫施例2之半導體裝置，係包含控制電路8b而取代圖2所示之技制電路8a。控制電路8b係在P通道MOS電晶體TR1之 $極接收升壓電位VPP之方面，不同於控制電路心。其他 4刀之控制電路8 b之構造，係相同於圖2所說明之控制電路8 a ’因此，不重複進行說明。圖7係用以說明圖6之P通道MOS電晶體TR1之剖面圖。參圖7，在實施例2，p通道m〇S電晶體TR1之閘極，係

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耦合在内部所產生之升壓電位vpp上。就其他部分而言，由於相同於圖4，因此，不重複進行說明。一直到端子π之電位超過VPP + ! vthp i為止，p通道 MOS電晶體TR1係、並無電流流動。在端子n之電位還進一步上升而超過vpp + | vthp |時，則在p通道M0S電晶體TR1，有電流流動。

也就是說，一直到端子T1之電位超過vpp +丨vthp !為止，由不純物區域56開始朝向不純物區域58，並無電流流動。因此，連接在不純物區域5 8之内連線w 2之寄生電容量 C2，係無關於成為端子T1之輸入電容量。正=以上所，兒明的，即使是在實施例2之狀態下，也相同方、μ施例1，使得用於測試模式檢測之所使用之端子丁 1 之輸入電容量，成為相同於其他端子之輸入電容量之程度。此外:，無限制SVIH電路之配置位置。因此，能夠實現可以進行同速度動作並^達到佈局之最適當化之半導許裝置。 ^ [實施例3 ] 圖8係用以說明檢測實施例3 之構造之概略圖。之半導體裝置之超VIH位準 _ 參照圖8 ’實施例3之主道細#士班 y 取代圖6所示之控制電丄導二V係包含控制電路8c而制電路8b。控制電路8c係在P通道M〇S雷 i:: ίί :接收電源電位extvdd並且後閘極耦合在升壓電位VPP之方面，不同於控制電路8b。其他電路8C之構造，係相同於圖6所說明之控制電路8b，因

565849 五、發明說明（13) 此，不重複進行說明。圖9係用以說明圖8之P通道MOS電晶體TR1之剖面圖。參照圖9，在實施例3，P通道MOS電晶體TR1之閘極係|禺合在電源電位E X T V D D ^此外，井5 4係搞合在内部所產生之升壓電位VPP上。就其他部分而言，由於相同於圖7，因此，不重複進行說明。一直到端子T1之電位超過EXTVDD + | Vthp |為止，p通道Μ 0 S電晶體T R 1係並無電流流動。在端子τ 1之電位還進一步上升而超過EXTVDD + | Vthp |時，則在Ρ通道MOS電晶體 TR1，有電流流動。且也就是說，一直到端子Τ1之電位超過EXTVDD + | Vthp | 為止’並無電流由不純物區域5 6流動至不純物區域5 8。因此’連接在不純物區域5 8之内連線W 2之寄生電容量C 2，係無關於成為端子T1之輸入電容量。 μ 此外，如果此時端子Τ1之電位成為升壓電位νρρ以下的話’則在ρ型不純物區域56和η井54間，施加逆向偏壓，因此’可以由端子Τ1，分離η井54和Ρ基板52間之寄生電容量 C4。因此，還可以由端子輸入電容量而除去在實施例工、實施例2中之附加於端子輸入電容量之寄生電容量"份量 ° 此外’在將超過升壓電位νρρ之電位施加至端子T1時，則順向電流由不純物區域56流動至η井54。因此，成為對於測試模式之設定電位之超VIH位準，係必須設定成為不超過升壓電位VPP。

C:\2D-OODH\9MO\91115799.ptd 第17頁 565849 五、發明說明（14) 即使是在實施例3，也可以實現能夠進行高速度動作並且達到佈局之最適當化之半導體裝置。【元件編號之說明】 A0 〜A12 外部位址訊號 BAO 群組位址訊號 BA1 群組位址訊號 BA1S 出訊號 BUFFCLK 時脈訊號 C1 寄生電容量 C2 寄生電容量 C3 寄生電容量 C4 寄生電容量 CAS 行位址選通訊號 CKE 時脈釋放訊號 CLK 外部時脈訊號 CS 晶片選擇訊號 DM 遮蔽訊號 DQS 選通訊號 EXTVDD 電源電位 ICLK 内部時脈訊號 INTAn 内部位址訊號節點節點節點

INTAO N1 N2 N3

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五、發明說明（15) N4 Λ/r 即點 N5 ArAr 即點 N6 Λ/τ 即點 N7 Λ/r 即點 N8 Λ/τ 即點 R1 寄生電阻 R2 寄生電阻 R3 寄生電阻 BA1S 訊號 RAS 列位址選通訊號 REF 訊號 SIG 訊號 T1 端子 TEO 〜TEk 測試訊號 TR1 Ρ通道MOS 電晶體 VPP 升壓電路 W1 内連線 W2 内連線 W3 内連線 WE 寫入致能訊號 1 半導體裝置 2 時脈訊號緩衝器 4 位址緩衝器 4a 位址緩衝器 91115799.ptd 第19頁 565849 五、發明說明（16) 4b 位址緩衝器 6 控制用訊號緩衝器 8 控制電路 8a 控制電路 8b 控制電路 8c 控制電路 10 模式暫存器 12a 〜12d 記憶體陣列 14 DQ緩衝器 16 DLL電路 18 DQ緩衝器 22 SVIH檢測電路 24 測試模式用電路 32 P通道MOS電晶體 34 P通道MOS電晶體 36 P通道MOS電晶體 38 P通道MOS電晶體 40 P通道MOS電晶體 42 P通道MOS電晶體 44 N通道MOS電晶體 46 N通道MOS電晶體 48 N通道MOS電晶體 50 P通道MOS電晶體 52 P通道MOS電晶體

C:\2D-CODE\91-10\91115799.ptd 第20頁 565849 五、發明說明 (17) 54 反相器 54 η井 56 反相器 56 ρ型不純物區域 58 ρ型不純物區域 60 絕緣膜 62 閘極 72 VPP產生電路 508 控制電路

_匯| C:\2D-CODE\9MO\91115799.ptd 第21頁 565849

圖1係顯示本發明之半導體裝置！之構造丨式簡單説明 _^ 圖2係用w % BR 士 m 略方塊圖。 #从说明在圖1所示之半導體裝置1中、认、，

位準之構造之概略圖。仏測超VIH 圖2顯示在圖2中之SVIH檢測電路22 L係Ξ 圖2之p通道M0S電晶體TR1之剖面圖。在田μ說明p通道M0S電晶體TR1之電氣特性之圖々。 I j之i以說明檢測實施例2之半導體裝置之超^/位^準° 之構造之概略圖。、in位準圖7 1系用以說明圖6之P通道MOS電晶體TR1之剖面圖。圖8糸用以說明檢測實施例3之半導體裝置之超v I η位m 之構造之概略圖。彳皁圖9係，用以說明圖8之P通道MOS電晶體TR1之剖面圖。圖10得、用以說明檢測習知之DDR SDRAM之超VIH位準之摄造之概略圖。

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Claims

------- 六、申請專利範圍 1 · 一種半導體裝置，係具 — 作杈式者，其特徵在於具枳式和測試模式作為動端子； ,· ，部電路，在前述一般模式中，位範圍内之訊號； ’由前述端子接收輸入電一測試模式檢測用電路，在嘹6 前述端子電位為前述輸:=為前述測試模式時，檢測形；以及電位乾圍外之測試設定電位的情轉換電路，設置在前述端子和4 之間，於前述端子之電位則述測試模式檢測用電路電位時導通，並將配合前述浐:述輪入電位範圍外之既定測试模式檢測用電路。電位之訊號，傳送至前述 2·如申請專利範圍第1項之本道第1内連線，連接前述端體裝置，其更具備有·· 第2内連線’連接前述口：述：部電路；以及，電路，此外，和耵述測試模式檢測用月)述轉換電路，係在前述、内時，由前述第1内土車綠電位為前述輸入電位範圍 3.如申請專利：圍第内連線。換電路，係包含連接在、+導辑裳置，其中，前述轉路之輸人用節點之間而閘極=31 f述測試模式檢測用電位之電位。用設定電位’係超過前述電源電 4·如申請專利範圍第3項、之+V體I置，其中，前述ρ通 C:\2D-CODE\9MO\91115799.ptd 第23頁 565849 六、申請專利範圍道MOS電晶體之後閘極係耦合在前述端子上。 5 ·如申凊專利範圍第3項之半導體裝置，其更且源而升屢以便於產生樹位之升•電位用上則述P通逷M0S電晶體之後閘極係耦合在前述升壓電位 β : ^ ^ °式用°又疋電位係並無超過前述升壓電位之電位收電第1項之半導體裝置，其更具〜有V 電路:、此外便於產生升壓電位之升壓電位用產生上:j ί ί1接轉在換上路，係包含閘極耦合在前述升壓電位，點之間的; 1 m設定電位係超過前述升壓電位之電位。 8如申枝直Λ開極係耗合在前述端子上。部電路ΚΙ範圍第1項之半導體裝置，其中，前述内輸入緩衝用電路，出访記憶體陣列，配合前述輸入用訊號；以及資料之授受；此外，、友衝用電路之輸出，而進行前述轉換電路，係在前述卜内時，由前述端子開妒至前、,、于電位為刚述輸入電位範圍切離前述測試模式二二用$ ^輸入緩衝用電路為止之通路 II 第24頁 C:\2D-C0DE\91-10\91115799.ptd 565849 六、申請專利範圍 9.如申請專利範圍第8項之半導體裝置，其中，前述端子係輸入前述記憶體陣列之位址訊號之複數個端子中之-個。 ilii C:\2D-CODE\9MO\91115799.ptd 第25頁