CN104051015B - 具有存储器的集成电路及其操作方法 - Google Patents

Abstract

本发明公开了一种具有存储器的集成电路及其操作方法，该具有存储器的集成电路，可以在连续运作(例如读取)间，以较少的等待时间操作。在一第一时间，一第一操作指令完成于一集成电路的一存储器阵列。在一第二时间，一第二操作指令开始于该存储器阵列。介于第一时间与第二时间之间，源于充电泵浦的一经调整的输出电压是维持在于一字线操作电压，例如一读取电压。

Description

具有存储器的集成电路及其操作方法

技术领域

本发明涉及存储器操作效能控制，尤其是一种具有存储器的集成电路及其操作方法。

背景技术

一最低等待时间，例如读取等待时间，发生于一存储器阵列的两连续运作之间。该等待时间包括一充电泵浦的设置时间，用以储存足够的电荷以设置字线达到例如读取电压的操作电压，以及感测放大器的感测时间，用以侦测储存于存储器内的数据数值。不幸的是，改善充电泵浦或感测放大器的速度是一大挑战。

发明内容

有鉴于此，本发明提供了一种操作具有存储器的一集成电路的方法，该方法包含：

于一第一时间，在一集成电路的一存储器阵列上，完成一第一操作指令；

于一第二时间，在该存储阵列上开始一第二操作指令；及

从该第一时间到该第二时间，维持一充电泵浦输出电压约在于一字线操作电压，该充电泵浦输出电压被耦接于该存储器阵列中的字线。

本发明还提供了一种集成电路，包含有一存储器阵列、一充电泵浦及控制电路。该充电泵浦具有耦接于该存储器阵列的一充电泵浦输出端，该控制电路耦接于该存储器阵列和该充电泵浦。其中该控制电路从在该存储器阵列上完成一第一操作指令的一第一时间，到在该存储阵列上开始一第二操作指令的一第二时间，维持一充电泵浦输出电压约在于一字线操作电压。

本发明还提供了一种集成电路，包含用以维持的装置，从一第一时间到一第二时间，该装置维持一充电泵浦输出电压约在于一字线操作电压，该充电泵浦输出电压被耦接于一存储器阵列中的字线。

本发明还提供了一种操作具有存储器的一集成电路的方法，该方法包含：

于一第一时间，在一存储器阵列上完成一第一操作指令；

于一第二时间，在该存储阵列上开始一第二操作指令；及

从在该存储器阵列上完成该第一操作指令的该第一时间到在该存储器阵列上开始该第二操作指令的该第二时间，维持一升压电路输出电压。

在本发明的一实施例中，该集成电路于该第一时间完成来自该第一操作指令的数据输出。

在本发明的一实施例中，该集成电路于该第二时间开始接收该第二操作指令的一存储器地址。

在本发明的一实施例中，该第一操作指令和该第二操作指令是执行于该存储器阵列中不同的字线，该第二操作指令的执行可略过该充电泵浦输出电压的一设置期间。

在本发明的一实施例中，该第一操作指令和该第二操作指令是执行于该存储器阵列中一相同字线，该充电泵浦输出电压从该第一时间到该第二时间系维持在于该相同字线的该字线操作电压。该第二操作指令的执行可略过该充电泵浦以及字线电压的设置期间。

在各种的实施例中，该操作指令可能是一读取指令、擦除指令或程序指令。在各种的实施例中，该操作电压可能是一读取电压、擦除电压或程序电压。

附图说明

图1是一存储器电路的一方块图，其显示高压电源及字线电平的设置路径以及两者的控制信号；

图2是一时序图，显示如图1所示的存储器电路，其具有连续读取动作的读取等待时间；

图3是在连续读取动作间具有较短读取等待时间的存储器电路的一时序图，其显示一定时器开始于当一第一读取动作完成之际；

图4为一流程图，显示由该连续读取动作间具有较短读取等待时间的存储器电路所执行的步骤；

图5是较图3的连续读取动作间具有较短读取等待时间的存储器电路更多细节的一时序图，其显示当两读取动作间的期间长于该定时器时限的实例；

图6是较图3的连续读取动作间具有较短读取等待时间的存储器电路更多细节的一时序图，其显示当两读取动作间的期间短于该定时器时限，而且该两读取动作所在的字线地址不相同的实例；

图7是较图3的连续读取动作间具有较短读取等待时间的存储器电路更多细节的一时序图，其显示当两读取动作间的期间短于该定时器时限，而且该两读取动作所在的字线地址相同的实例；

图8是连续读取动作间具有较短读取等待时间的存储器电路的一方块图。

102 充电泵浦

104 HV_EN高压赋能信号

106 高压电源

108 稳压器

110 字线驱动器

112 WL_EN字线赋能信号

114 字线

202 芯片赋能CEB

204 RD/BYB

206 线

208 高压赋能HV EN

210 字线赋能WL EN

212 高压/字线(HV/WL)设置

214 感测

216 第一读取等待时间tL1

218 数据输出

220 期间tCEH

222 高压/字线(HV/WL)设置

224 感测

226 第二读取等待时间tL2

228 数据输出

430/640/740/840 定时器信号tACT

502/504/506/508/510/512/514 步骤

631/731/831 页面地址PA(n)

632/732/832 页面地址PA(m)

726 第二读取等待时间tL2X

826 第二读取等待时间tL2y

900 存储器阵列

901 字线译码器和字线驱动器

902 字线

903 位线译码器和驱动器

904 位线

905、907 总线

906 感测放大器和数据输入结构

908 偏压配置供应电压

909 编程、擦除和读取偏压配置状态机器电路

911 数据输入线

915 数据输出线

950 集成电路

具体实施方式

图1是一存储器电路的一方块图，其显示高压电源及字线电平的设置路径以及两者的控制信号。

该存储器电路包括高压设置部分和字线设置部分。该存储器电路的该高压设置部分包括充电泵浦102和高压电源106。该充电泵浦102由HV_EN高压赋能信号104所促动，并产生一较高电压，该较高电压是高于由该存储器电路所接收的直流电压，其足以用于执行存储器的操作。当该充电泵浦不作动时，最高的随即可用电压是该存储器电路所接收的该直流电压。一部分的读取等待时间归因于与从该直流电压以泵浦充电到足供存储器操作的高电压相关的延迟。源于泵浦充电的该高电压由该高压电源106提供。

充电泵浦的输出因时而异，原因是电荷泄漏和间歇的泵浦充电。稳压器108接收来自于该高压电源106的泵浦电压并且产生较不因时而异的较平坦电压。该稳压器108的输出可预期地用以执行存储器操作。

该存储器电路的该字线设置部分包括字线驱动器110以及字线114。字线驱动器110耦接至特定电压并且解耦合来自所选的字线，以响应指示一存储器操作(例如擦除、编程或读取)和指示选取或取消选取字线的地址译码器输出的信号。这类信号其中之一是WL_EN字线赋能信号112。字线114是该存储器阵列中存取存储器单元的字线阵列其中之一。

图2是一时序图，显示如图1所示的存储器电路，其具有连续读取动作的读取等待时间。

如图所示，包含芯片赋能CEB202，备便/忙碌状态RD/BY204，高压赋能HV EN208以及字线赋能WL EN210等信号。线206描述连续读取动作的不同阶段。

在某些实施例中，读取指令和地址立即发出于CEB信号转低之后，虽然这可能因制造者而异。RD/BY信号204转高以通知系统其内部感测结束。随后，系统切换读取频率(未显示)以读取数据。整页的数据输出后，系统将CEB信号转高以显示第一读取动作的结束。tCEH开始于第一读取动作的结束，通常CEB于高电平。tCEH结束于第二读取动作的起始-其可能是CEb转低，或是第二读取指令或读取指令地址的输入。在所描述的实施例中，是以CEb转低/高来显示读取动作的开始或结束。在某些实施例中，数据输出可能未完成于第二读取动作开始之前。

第一读取动作的第一读取等待时间是tL1216，其包括高压/字线(HV/WL)设置212和感测214。在tL1216之后，该集成电路执行数据输出218。第二读取动作的第二读取等待时间是tL2226，其包括高压/字线(HV/WL)设置222和感测224。在tL2226之后，该集成电路执行数据输出228。

发送指令/地址之后，HV_EN和WL_EN转高以由初始状态致动泵浦去设置被选址到的字线。一旦整页感测完成，HV_EN和WL_EN转低，而泵浦/字线回复初始状态。无论从第一读取动作的数据输出218的完成到第二读取动作的tL2226的开始之间的期间tCEH220是多长，读取等待时间tL1216及tL2226仍然相同。

图3是在连续读取动作间具有较短读取等待时间的存储器电路的一时序图，其显示一定时器开始于当一第一读取动作完成之际。

如图所示，除了和图2相同的部分之外，还有定时器430信号tACT。由定时器430信号tACT所执行的一预定期间开始于第一读取动作完成之时，动作与动作间的定时器430信号tACT的时限相同。然而，期间tCEH220随着由系统所控制的第二读取动作的开始而改变。

图4为一流程图，显示由该连续读取动作间具有较短读取等待时间的存储器电路所执行的步骤。

在步骤502，接收具有一读取地址的一第一读取指令，该读取地址指出一页面地址PA(n)。所读取的字线地址被栓锁或是储存，以用来和未来读取动作的字线地址作比较。一读取动作执行于位在页面地址PA(n)的一或多个存储器单元，数据输出从页面地址PA(n)产生。期间tCEH和定时器tACT开始于该数据输出结束之际。

在步骤504，接收具有一读取地址的一第二读取指令，该读取地址指出一页面地址PA(m)。期间tCEH被确定。在步骤506，期间tCEH和定时器tACT的时限作比较。如果期间tCEH并不少于定时器tACT的时限，进行高压/字线电压的设置，因两者已经在时限回到初时状态，故HV_EN和WL_EN转低电平。读取等待时间必然有关于该充电泵浦及对字线的充电。

然而，如果期间tCEH少于定时器tACT的时限，在步骤510相应于页面地址PA(m)和PA(n)的字线地址相比较。从第一读取动作所储存的读取字线地址和第二读取动作的字线地址相比较。单一字线可装载许多页的存储。

如果字线地址不相等，则读取等待时间可缩短，其归因于该充电泵浦设定的消除512。高压电源被维持，故HV_EN维持在高电平。然而，由于一条新的字线需要充电，字线要设置。WL_EN调低以将第一次读取的字线放电，然后WL_EN调高以设置第二次读取的字线。对照图5和图6所示，该读取等待时间tL2X小于tL2，其归因于该充电泵浦设定的取消512。

如果字线地址相等，则读取等待时间可更为缩短，其归因于充电泵浦延迟和字线设定两者的取消514。HV_EN和WL_EN保持在高电平，高压电源和字线维持目前的电位。对照图5和图7所示，读取等待时间tL2y小于tL2，其归因于充电泵浦延迟和字线设置两者的取消514。

图5是较图3的连续读取动作间具有较短读取等待时间的存储器电路更多细节的一时序图，其显示当两读取动作220之间的期间长于该定时器时限640的实例。图5的时序图是相应于图4的结果508。当时限到来时，HV_EN和WL_EN调低，泵浦和字线回到初始状态。为了第2页的读取动作，需要完整的高压和字线设置时间。因此，读取等待时间tL2226相对的长。

图6是较图3的连续读取动作间具有较短读取等待时间的存储器电路更多细节的一时序图，其显示当两读取动作220之间的期间短于该定时器时限740，而且该两读取动作所在的字线地址不相同的实例。图6的时序图是相应于图4的结果512。HV_EN保持高电平以维持高压电源，WL_EN调低以将第一次读取的字线放电，然后WL_EN调高以设置第二次读取的字线。读取等待时间tL2X726小于tL2226，其归因于充电泵浦设定的取消。

图7是较图3的连续读取动作间具有较短读取等待时间的存储器电路更多细节的一时序图，其显示当两读取动作220之间的期间短于该定时器时限840，而且该两读取动作所在的字线地址相同的实例。图7的时序图是相应于图4的结果514。HV_EN和WL_EN保持高电平，高压电源和字线维持既有电位。读取等待时间tL2y826小于tL2，其归因于充电泵浦延迟和字线设置两者的取消。

图8是连续读取动作间具有较短读取等待时间的存储器电路的一方块图。

集成电路950包含一存储器阵列900。字线译码器和字线驱动器901耦接于(且电连接于)多个字线902，并沿着该存储器阵列900的多个列作配置。位线译码器和驱动器903耦接于(且电连接于)多个位线904，并沿着该存储器阵列900的多个行作配置，以对于该存储器阵列900中的存储器单元读取数据或写入数据。地址由总线905提供至字线译码器和字线驱动器901及位线译码器和驱动器903。区块906中的感测放大器和数据输入结构是经由总线907耦接于位线译码器903。经由数据输入线911，数据由集成电路950上的输出/输入端提供至区块906中的数据输入结构。经由数据输出线915，数据由区块906中的感测放大器提供至集成电路950上的输出/输入端，或者是其他集成电路950内或外的数据目的地。编程、擦除和读取偏压配置状态机器电路909控制读取等待时间，控制连续读取动作之间的时限，并决定等待时间的元件。

定时器时限tACT的持续时间是连续读取动作间的读取等待时间和节能两者之间的平衡。一方面，如果定时器时限tACT太短，读取等待时间几乎没有缩短；另一方面，如果定时器时限tACT太长，电源会因为持续泵浦节点的漏电而导致浪费。一些定时器时限tACT的期间例如个位数的微秒以至于几十微秒。

所述的技术适用于数据快闪型NAND存储器和编码快闪型NOR存储器。然而，对于NAND型存储器的读取等待时间的降低作用大于NOR型存储器，这是因为在NAND型存储器执行连续读取动作的机会较大。

虽然本发明以上述的参考用较佳实施例与范例作为揭露，读者须了解这些例子是用于描述而非限定之意。凡习知此技艺者，在不脱离本发明的精神与范围之下，当可做各种更动与修饰，其仍应属在本发明专利的涵盖范围之内。

Claims (16)

1.一种操作具有存储器的一集成电路的方法，该方法包含：

于一第一时间，在一集成电路的一存储器阵列上，完成一第一操作指令；

于一第二时间，在该存储器阵列上开始一第二操作指令；及

从该第一时间到该第二时间，维持一充电泵浦输出电压在于一字线操作电压，该充电泵浦输出电压被耦接于该存储器阵列中的字线；

其中，该第二操作指令的执行系略过该充电泵浦输出电压的一设置期间。

2.根据权利要求1所述的方法，其中该集成电路于该第一时间完成来自该第一操作指令的数据输出。

3.根据权利要求1所述的方法，其中该集成电路于该第二时间开始接收该第二操作指令的一存储器地址。

4.根据权利要求1所述的方法，其中

该第一操作指令和该第二操作指令是执行于该存储器阵列中不同的字线。

5.根据权利要求1所述的方法，其中

该第一操作指令和该第二操作指令是执行于该存储器阵列中一相同字线。

6.根据权利要求1所述的方法，其中

该第一操作指令和该第二操作指令是执行于该存储器阵列中一相同字线，且该充电泵浦输出电压从该第一时间到该第二时间系维持在于该相同字线的该字线操作电压。

7.根据权利要求1所述的方法，其中

该第一操作指令和该第二操作指令是执行于该存储器阵列中一相同字线，且该第二操作指令的执行系略过一字线电压设置期间。

8.一种集成电路，包含：

一存储器阵列；

一充电泵浦，该充电泵浦具有耦接于该存储器阵列的一充电泵浦输出端；及

控制电路，耦接于该存储器阵列和该充电泵浦，其中该控制电路从在该存储器阵列上完成一第一操作指令的一第一时间，到在该存储器阵列上开始一第二操作指令的一第二时间，维持一充电泵浦输出电压在于一字线操作电压；

其中，该第二操作指令的执行系略过该充电泵浦输出电压的一设置期间。

9.根据权利要求8所述的集成电路，其中该集成电路于该第一时间完成来自该第一操作指令的数据输出。

10.根据权利要求8所述的集成电路，其中该集成电路于该第二时间开始接收该第二操作指令的一存储器地址。

11.根据权利要求8所述的集成电路，其中

该第一操作指令和该第二操作指令是执行于该存储器阵列中不同的字线。

12.根据权利要求8所述的集成电路，其中

该第一操作指令和该第二操作指令是执行于该存储器阵列中一相同字线。

13.根据权利要求8所述的集成电路，其中

该第一操作指令和该第二操作指令是执行于该存储器阵列中一相同字线，且该充电泵浦输出电压从该第一时间到该第二时间系维持在于该相同字线的该字线操作电压。

14.根据权利要求8所述的集成电路，其中

该第一操作指令和该第二操作指令是执行于该存储器阵列中一相同字线，且该第二操作指令的执行系略过一字线电压设置期间。

15.一种集成电路，包含：

用以维持的装置，从一第一时间到一第二时间，该装置维持一充电泵浦输出电压在于一字线操作电压，略过该充电泵浦输出电压的一设置期间，该充电泵浦输出电压被耦接于一存储器阵列中的字线。

16.一种操作具有存储器的一集成电路的方法，该方法包含：

于一第一时间，在一存储器阵列上完成一第一操作指令；

于一第二时间，在该存储器阵列上开始一第二操作指令；及

从在该存储器阵列上完成该第一操作指令该第一时间到在该存储器阵列上开始该第二操作指令的该第二时间，维持一升压电路输出电压；

其中，该第二操作指令的执行系略过一充电泵浦输出电压的一设置期间。