CN107735837A - 非易失性存储器设备的低待机功率与快速开启 - Google Patents

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Abstract

公开了用于在待机操作状态下驱动非易失性存储器设备的系统和方法。待机检测电路检测非易失性存储器系统是否处于待机状态。响应于确定非易失性存储器系统处于待机状态，偏置控制电路向处于待机模式的非易失性存储器系统的驱动器提供偏置电流。

Description

非易失性存储器设备的低待机功率与快速开启
相关申请
本申请是于2015年12月11日提交的第14/966,990号美国专利申请的国际申请，其要求于2015年8月31日提交的第62/212,296号美国临时申请的权益，这两个申请通过引用以其整体并入本文。
背景
非易失性存储器设备被用在当电力不可用时要求保存信息的电子组件中。非易失性存储器设备可以包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)设备。一些存储器阵列利用可包括电荷俘获层的晶体管和栅极结构。电荷俘获层可以被编程为基于施加于存储器阵列或被存储器阵列接收的电压来储存数据。
附图简述
在附图的图中，本公开通过示例而非限制的方式示出，在附图中：
图1是示出根据实施例的包括非易失性存储器系统的计算系统的框图。
图2是示出根据实施例的非易失性存储器系统的待机控制电路的框图。
图3A是示出根据实施例的待机发生器的电路的框图。
图3B是示出根据实施例的待机发生器的操作的时序图。
图4是示出根据实施例的偏置控制电路的框图。
图5是示出根据实施例的模拟驱动器的电路的框图。
图6是示出根据实施例的非易失性存储器系统的待机控制电路的另一个实施方式的框图。
图7是示出根据实施例的升压器的电路的框图。
图8是根据实施例的转变为待机模式和转变出待机模式的过程的流程图。
详细描述
非易失性存储器(NVM)设备的读取操作可以使用模拟电路来为感测电路提供偏置，以为字线和列驱动器产生升高电压，以及为NVM设备的读取路径中的电平移位器提供保护电压。在一些实现中，NVM设备可以具有激活操作状态和待机操作状态。例如，当在设定的时间长度内NVM设备没有接收到读或写指令时，NVM设备可以进入待机操作状态。待机操作状态可能比激活操作状态汲取更少的电力，但是，较低的电流减慢NVM设备中的电路的操作，因此在执行读命令时导致较低的性能。
为了从待机操作状态转变为激活操作状态，模拟电路对存储器系统的读取路径中的各种电容器和其他电路元件进行充电。为了避免高速读取操作的延迟，读取路径中的模拟电路可能消耗高待机电流，使得在转变为激活模式时很少的电路元件将被充电。
另一方面，在存储器系统的待机操作中提供大待机电流可能会消耗太多的功率用于某些应用。例如，较低功率的片上系统电路可用于具有有限能量容量的应用中，以在充电或更换电池之间提供待机电流和足够的使用寿命。这样的应用可包括可穿戴设备和物联网应用，其中低功耗扩展了产品或设备的有用性。具有低功耗的设备也可能受益于快速加电和从休眠状态唤醒以及从待机状态到激活状态的快速转变。从待机模式到激活模式的转变时间可以基本上是瞬时的，并且可以类似于存储器系统中的控制信号的传播时间。例如，从待机状态的快速转变可以近似为1ns或更小。这样的转变可以比存储器系统的读取周期时间快一个或更多个数量级(例如，读取周期时间的长度的0.01-0.1倍)。从休眠状态唤醒或者给设备上电如果在微秒量级(例如，1-10μs)完成的话，可以被认为是快速的，因为某些电路元件可以从非激活状态被充电。在一些替代实施例中，可以使用其它时间长度来指示从待机模式到激活模式以及从休眠状态唤醒的快速转变。
在一些实施例中，控制电路在待机操作状态下以低电流操作，但是提供从待机操作状态到激活操作状态的基本上立即的转变，特别是当接收到读指令时。在一个实施例中，控制电路包括待机状态检测器和启动发电机。待机状态检测器可以操作以基于在存储器系统接收到读取操作来确定何时进入或退出待机状态。待机状态检测器可以与启动发电机一起工作，当存储器系统被开启或从休眠状态唤醒时，启动发电机提供额外的功率，以控制产生用于读取操作的模拟信号的电路。系统可以在不处于激活状态时以低待机电流工作。
图1是示出根据实施例的非易失性存储器系统的框图。计算系统100可以包括经由地址总线106、数据总线108和控制总线110耦合到非易失性存储器系统102的处理设备104。在一些实施例中，计算系统100可以是可编程的片上系统(PSoC)设备或类似的可编程系统。为了说明的目的，计算系统100的组件已经被简化，并且不打算进行完整的描述。具体而言，处理设备104、地址解码器114、地址驱动器116、控制电路120、写控制电路136、数据读取电路118和读控制电路124的细节在此不作详细描述。在一些实施例中，计算系统100可以包括比图1所示更少或更多的组件。例如，计算系统100可以包括诸如RAM或ROM之类的一个或更多个附加的存储器组件，可以包括各种输入或输出端口或设备，或者可以包括由计算系统100使用的其他组件。
电源150耦合到非易失性存储器系统102，也被简称为“存储器系统”。电源150可以是存储器系统102外部的电源，并且可以被存储器系统102使用以生成偏置电流和电压，从而向存储器阵列112提供功率以读取和写入到非易失性存储器。电源150还可以向处理设备104或计算系统100的其他组件提供电力。
处理设备104可驻留在共同载体衬底上，诸如，例如集成电路(“IC”)管芯衬底、多芯片模块衬底等。可替代地，处理设备104的组件可以是一个或更多个独立的集成电路和/或分立组件。在一个示例性实施例中，处理设备104是可编程片上系统处理设备，由加利福尼亚州圣何塞市的Cypress半导体公司开发。可替代地，处理设备104可以是一种或更多种其他处理设备，诸如微处理器或中央处理单元、控制器、专用处理器、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)等。
存储器系统102包括存储器阵列112，存储器阵列112可以被组织为非易失性存储器单元的行和列。存储器阵列112可经由多条选择线和读取线而耦合到地址驱动器116。例如，对于存储器阵列的每一行可以有一条选择线和一条读取线。地址驱动器116可以驱动对应于通过地址总线106接收的地址的存储器位置。例如，地址解码器114可以包括行解码器、列解码器和扇区解码器以解码从处理设备104接收到的地址。
地址驱动器116可以被配置为通过向存储器阵列112的第一行中的第一选择线施加电压来选择第一行用于编程操作，和通过向第二行中的第二选择线施加另一电压来取消选择存储器阵列的第二行。地址驱动器116还可以被配置为通过向第一列中的第一位线施加电压来选择第一行中的存储单元进行编程，并且通过向第二列中的第二位线施加另一电压来禁止第一行中的未被选择的存储单元进行编程。读控制电路124，特别是待机控制电路126，可以被配置为将偏置电流施加到模拟读取电路以控制在读取操作期间和待机操作期间由地址驱动器116提供的电流。
存储器阵列112还可经由多条位线耦合到数据读取电路118。数据读取电路118可以包括列多路复用器和读出放大器。列多路复用器可以在读取操作期间选择要由读出放大器访问的存储器列。举例来说，列多路复用器可提供对存储器阵列112中的多条列线的访问以使读出放大器能够从其读取多位字。存储器系统102还可包含控制电路120以从处理设备104接收信号且将信号发送到读控制电路124及写控制电路136。读控制电路124和写控制电路136然后可以提供对存储器阵列112的读取和写入操作的控制。例如，写控制电路136可以提供对数据写入电路140的控制，并且读控制电路124可以提供对模拟读取电路128的控制。写控制电路136可将电流和电压供应提供给存储器阵列112的写入路径电路的驱动器。例如，写控制电路136可以包括模拟和数字电路，以向数据写入电路140提供高电压从而将数据写入存储器阵列112。模拟读取电路128向存储器阵列112的读取路径电路的驱动器提供偏置电流和电压供应，并且向数据读取电路118提供控制信号。读取电路124包括待机控制电路126，以产生和控制存储器系统102的待机操作和激活操作。待机控制电路126可以向字线和列驱动器提供偏置电流，以及为存储器电路的读取路径中的电平移位器提供保护电压。
写入存储器阵列112或从存储器阵列112读取的数据可以通过数据总线108从处理设备104传递到存储器系统102。存储器系统102可以包括数据输入/输出电路130，其处理从存储器系统102传递到处理设备104或从处理设备104传递的数据。例如，数据输入/输出电路可以包括用于控制处理设备和存储器阵列112之间的通信的一个或更多个数据缓冲器。
存储器系统102可以是被配置为在各种低功率和非易失性环境中储存数据值的储存设备。因此，在此所公开的存储器系统，例如存储器系统102，可以被实施成具有相对较小的面积，其可以使用先进的处理节点例如65纳米的节点或更小的节点进行制造。此外，如下面更详细地讨论的，存储器系统102可以包括用于储存数据值的各种存储单元。存储单元可以被实施成具有公共源极线，以减小每一个存储单元的总占用面积。
存储器阵列112可以包括一个或更多个存储器扇区，诸如扇区A 131到扇区N 132。每个扇区可以有任意数量的行和列存储单元，例如4096列和256行。行可以包括水平排列的多个存储单元。列可以包括垂直排列的多个存储单元。
存储器阵列112还可使用数据读取电路118来在读取操作期间将扇区中的一列存储单元耦合到读出放大器。例如，用于扇区A 131的列0的数据读取电路118可以用作在读取操作期间将扇区A的列0的存储单元耦合到读出放大器的开关。
应该认识到，存储器阵列的术语“行”和“列”被用于说明的目的而不是限制的目的。在一个实施例中，行通常水平排列，而列通常垂直排列。在另一个实施例中，存储器阵列112的行和列可以以任何方向排列。
在一个实施例中，存储单元可以是双晶体管(2T)存储单元。在2T存储单元中，一个晶体管可以是存储晶体管，而另一个晶体管可以是传输晶体管。在其他实施方式中，存储单元可以包括另一数量的晶体管，诸如单个存储晶体管(1T)。
存储器阵列112可以使用电荷俘获存储晶体管来实现。使用电荷俘获存储晶体管实现的存储器阵列可以被称为电荷俘获存储器设备。电荷俘获存储晶体管可以被实现为利用包括电荷俘获层的晶体管和栅极结构。电荷俘获层可以是用于捕获电荷的绝缘体。电荷俘获层可以被编程为基于施加于存储器阵列112或被存储器阵列112接收的电压来储存数据。以此方式，存储器阵列112可以包括按行和列布置的各种不同的存储单元，并且每一个存储单元可以能够储存至少一个数据值(例如，位)。可以将电压施加到每个存储单元以编程存储单元(例如，编程操作-存储逻辑“1”)，擦除存储单元(例如，擦除操作-存储逻辑“0”)，或者读取存储单元(例如，读取操作)。
在一个实施例中，电荷俘获存储晶体管可以使用不同的材料来实现。电荷俘获存储晶体管的一个例子是硅-氧化物-氮化物-氧化物-硅(SONOS)型晶体管。用SONOS型晶体管实现的存储器阵列可以被称为SONOS存储器设备。在SONOS型晶体管中，存储晶体管的电荷俘获层可以是氮化物层，例如氮化硅层。此外，电荷俘获层还可以包括其他电荷俘获材料，例如氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、硅酸铪、硅酸锆、氮氧化铪、氧化铪锆、氧化镧或高K层。电荷俘获层可以被配置为可逆地捕获或保留从存储晶体管的沟道注入的载流子或空穴，并且可以具有基于施加于存储单元的电压可逆地变化、修改或改变的一个或更多个电特性。在另一个实施例中，可以使用不同类型的电荷俘获存储晶体管。
图2是示出根据一个实施例的耦合到读取路径电路290的待机控制电路的框图。待机控制电路可以包括耦合到电压驱动器270(例如低电压和高电压驱动器)的偏置控制电路210、用于控制对读取路径电路290的电压提升的可变频率振荡器260以及一个或更多个模拟驱动器280。待机控制电路还可以包括待机发生器220、唤醒发生器230和逻辑元件235，用于确定是否检测到待机状态、唤醒状态或加电状态。
读取路径电路290表示用于从存储器阵列读取的各种电路。例如，读取路径电路可以包括数据读取电路118(包括列多路复用器和读出放大器)，存储器系统的数据输入/输出电路130、地址解码器114、地址驱动器116，或以及参考图1描述的用于从存储器位置读取的其他元件。图2中所示的附加元件示出了用于读取路径电路290的各种控制和驱动电路。例如，电压驱动器270、分布式模拟驱动器280和倍压器250可以是读取路径电路290的驱动电路，偏置控制电路210可以是用于一个或更多个驱动电路的控制电路。
待机发生器220可以检测存储器系统中是否满足待机状态。例如，待机发生器可以包括待机检测电路。待机发生器220可以接受时钟的输入、使能输入和读取输入。读取输入可以指示何时由存储器系统执行读指令。待机发生器220可以确定自从上次对存储器系统的读请求以来是否有时间流逝。例如，待机发生器220可以包括待机检测电路，用于确定存储器系统何时进入待机状态或何时进入待机模式。如果自从上一个读指令以来经过了阈值时间量，则待机发生器可以产生指示满足待机状态的输出。例如，在一些实施例中，待机发生器可以响应于确定在设定数量的时钟周期(例如，3、4、5、10或者任何其他数量的周期)未接收到读指令而产生逻辑高值。在一些实施例中，逻辑低值可以指示待机状态，而逻辑高值可以指示激活状态。一旦控制电路接收到读指令和相关联的时钟，则待机发生器220将改变其输出以指示其处于激活模式。待机发生器的示例性实施例在下面参照图3进一步讨论。
唤醒发生器230可以响应于存储器系统从休眠模式中唤醒或通电而提供额外的电流给读取路径电路290。因此，唤醒发生器230可以减少当存储器系统通电或从休眠模式唤醒时最初对读取电路路径中的电容器和其他电路元件充电的时间。例如，在休眠状态期间，存储器系统的各种电路元件可能不保持在充电状态。为了从休眠状态中唤醒，唤醒发生器230可以提供增加的电流给读取路径电路290。当存储器系统通电时，可以执行类似的过程，因为存储器系统的各种元件可能没有被充电到操作状态。因此，唤醒发生器响应于存储器系统从休眠状态中唤醒或通电而向存储器系统的读取路径电路提供增加的功率。
除了唤醒发生器之外，偏置控制电路还可以提供更高的电流以减少存储器系统的唤醒或上电时间。因此，唤醒发生器的逻辑输出被提供给逻辑元件235。唤醒发生器的输出因此被用来确保在除了激活模式之外的唤醒期间提供足够的电流给读取路径电路290。在一些实施例中，待机控制电路可以不包括唤醒发生器。例如，存储器系统的某些实施例可以在待机期间提供有限的功率，并且提供在从待机模式转变为激活模式的时间的快速转变，但是可能不需要快速通电或从休眠模式的转变。在这样的应用中，可以在待机控制电路中提供待机发生器220而不使用唤醒发生器230。在存在这种情况的一些实施例中，待机发生器耦合到偏置控制电路并且可以不使用介入逻辑元件235。
逻辑元件235确定存储器系统当前是否处于唤醒模式、启动模式或激活模式，并且如果存储器系统在这些模式之一操作，则产生指示存储器系统将以激活模式操作的输出给偏置控制电路210、分频器265和调节器240(例如低压降、开关调节器等)，其向读取路径电路290提供增加的电流。如图2所示，逻辑元件235被示为接受来自待机发生器220和唤醒发生器230的输入的与非门。来自唤醒发生器的输入可以被反相，使得逻辑高与唤醒发生器不操作相关联，逻辑低与唤醒发生器正在操作相关联。因此，如果待机发生器是逻辑高，并且来自唤醒发生器的输出的反相是逻辑高，则逻辑元件235将产生逻辑低输出。在其他状态下，逻辑元件235的输出将是逻辑高。如此，如果待机发生器220指示存储器系统处于待机状态并且唤醒发生器未处于操作中，则逻辑元件235可以产生逻辑低输出。因此，与非门的逻辑低输出将向偏置控制电路210、分频器265和电压调节器240指示在待机模式下操作，并且如果逻辑元件235的输出是逻辑高，则在激活模式下操作。在各种实施例中，逻辑元件235可以用不同的逻辑元件来实现。例如，逻辑元件可以是与门，并且逻辑高输出将指示耦合电路在待机模式下操作。使用与门、与非门、或非门和或门的其他实施方式也可以被实现。在图2中，唤醒发生器230的逻辑输出在电路元件235之前被反相，然而，在一些实施例中，唤醒发生器可以产生与被反相的驱动输出分开的逻辑输出。在这样的实施例中，逻辑元件235之前的反相不是必需的。在一些实施例中，待机发生器和唤醒发生器230中的一个或两个的逻辑高和逻辑低可以颠倒，并且可以使用不同的逻辑元件235来确定存储器系统是否处于激活、唤醒或启动模式中的一种。
偏置控制电路210提供偏置电流或控制信号电压以使存储器系统从待机状态变为激活状态。例如，偏置控制电路210可以向可变频率振荡器260提供偏置电流，以控制提供给倍压器250的振荡频率。偏置控制电路210还可以向一个或更多个分布式模拟驱动器280提供位线限制电压。在一些实施例中，偏置控制电路210还可以向电压驱动器270提供保护电压。在一些实施例中，偏置控制电路可以调整对比图2所示更少或更多的组件的偏置电流和电压。例如，在一些实施例中，偏置控制电路210可以不向电压驱动器提供保护电压。
偏置控制电路可以包括用于在不同操作状态下提供偏置电流的多个电流镜。例如，偏置控制电路可以提供供给待机偏置电流的第一组电流镜和供给激活偏置电流的第二组电流镜。偏置控制电路的示例性实施例在图4中示出并且在下面进一步讨论。
电压倍增器250可以操作以向读取路径电路290提供升压电压。例如，存储器系统的电源可以在低电压(例如1.2伏)下操作，但是存储器系统的各种操作可以在较高电压(例如，2.4伏)下操作。因此，可以提供倍压电路以产生更高的电压给读取路径电路290。在一些实施例中，提供升高电压给地址驱动器以驱动存储器阵列中对应于从处理设备接收的地址的区域。在存储器系统的激活操作期间，倍压器可能汲取大量的电流，但是在待机操作期间，可能以较低的电流驱动读取路径电路。例如，较低的电流可以在一定的水平上操作以对滤波电容器进行充电，以维持读取路径电路290的电压电平，但不处于如同激活操作的快速驱动读取路径电路290的电流。倍压器250可以接收来自电压调节器240的输入电压和来自可变频率振荡器260和分频器265的用于切换的控制信号。
在待机操作期间，倍压器250可以接收比存储器系统的激活操作中更低的振荡频率。较低的频率导致倍压器250中的电路的较慢切换，并因此比在较高频率下操作汲取更少的电流。作为示例，可变频率振荡器260可以以大约50MHz的频率在激活模式下操作。在激活操作期间，分频器165没有激活，倍压器250根据该频率进行切换。在待机操作中，针对可变频率振荡器260的偏置电流被减小并且输出较低的频率。继续上面的例子，频率可以从50MHz降低到大约8MHz。频率可以通过分频器265进一步降低。例如，8MHz的输出可以通过分频器减少8倍到大约1MHz。在一些实施例中，控制电路可以不包括分频器265，而是可以仅基于可变频率振荡器260进行操作。在一些实施例中，可以使用固定频率的振荡器，并且频率可以仅通过分频器265降低。
分布式模拟驱动器280A-280n操作以提供驱动电压和电流给读取路径电路290。在一些实施例中，读取路径电路290可以从单个模拟驱动器而不是如图2所示的多个分布式驱动器接收驱动电压和电流。响应于从偏置控制电路210接收的偏置电流和电压，分布式模拟驱动器280A-280n可以减少输出到读取路径电路290的电流。例如，偏置控制电路可以在待机操作中向模拟驱动器提供位线限制电压的较低电流。因此，分布式模拟驱动器280A-280n可以提供足够的电流以维持一个或更多个电容器或其他元件上的电荷，从而提供从待机到激活操作的快速切换，但是不向读取路径电路290提供额外的电力。
类似地，提供给电压驱动器270的保护电压可以以较低的电流提供，以降低供给读取路径电路290的驱动器的功率消耗。电压驱动器270可以作为电压电平移位器操作以在读取操作期间从低电压控制信号转移到更高电压从而用于驱动存储器阵列中的存储单元。提供给电压驱动器270的保护电压可以防止某些过电压状况损坏存储器系统中的一个或更多个电路。在待机操作期间，可以以低电流提供保护电压，以保持提供给电压驱动器270的保护电压电平。在存储器系统的激活操作期间可以增加保护电压的电流，以在潜在的过电压事件期间保护电压驱动器270。
图3A描绘了用于待机发生器的待机检测电路的框图。例如，电路可以被实现为如在图2的示例性实施例中使用的待机发生器220。如上所述，待机发生器产生指示存储器系统的待机状态的信号。在一些实施例中，待机发生器响应于自上一条读指令以来的时间流逝而确定存储器系统处于待机状态。待机发生器可以包括用于时钟信号的上升沿和下降沿的两条平行路径。待机发生器可以从向触发器310输入读取信号和时钟信号开始。当存储器系统不执行读取操作时，逻辑高读取信号可被提供给待机发生器。例如，当存储器系统正在执行写入操作时，读取信号可以是逻辑低值。当待机发生器接收到逻辑低读取信号时，它可以提供指示激活状态的逻辑低输出值。这使得电路能够在可由存储器系统执行的其他操作所要求的激活电流水平下操作。例如，在写入操作期间，振荡器可以以激活电流水平操作，所以当不执行读取操作时，待机发生器提供在激活模式下操作的指示。响应于对存储器系统的读指令，高读取信号可以在激活时钟信号之前。响应于时钟信号上的脉冲，控制电路可以将存储器系统转变为在激活模式下操作。在一些实施例中，触发器310可以是d型触发器。触发器310将来自输入信号的上升沿和下降沿的信号输出到用于调节信号的一系列电路组件。特别地，信号通过触发器330A-330B和锁存器340A-340B。在一些实施例中，触发器330可以是施密特触发器。触发器从信号中去除噪声以产生稳定的高和低逻辑电平。锁存器340保存触发器的输出以供逻辑电路350使用。逻辑电路350确定信号是否指示存储器系统处于待机状态，并在锁存器360上产生如上面参考图2所讨论的那样分配的逻辑输出。
在一些实施例中，逻辑电路350确定自从由存储器系统执行的上一条读指令以来是否存在预定的间隙。例如，逻辑电路可以保持最近的一组信号，并且如果有任何信号是逻辑高，则确定存储器系统处于激活状态。在一些实施例中，这可以通过在每个时钟周期将从锁存器340接收的信号传递通过一系列级联的触发器并对触发器的输出执行逻辑或来实现。这与移位寄存器类似地操作，以保持由待机发生器接收的最新信号的存储。因此，如果读取的输入的最近值中的任何一个指示逻辑高，则待机发生器将输出存储器系统处于激活状态的指示，否则将指示其处于待机状态。例如，为了确定在前三个时钟周期中是否有读取操作，可以将读取信号输入到三个级联的触发器中。在这样的配置中，最近的信号在第一触发器上，之前的信号在第二触发器上，并且两个时钟周期以前的信号在第三触发器上。三个触发器的输出可以传送到或门，以确定是否有任何输出指示读指令。如果没有触发器指示表示读指令的逻辑高值，则在三个时钟周期内没有读指令。在这种情况下，逻辑可能会返回进入或保持待机模式的指示。在其他情况下，该逻辑可以返回进入激活模式或保持激活模式的指示。
图3B是输入到待机发生器的信号和待机发生器的输出的时序图的示例性实施例。在图3B的示例中，“读取”输入指示只要时钟信号存在就可以执行读取操作。当存储器系统处于待机模式时，待机发生器可以提供具有逻辑高值的“待机”输出，并且当存储器系统处于激活模式时，待机发生器可以提供逻辑低值。在时序图的开始，读取输入尚未激活，并且待机发生器输出指示存储器系统处于激活状态的逻辑低值。例如，可以将待机输出提供为逻辑低值，以使电路能够在激活状态下操作以用于存储器设备的其他操作。在时刻A，读取输入从逻辑低值转变为逻辑高值，指示存储器系统被激活用于读指令。由于待机发生器未接收到时钟输入，所以待机发生器立即将待机输出改变为逻辑高值以指示待机状态。在时刻B，时钟被激活用于存储器系统的读指令。待机发生器立即将待机输出改变为逻辑低值以指示激活状态。在读指令正在处理的时间段期间，时钟周期和待机发生器保持指示激活状态的输出。在时刻C，时钟被禁用，没有读指令发生，但待机发生器保持激活状态。在时刻D，待机发生器确定在预定的时间量没有发生读取，并输出指示存储器系统处于待机状态的信号。在时刻E，当时钟信号施加到待机发生器时，待机状态结束。待机发生器提供具有逻辑低值的待机输出，其指示存储器系统处于激活模式。
在图3B的例子中，C和D之间的时间可以根据系统的时钟确定。例如，时间可以基于运行以指示在进入待机模式之前没有读取操作的设定数量的时钟周期。在一些实施例中，待机发生器可以等待三个时钟周期，指示在输出待机状态之前没有读取操作。例如，如果时钟周期大约为30ns，则在时序图上C和D之间的时间可能大约为100ns。在一些实施例中，时间可以比图3B中所示的更短或更长。另外，图3B不一定按比例绘制。
图4是在实施例中使用的偏置控制电路的框图。偏置控制电路可以包括待机模式电流镜410、激活模式电流镜420、产生位线限制电压的Vlim发生器430和产生用于一个或更多个电压驱动器的保护电压的电压发生器440(标记为V保护发生器)。待机模式电流镜410和激活模式电流镜420可以接收待机发生器的输出作为输入。激活模式电流镜420可以使用待机输入的反相来确定其操作模式。
待机模式电流镜410和激活模式电流镜420可以以不同电流向相同的电路提供输出。例如，电流镜可以提供用于位线限制电压的电流(Ilim)、用于保护电压的电流(I保护)、用于可变振荡器的偏置电流(I偏置)以及用于参考电压的电流(I参考)。在一些实施例中，来自待机模式电流镜410的电流可以明显小于由激活模式电流镜420产生的电流。例如，待机电流可能为激活电流的1/10或更小。在一些实施例中，在激活模式期间的偏置电流可以约为3μA，而在待机模式期间的偏置电流可以约为300nA。在一些实施例中，待机模式电流镜410或激活模式电流镜420可以为每个输出端产生不同的电流。例如，位线限制电流、保护电流和偏置电流可能不是相同的值。
Vlim发生器430和保护电压发生器440生成电压以用于存储器系统。Vlim发生器430的输出可以是以供分布式模拟驱动器使用的驱动偏置电压和电压限制输出。因此，由电流镜提供的电流决定了提供给模拟驱动器的电压的电流。由V保护发生器440产生的保护电流可以由操作存储器系统的读取路径电路的高压和低压驱动器使用。类似于Vlim发生器430，V保护发生器440的输出可以是一致的电压，但是在该电压下提供的电流水平可以基于待机模式电流镜410或激活模式电流镜420是否在工作而增加。在一些实施例中，待机模式电流镜410在激活操作模式和待机操作模式下操作，而激活模式电流镜420仅在由待机发生器确定的激活状态时被使用。
图5是示出了在实施例中使用的分布式模拟驱动器的操作的框图。分布式模拟驱动器可以连接到存储器系统的各个扇区。例如，每个扇区可以有一个驱动器，或者每个驱动器可以耦合到存储器系统的扇区的子集。在一些实施例中，可能存在与特定的存储器扇区相关联的多于一个模拟驱动器。图5示出了PMOS受控电流源510和PMOS跟随器520。PMOS受控电流源510接收驱动偏置输入，并且PMOS跟随器520接收位线限制输入电压。例如，这些电压可以如图4中所描述的那样产生。在存储器系统的激活和待机操作中，输出电压Vlim可以基本恒定。然而，与存储器系统的待机状态相比，在存储器系统的激活状态期间，Vlim的电流可能更高。例如，在存储器系统的待机操作中，可以调整电流，使得其维持滤波电容器530的电荷。因此，由于电路中的电容器被充电并且由偏置控制电路提供的增加的电流立即向存储器系统提供电流，所以从待机模式向激活模式的转变是快速的。
图6是示出根据一个实施例的耦合到读取路径电路290的待机控制电路的框图。图6中的实施例类似于图2中的实施例进行操作，然而，代替倍压器，控制电路使用升压器650来为读取路径电路290产生升压电压。
图7是示出在实施例中使用的升压器700的框图。升压器包含比较器730，其确定电源电压是否大于参考电压。如果电源电压大于参考电压，升压器将向读取路径电路提供电源电压。如果电源电压小于参考电压，则升压器将从电荷泵720提供电压。例如，如果比较器730的输出指示V电源大于参考电压，则如图7中所示的比较器730的输出被提供给多路复用器，其提供V电源作为V升压，否则提供电荷泵720的输出。
电荷泵720可以将电源电压添加到从核心电压缓冲器710接收的核心电压。电荷泵的时钟连接到核心电压。这产生电源电压加上核心电压的电压，其从电荷泵720提供给多路复用器740。因此，电荷泵至少产生最小的足够的电压以供给存储器系统用于正常运作。例如，在一些实施例中，用于比较的参考电压是2.5V。因此，如果电源电压大于2.5V，则多路复用器将提供电源电压，或者如果电源电压低于2.5V，则将提供电源电压加上核心电压。另外，电荷泵提供核心电压加电源电压的最大电压。限制最大电压可防止潜在的过电压效应对存储器电路的损害。类似于参考图2描述的倍压器的操作，在待机模式期间由电荷泵720使用的电流可以通过降低由可变频率发生器和分频器提供的频率而减小。在一些实施例中，代替倍压器或电荷泵，控制电路可以使用脉冲电压源用于升压电压，或者可以跨存储器系统使用单个电压电平，使得升压电压不被电路使用。
尽管在此参照检测存储器系统的待机状态作了一般性的描述，但待机控制电路可以用于其他应用中。例如，具有低功率待机要求和快速转变为激活模式的任何电路可以使用类似的电路。例如，控制片上系统的操作的系统资源子系统(SRSS)可以受益于控制电路在不激活期间的低功率待机模式，但是当芯片再次使用时可以快速启动。例如，启动时间可以基本上是瞬时的。
图8是根据实施例的转变为待机模式和转变出待机模式的过程的流程图。从方框810开始，待机控制电路检测非易失性存储器系统的待机状态。例如，控制电路可以如参考图2、3A和3B所描述的那样利用待机发生器检测状态。在方框810，检测待机状态还可以包括确定存储器系统是不处于从休眠状态的唤醒状态还是从使设备通电的启动状态。
移动到方框820，待机控制电路减小到非易失性存储器系统的驱动电路的偏置电流。例如，如参照图2和图4所描述的，可以减小来自偏置控制电路的到可变振荡器、模拟驱动电路和电压驱动器的电流。在偏置电流减小之后，存储器系统可以被认为处于待机模式。存储器系统在待机模式下的功耗比在存储器正被访问的激活模式下低。当处于待机模式时，到读取路径电路的电流可能是最小的，并且导致维持对读取路径中的电容器和滤波电容器的充电，从而维持电压电平。
当处于待机模式时，待机发生器保持待机模式的指示，直到检测到读指令。在方框830，检测到对非易失性存储器系统的读指令。例如，控制电路可以如参考图2、图3A和图3B所描述的那样利用待机发生器检测状态。当检测到读指令时，待机发生器可改变输出以指示偏置控制电路增加偏置电流并向存储器系统的读取路径提供额外的电流。
在方框840，电流控制电路增加到非易失性存储器系统的驱动电路的偏置电流。偏置电流可以通过操作附加的电流镜来增加，以向存储器系统的驱动电路输出额外的电流。在一些实施例中，图8中描述的过程可以以不同的顺序执行。另外，存储器系统对电流和功耗的控制可以包括比图8的流程图中所示更少或更多的过程。
本发明的实施例包括在此描述的各种操作。这些操作可由硬件组件、软件、固件或其组合执行。
虽然本文方法的操作以特定的顺序示出和描述，但是每种方法的操作顺序可以被改变，使得某些操作可以以相反的顺序执行，或使得某些操作可与其他操作至少部分地同时执行。在另一实施例中，指令或不同操作的子操作可以是间歇和/或交替的方式。这里使用的术语“第一”、“第二”、“第三”、“第四”等意在作为区分不同元件的标签，并且可能不一定具有根据其数字标号的序数含义。
以上描述阐述了诸如特定系统、组件、方法等的示例的许多特定细节，以便提供对本发明的若干实施例的理解。然而，对于本领域的技术人员将明显的是，本发明的至少一些实施例可在没有这些特定细节的情况下进行实践。在其他实例中，众所周知的组件或方法没有具体描述或者是以简单的框图的形式来呈现，以避免不必要地使本发明模糊。因此，所阐述的特定细节仅仅是示例性的。特定的实现可以与这些示例性细节不同并且仍然被视为在本发明的范围内。

Claims (20)

1.一种装置，包括：
非易失性存储器系统，其包括多个驱动器；以及
待机控制电路，其耦合到所述非易失性存储器系统，所述待机控制电路包括：
待机检测电路，其用于检测待机状态；
唤醒检测电路，其用于检测唤醒状态；以及
偏置控制电路，其耦合到所述多个驱动器、所述待机检测电路以及所述唤醒检测电路，所述偏置控制电路用于根据所述待机状态、所述唤醒状态或两者来控制向所述多个驱动器提供的偏置电流。
2.根据权利要求1所述的装置，其中，所述偏置控制电路包括：
第一电流镜，其耦合到所述待机检测电路；以及
第二电流镜，其耦合到所述待机检测电路，
其中所述第二电流镜响应于从所述待机检测电路接收到指示所述非易失性存储器系统处于激活模式的输出而操作。
3.根据权利要求1所述的装置，其中，所述待机控制电路还包括：
频率振荡器，其耦合到所述偏置控制电路的输出端；以及
倍压器，其耦合到所述频率振荡器，所述倍压器用于响应于来自所述频率振荡器的增加的频率而增加到所述非易失性存储器系统的电流。
4.根据权利要求1所述的装置，其中，所述待机控制电路还包括：
第一分布式模拟驱动器，其耦合到所述非易失性存储器系统的第一扇区；以及
第二分布式模拟驱动器，其耦合到所述非易失性存储器系统的第二扇区，
其中所述第一分布式模拟驱动器和所述第二分布式模拟驱动器耦合到所述偏置控制电路。
5.根据权利要求1所述的装置，其中，如果在所述非易失性存储器系统的至少三个时钟周期内不存在读请求，则所述待机检测电路提供所述设备处于待机模式的指示。
6.根据权利要求1所述的装置，其中，所述非易失性存储器系统包括电荷俘获存储器设备。
7.根据权利要求1所述的装置，其中，所述非易失性存储器系统包括硅-氧化物-氮化物-氧化物-硅(SONOS)存储器设备。
8.一种方法，包括：
检测非易失性存储器系统的待机操作状态；
检测所述非易失性存储器系统是否不处于唤醒模式；以及
响应于检测到所述待机操作状态而减小提供给所述非易失性存储器系统的驱动器的偏置电流。
9.根据权利要求8所述的方法，其中，减小提供给驱动电路的偏置电流包括：
减小提供给频率振荡器的第一偏置电流；
减小提供给分布式模拟驱动器的第二偏置电流；以及
减小提供给所述非易失性存储器系统的读取路径电路的电压驱动器的第三偏置电流。
10.根据权利要求8所述的方法，还包括：
检测从所述非易失性存储器系统访问数据的读指令；以及
响应于检测到所述读指令，增加提供给所述非易失性存储器系统的驱动器的偏置电流。
11.根据权利要求10所述的方法，其中，增加提供给所述非易失性存储器系统的驱动器的偏置电流包括增加到频率振荡器的频率偏置电流以增加所述频率振荡器的输出的频率，其中增加来自所述频率振荡器的频率增加了提供给所述非易失性存储器系统的读取路径电路的电流。
12.根据权利要求10所述的方法，其中，增加到所述非易失性存储器系统的驱动电路的偏置电流包括增加到所述非易失性存储器系统的模拟驱动器的电流。
13.根据权利要求8所述的方法，还包括：
检测从休眠状态唤醒的指令；以及
响应于检测到从所述休眠状态唤醒的所述指令，增加到所述非易失性存储器系统的驱动电路的偏置电流。
14.根据权利要求8所述的方法，其中，所述非易失性存储器系统包括电荷俘获存储器设备。
15.根据权利要求8所述的方法，其中，所述非易失性存储器系统包括硅-氧化物-氮化物-氧化物-硅(SONOS)存储器设备。
16.一种系统，包括：
非易失性存储器系统，其包括多个驱动器；以及
待机控制电路，其耦合到所述非易失性存储器系统，所述待机控制电路包括：
待机检测电路，其用于检测所述非易失性存储器系统是否处于待机状态；以及
偏置控制电路，其耦合到所述待机检测电路，所述偏置控制电路用于响应于确定所述非易失性存储器系统处于待机状态而向处于待机模式的所述非易失性存储器系统的所述多个驱动器提供偏置电流。
17.根据权利要求16所述的系统，其中，所述系统还包括用于检测所述非易失性存储器系统是否处于唤醒模式的唤醒检测电路，其中所述偏置控制电路响应于检测到所述非易失性存储器系统处于唤醒状态而向处于激活模式的所述非易失性存储器系统的所述多个驱动器提供偏置电流。
18.根据权利要求16所述的系统，其中，所述系统还包括：
第一分布式模拟驱动器，其耦合到所述非易失性存储器系统的第一扇区；以及
第二分布式模拟驱动器，其耦合到所述非易失性存储器系统的第二扇区，
其中所述第一分布式模拟驱动器和所述第二分布式模拟系统耦合到所述偏置控制电路。
19.根据权利要求16所述的系统，其中，所述非易失性存储器系统包括电荷俘获存储器设备。
20.根据权利要求16所述的系统，其中，所述非易失性存储器系统包括硅-氧化物-氮化物-氧化物-硅(SONOS)存储器设备。
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Inventor after: Vijay Raghavan

Inventor after: Gradinariu Iulian C.

Inventor after: Gary Peter Moskaruk

Inventor after: Roger Bateman - J

Inventor after: Vineet Agrawal

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