TWI711046B - 用於非揮發性記憶體裝置之具有快速開啟的低待機電源 - Google Patents

用於非揮發性記憶體裝置之具有快速開啟的低待機電源 Download PDF

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Abstract

本發明揭示一種用以於一待機操作狀況之中驅動一非揮發性記憶體裝置的系統和方法。一待機偵測電路會偵測該非揮發性記憶體系統是否處於一待機狀況之中。一偏壓控制電路會響應於判定該非揮發性記憶體系統處於一待機狀況之中而於一待機模式之中提供偏壓電流給該非揮發性記憶體系統的驅動器。

Description

用於非揮發性記憶體裝置之具有快速開啟的低待機電源
本發明係關於低待機電源，特別是關於用於非揮發性記憶體裝置之具有快速開啟的低待機電源。
相關申請案
本申請案主張2015年8月31日提申的美國臨時專利申請案第62/212,296號的權利，本文以引用的方式將其完整內容併入。
非揮發性記憶體裝置被使用在需要於沒有電源可利用時保留資訊的電子器件之中。非揮發性記憶體裝置可以包含唯讀記憶體(ROM)裝置、可程式化唯讀記憶體(PROM)裝置、可抹除可程式化唯讀記憶體(EPROM)裝置、以及可電抹除可程式化唯讀記憶體(EEPROM)裝置。某些記憶體陣列運用可能包含一電荷陷捕層的電晶體和閘極結構。該電荷陷捕層可以被程式化成以被施加至該記憶體陣列的電壓或是被該記憶體陣列接收的電壓為基礎來儲存資料。
本發明的一個實施例為一種設備，其包括：一非揮發性記憶體系統，其包括複數個驅動器；以及一待機控制電路，其被耦接至該非揮 發性記憶體系統，該待機控制電路包括：一待機偵測電路，用以偵測一待機狀況；一喚醒偵測電路，用以偵測一喚醒狀況；以及一偏壓控制電路，其被耦接至該複數個驅動器、該待機偵測電路、以及該喚醒偵測電路，該偏壓控制電路係依照待機狀況、喚醒狀況、或是兩者來控制被供應至該複數個驅動器的偏壓電流。
本發明的另一個實施例為一種方法，其包括：偵測一非揮發性記憶體系統的一待機操作狀況；偵測該非揮發性記憶體系統沒有處於一喚醒模式之中；以及響應於偵測該待機操作狀況而降低被提供至該非揮發性記憶體系統之驅動器的偏壓電流。
本發明的另一個實施例為一種系統，其包括：一非揮發性記憶體系統，其包括複數個驅動器；以及一待機控制電路，其被耦接至該非揮發性記憶體系統，該待機控制電路包括：一待機偵測電路，用以偵測該非揮發性記憶體系統處於一待機狀況之中；以及一偏壓控制電路，其被耦接至該待機偵測電路，用以響應於判定該非揮發性記憶體系統處於一待機狀況之中而於一待機模式之中提供偏壓電流給該非揮發性記憶體系統的該複數個驅動器。
100‧‧‧計算系統
102‧‧‧非揮發性記憶體系統
104‧‧‧處理裝置
106‧‧‧位址匯流排
108‧‧‧資料匯流排
110‧‧‧控制匯流排
112‧‧‧記憶體陣列
114‧‧‧位址解碼器
116‧‧‧位址驅動器
118‧‧‧資料讀取電路
120‧‧‧控制電路系統
124‧‧‧讀取控制電路系統
126‧‧‧待機控制電路系統
128‧‧‧類比讀取電路
130‧‧‧資料輸入/輸出電路
131‧‧‧記憶體區段
132‧‧‧記憶體區段
136‧‧‧寫入控制電路
140‧‧‧資料寫入電路
150‧‧‧電源供應器
210‧‧‧偏壓控制電路系統
220‧‧‧待機產生器
230‧‧‧喚醒產生器
235‧‧‧邏輯元件
240‧‧‧電壓穩壓器
250‧‧‧電壓倍增器
260‧‧‧可變頻率振盪器
265‧‧‧頻率分割器
270‧‧‧電壓驅動器
280A‧‧‧類比驅動器
280n‧‧‧類比驅動器
290‧‧‧讀取路徑電路
310‧‧‧正反器
330A‧‧‧觸發器
330B‧‧‧觸發器
340A‧‧‧鎖存器
340B‧‧‧鎖存器
350‧‧‧邏輯電路
360‧‧‧鎖存器
410‧‧‧待機模式電流鏡
420‧‧‧有作用模式電流鏡
430‧‧‧Vlim產生器
440‧‧‧Vprot產生器
500‧‧‧分散式類比驅動器
510‧‧‧PMOS受控電流源
520‧‧‧PMOS隨動器
530‧‧‧濾波電容器
650‧‧‧電壓升壓器
710‧‧‧核心電壓緩衝器
720‧‧‧電荷泵
730‧‧‧比較器
740‧‧‧多工器
本揭示內容會在附圖的圖式中透過範例來解釋，而並沒有任何限制意義，其中：圖1所示的係根據一實施例的計算系統的方塊圖，其包含一非揮發性記憶體系統。
圖2所示的係根據一實施例的非揮發性記憶體系統的待機控制電路系 統的方塊圖。
圖3A所示的係根據一實施例的待機產生器的電路系統的方塊圖。
圖3B所示的係根據一實施例的待機產生器的操作的時序圖。
圖4所示的係根據一實施例的偏壓控制電路系統的方塊圖。
圖5所示的係根據一實施例的類比驅動器的電路系統的方塊圖。
圖6所示的係根據一實施例的非揮發性記憶體系統的待機控制電路系統的另一實施例的方塊圖。
圖7所示的係根據一實施例的電壓升壓器的電路系統的方塊圖。
圖8所示的係根據一實施例的待機模式的轉入與轉出的過程的流程圖。
非揮發性記憶體(NVM)裝置的讀取操作可能會使用類比電路來為感測電路提供偏壓，以便產生用於字組線和行驅動器的升壓電壓以及供該NVM裝置的讀取路徑中的位準偏移器使用的保護電壓。於某些施行方式中，一NVM裝置可以有一有作用的操作狀況和一待機操作狀況。舉例來說，一NVM裝置可以在該NVM裝置於一段設定的時間長度中沒有收到任何讀取指令或寫入指令時進入待機操作狀況。該待機操作狀況吸取的電源雖然可能小於一有作用的操作狀況；然而，較低的電流卻會降低該NVM裝置之中的電路的操作速度並且在實施讀取命令時導致較低的效能。
為從一待機操作狀況轉換至一有作用的操作狀況，類比電路會充電該記憶體系統的讀取路徑之中的各種電容器和其它電路元件。為避免在高速讀取操作中造成延遲，該讀取路徑之中的該些類比電路可能會消耗高待機電流，因而使得在轉換至一有作用的模式之中時會充電極少的電 路元件。
另一方面，在一記憶體系統的待機操作中提供大額待機電流還可能在特定的應用中消耗太多電源。舉例來說，較低電源的晶片上系統電路可以被使用在具有有限能量容量的應用中，以便在為電池充電或是置換電池之間提供待機電流以及足夠的壽命。此些應用可能包含穿戴式裝置以及物聯網應用，其中，低功率消耗會延長該產品或裝置的使用。具有低功率消耗的裝置還可以有下面的好處：快速開機、從一睡眠狀態中快速喚醒、以及從一有作用的狀態快速轉換至一待機狀態。從待機模式至有作用的模式的轉換時間可以為實質上瞬時並且可以雷同於該記憶體系統之中的控制訊號的傳播時間。舉例來說，從待機狀態處的快速轉換時間可以為約1ns或更小。此轉換速度可以比該記憶體系統的讀取循環時間的速度快一倍或更多倍(舉例來說，時間長度為一讀取循環時間長度的0.01倍至0.1倍)。倘若以微秒的大小(舉例來說，1μs至10μs)完成從一睡眠狀態中喚醒或是開機一裝置的話，便可被視為快速，因為特定的電路元件可以在沒有作用的狀態中被充電。於某些替代實施例中，可以使用其它時間長度來表示從待機模式至有作用的模式的快速轉換以及從一睡眠狀態中喚醒的快速轉換。
於某些實施例中，控制電路於待機操作狀況之中雖然操作於低電流處；但是，明確的說，當接收到一讀取指令時，卻提供從該待機操作狀況至一有作用的操作狀況的實質上即刻轉換。於其中一實施例中，該些控制電路包含一待機狀態偵測器以及一開機產生器。一待機狀態偵測器可以操作用於以在該記憶體系統處接收讀取操作為基礎來判斷何時進入或 離開一待機狀態。該待機狀態偵測器可以配合一開機產生器來操作，該開機產生器會在該記憶體系統被開啟或是從一睡眠狀態中喚醒時提供額外的電源，以便控制用以產生用於讀取操作的類比訊號的電路。該系統可以在沒有處於有作用的狀態之中時以低待機電流來操作。
圖1所示的係根據一實施例的非揮發性記憶體系統的方塊圖。計算系統100可以包含一處理裝置104，其透過位址匯流排106、資料匯流排108、以及控制匯流排110被耦接至非揮發性記憶體系統102。於某些實施例中，該計算系統100可以為一可程式化的晶片上系統裝置(Programmable System on a Chip，PSoC)或是雷同的可程式化系統。為達解釋的目的，該計算系統100的器件已經被簡化，而且並沒有進行完整說明的意圖。明確的說，在本文中並沒有詳細說明處理裝置104、位址解碼器114、位址驅動器116、控制電路120、寫入控制電路136、資料讀取電路118、以及讀取控制電路系統124的細節。於某些實施例中，該計算系統100可以包含少於圖1中所示的器件或者包含圖1中所示以外的額外器件。舉例來說，計算系統100可以包含一或更多個額外的記憶體器件，例如，RAM或ROM；可以包含各種輸入埠或裝置或是輸出埠或裝置；或者，可以包含被該計算系統100使用的其它器件。
電源供應器150被耦接至非揮發性記憶體系統102(亦簡稱為「記憶體系統」)。電源供應器150可以為一位於記憶體系統102外部的電源供應器並且可以讓記憶體系統102用來產生用於提供電源給一記憶體陣列112的偏壓電流與電壓，以便讀取和寫入該非揮發性記憶體。電源供應器150可以進一步提供電源給處理裝置104或是該計算系統100的其它器 件。
處理裝置104可以位於一共同的載基板(舉例來說，積體電路(IC)晶粒基板、多晶片模組基板、或是類似物)上。或者，處理裝置104的器件亦可以為一或更多個分離的積體電路及/或離散器件。於其中一示範性實施例中，處理裝置104為位於美國加州聖荷西的Cypress Semiconductor Corporation所開發的可程式化的晶片上系統裝置(PSoC®)處理裝置。或者，處理裝置104可以為一或更多個其它處理裝置，例如：微處理器或中央處理單元、控制器、特殊用途處理器、數位訊號處理器(DSP)、特定應用積體電路(ASIC)、可場程式化閘極陣列(FPGA)、或是類似物。
記憶體系統102包含記憶體陣列112，其可以被組織成多列與多行非揮發性記憶體胞。記憶體陣列112可以透過多條選擇線和讀取線被耦接至位址驅動器116。舉例來說，該記憶體陣列中的每一列可以有一條選擇線和一條讀取線。該些位址驅動器116可以驅動對應於在位址匯流排106上方接收到的位址的記憶體位置。舉例來說，該些位址解碼器114可以包含一列解碼器、一行解碼器、以及一區段解碼器，用以解碼接收自處理裝置104的位址。
位址驅動器116可以被配置成用以在一程式化操作中藉由施加一電壓至記憶體陣列112的一第一列之中的一第一選擇線來選擇該第一列，並且藉由施加另一電壓至該記憶體陣列的一第二列之中的一第二選擇線來退選該第二列。位址驅動器116可以進一步被配置成用以在程式化中藉由施加一電壓至一第一行之中的一第一位元線來選擇該第一列之中的一記憶體胞，並且藉由施加另一電壓至一第二行之中的一第二位元線而禁 止該第一列之中的一非選定記憶體胞進行程式化。讀取控制電路系統124，明確的說，待機控制電路系統126，可以被配置成用以在讀取操作期間以及在待機操作期間施加一偏壓電流至類比讀取電路，以便控制由該些位址驅動器116所提供的電流。
記憶體陣列112可以進一步透過多條位元線被耦接至資料讀取電路118。資料讀取電路118可以包含行多工器以及感測放大器。行多工器可以選擇要在一讀取操作期間被感測放大器存取的記憶體行。舉例來說，該些行多工器可以存取記憶體陣列112之中的多條行線路，用以讓感測放大器從該處讀取多位元字組。記憶體系統102可以進一步包含控制電路系統120，用以從處理裝置104處接收訊號以及發送訊號給讀取控制電路系統124和寫入控制電路系統136。讀取控制電路系統124和寫入控制電路系統136接著便可以控制記憶體陣列112的讀取操作和寫入操作。舉例來說，寫入控制電路系統136可以控制資料寫入電路140，而讀取控制電路系統124則可以控制類比讀取電路128。寫入控制電路系統136可以提供電流供應和電壓供應給記憶體陣列112的寫入路徑電路的驅動器。舉例來說，寫入控制電路系統136可以包括用以提供高電壓給資料寫入電路140的類比電路和數位電路，以便將資料寫入至記憶體陣列112。類比讀取電路128會提供電流供應和電壓供應給記憶體陣列112的讀取路徑電路的驅動器並且提供控制訊號給資料讀取電路118。讀取控制電路系統124包含待機控制電路系統126，用以產生並且控制記憶體系統102的待機操作和有作用的操作。該待機控制電路系統126可以提供偏壓電流給字組線驅動器與行驅動器，並且提供用於該記憶體電路的讀取路徑之中的位準偏移器的保護電壓。
被寫入至記憶體陣列112的資料或是讀取自記憶體陣列112的資料可以經由一資料匯流排108從處理裝置104處被傳送至記憶體系統102。記憶體系統102可以包含資料輸入/輸出電路130，其會處理從記憶體系統102處被傳送至處理裝置104的資料或是從處理裝置104被傳送至記憶體系統102的資料。舉例來說，該些資料輸入/輸出電路可以包含一或更多個資料緩衝器，用以控制該處理裝置和記憶體陣列112之間的通訊。
記憶體系統102可以為一儲存裝置，其被配置成用以在各種低電源和非揮發性的背景中儲存資料數值。據此，如本文中所揭示的記憶體系統(例如，記憶體系統102)可以被施行為具有可以利用先進的處理節點(例如，65nm或更小的節點)來製造的相對小的面積。又，如下面的更詳細的討論，記憶體系統102可以包含用以儲存數值的各種記憶體胞。該些記憶體胞可以利用一條共同的源極線來施行，以便縮減每一個記憶體胞的總涵蓋面積。
記憶體陣列112可以包含一或更多個記憶體區段，例如，區段A 131至區段N 132。每一個區段可以有任何數量的記憶體胞列和記憶體胞行，舉例來說，4096行以及256列。列可以包含多個水平排列的記憶體胞。行可以包含多個垂直排列的記憶體胞。
記憶體陣列112還可以在一讀取操作期間使用資料讀取電路118來將一區段之中的一行記憶體胞耦接至感測放大器。舉例來說，區段A 131的行0的資料讀取電路118可以被當作一切換器，用以在一讀取操作期間將區段A的行0的記憶體胞耦接至感測放大器。
應該明白的係，一記憶體陣列中的「列」與「行」等用詞係 為達解釋的目的，而沒有限制的意義。於其中一實施例中，習知技術中的列為水平排列，而習知技術中的行為垂直排列。於另一實施例中，記憶體陣列112中的列與行可以被排列成任何配向。
於其中一實施例中，一記憶體胞可以為一雙電晶體(2T)記憶體胞。於一2T記憶體胞中，其中一個電晶體可以為一記憶體電晶體，而另一個電晶體可以為一傳導電晶體。於其它施行方式中，該記憶體胞可以包含其它數量的電晶體，例如，單一記憶體電晶體(1T)。
記憶體陣列112可以利用電荷陷捕記憶體電晶體來施行。一利用電荷陷捕記憶體電晶體所施行的記憶體陣列可以被稱為電荷陷捕記憶體裝置。電荷陷捕記憶體電晶體可以被施行成用以運用包含一電荷陷捕層的電晶體和閘極結構。該電荷陷捕層可以為一被用來陷捕電荷的絕緣體。該電荷陷捕層可以被程式化成以被施加至該記憶體陣列112的電壓或是被該記憶體陣列112接收的電壓為基礎來儲存資料。依此方式，一記憶體陣列112可以包含被排列在多列與多行之中的各種不同的記憶體胞，並且每一個記憶體胞皆能夠儲存至少一個資料數值(舉例來說，位元)。電壓可以被施加至每一個該些記憶體胞，用以程式化該記憶體胞(舉例來說，程式化操作-儲存一邏輯「1」)、抹除該記憶體胞(舉例來說，抹除操作-儲存一邏輯「0」)、或是讀取該記憶體胞(舉例來說，讀取操作)。
於其中一實施例中，該些電荷陷捕記憶體電晶體可以利用不同的材料來施行。一電荷陷捕記憶體電晶體的其中一種範例為矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)型電晶體。利用SONOS型電晶體所施行的記憶體陣列可以被稱為SONOS記憶體裝置。 於一SONOS型電晶體之中，該記憶體電晶體的電荷陷捕層可以為一氮化物層，例如，氮化矽層。又，該電荷陷捕層可能還包含其它電荷陷捕材料，例如，氮氧化矽、氧化鋁、氧化鉿、氧化鉿鋁、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯、氧化鑭、或是高K層。該電荷陷捕層可以被配置成以可逆的方式陷捕或保留從該記憶體電晶體的一通道處所注入的載子或電洞，並且可以有一或更多項電氣特徵可以以被施加至記憶體胞的電壓為基礎以可逆的方式來改變、修正、或是變更。於另一實施例中，可以使用不同類型的電荷陷捕記憶體電晶體。
圖2所示的係根據其中一實施例之被耦接至讀取路徑電路290的待機控制電路系統的方塊圖。待機控制電路統可以包含：被耦接至電壓驅動器270(舉例來說，低電壓驅動器和高電壓驅動器)的偏壓控制電路系統210；用以控制讀取路徑電路290之電壓提升的可變頻率振盪器260；以及一或更多個類比驅動器280。待機控制電路系統可以還包含：一待機產生器220；一喚醒產生器230；以及一邏輯元件235，用以判斷究竟係偵測到待機狀況、喚醒狀況、或是開機狀況。
該些讀取路徑電路290代表被用來從一記憶體陣列處進行讀取的各種電路。舉例來說，該些讀取路徑電路可以包含：資料讀取電路118，其包含行多工器和感測放大器；以及資料輸入/輸出電路130；位址解碼器114；位址驅動器116；或是如參考圖1所述的記憶體系統中用於從一記憶體位置進行讀取的其它元件。圖2中所示的額外元件圖解的係用於該些讀取路徑電路290的各種控制電路和驅動電路。舉例來說，電壓驅動器270、分散式類比驅動器280、以及電壓倍增器250可以為該些讀取路徑電 路290的驅動電路，而偏壓控制電路系統210可以為該些驅動電路中的一或更多者的控制電路。
待機產生器220可以偵測於該記憶體系統之中是否符合一待機狀況。舉例來說，該待機產生器可以包括一待機偵測電路。該待機產生器220可以接受下面的輸入：時脈、致能輸入、以及讀取輸入。該讀取輸入可以表示一讀取指令何時被該記憶體系統實施。該待機產生器220可以判斷從送往該記憶體系統的上一次讀取請求開始是否已經過一段時間流逝。舉例來說，該待機產生器220可以包括用於判斷該記憶體系統已於何時進入待機狀況或者要於何時進入待機模式的待機偵測電路。倘若從上一個讀取指令開始已經經過一段臨界時間數額的話，該待機產生器便可以產生一輸出，用以表示符合一待機狀況。舉例來說，於某些實施例中，該待機產生器可以響應於判斷在一設定的時脈循環次數(舉例來說，3次、4次、5次、10次、或是任何其它次數的時脈循環)中沒有收到任何讀取指令而產生一邏輯高位準數值。於某些實施例中，一低位準邏輯數值可以表示一待機狀況，而一高位準邏輯數值可以表示一有作用的狀況。一旦該控制電路系統收到一讀取指令以及一相關聯的時脈，該待機產生器220便會改變其輸出，用以表示其處於一有作用的模式之中。待機產生器的一範例實施例會在下面參考圖3作進一步的討論。
喚醒產生器230可以響應於從一睡眠模式中喚醒或是開機啟動該記憶體系統而提供額外的電流給讀取路徑電路290。因此，喚醒產生器230可以縮短當該記憶體系統被開機啟動或是從一睡眠模式中喚醒時開始充電該讀取電路路徑之中的電容器和其它電路元件的時間。舉例來說， 在一睡眠狀態期間，該記憶體系統各種電路元件可能沒有保持在帶電狀態中。為從該睡眠狀態中喚醒，該喚醒產生器230可能會提供一高電流給讀取路徑電路290。當該記憶體系統被開機啟動時，一雷同的過程可以被實施，因為該記憶體系統的各種元件可能沒有被充電至操作狀況。因此，該喚醒產生器會響應於從一睡眠狀態中喚醒或是開機啟動一記憶體系統而提供高電源給該記憶體系統的讀取路徑電路。
除了喚醒產生器之外，該偏壓控制電路系統亦可以提供較高的電流，以便縮短該記憶體系統的喚醒或開機啟動時間。因此，該喚醒產生器的一邏輯輸出會被提供至邏輯元件235。因此，該喚醒產生器的輸出係被用來確保除了在有作用的模式以外在喚醒期間亦會有足夠的電流被提供至讀取路徑電路290。於某些實施例中，該待機控制電路系統可以包含一喚醒產生器。舉例來說，一記憶體系統的特定實施例可以在待機期間提供有限的電源並且在從待機模式至有作用模式的轉換時間中提供快速轉換，但是可能沒有必要的快速開機啟動或是從睡眠模式中快速轉換。於此些應用中，一待機產生器220可以被提供在該待機控制電路系統之中，而沒有使用喚醒產生器230。於此情況的某些實施例中，該待機產生器被耦接至該偏壓控制電路統並且可以不運用中間的邏輯元件235。
邏輯元件235會判斷該記憶體系統目前究竟係在喚醒模式中、啟動模式中、或是有作用的模式中，並且倘若該記憶體系統正操作在此些模式的其中一者之中的話，該邏輯元件235便會產生一輸出給偏壓控制電路系統210、頻率分割器265、以及穩壓器240(舉例來說，低漏失的切換穩壓器或是類似物)，用以表示該記憶體系統要操作在有作用的模式之 中，其會提供高電流給讀取路徑電路290。如圖2中所示，圖中所示的邏輯元件235為一NAND閘，用以接受一來自待機產生器220和喚醒產生器230的輸入。來自該喚醒產生器的輸入可以被反向，俾使得邏輯高位準係和沒有操作的喚醒產生器相關聯，而邏輯低位準則和操作中的喚醒產生器相關聯。因此，倘若該待機產生器為邏輯高位準而且來自該喚醒產生器的輸出的反向值為邏輯高位準的話，該邏輯元件235將會產生一邏輯低位準輸出。於其它情況中，該邏輯元件235的輸出皆會為一邏輯高位準。因此，倘若該待機產生器220表示該記憶體系統處於待機狀況中並且該喚醒產生器沒有處於操作中的話，該邏輯元件235便可能會產生一邏輯低位準輸出。所以，該NAND閘的邏輯低位準輸出會向該偏壓控制電路系統210、該頻率分割器265、以及該電壓穩壓器240表示操作於待機模式之中，並且倘若該邏輯元件235為一邏輯高位準的話則為操作在有作用的模式之中。於不同的實施例中，該邏輯元件235可以利用一不同的邏輯元件來施行。舉例來說，該邏輯元件可以為一AND閘，而一邏輯高位準輸出則向被耦接的電路表示操作在待機模式之中。亦可以施行具有AND閘、NAND閘、NOR閘、以及OR閘的其它施行方式。在圖2中，喚醒產生器230的邏輯輸出雖然在電路元件235之前先被反向；然而，於某些實施例中，該喚醒產生器亦可以產生一和要被反向的驅動輸出分離的邏輯輸出。於此些實施例中，在邏輯元件235之前進行反向並非必要條件。於某些實施例中，該待機產生器220和喚醒產生器230中的一或兩者的邏輯高位準與邏輯低位準可以顛倒，並且可以使用一不同的邏輯元件235來判斷該記憶體系統是否在有作用的模式、喚醒模式、或是開機啟動模式的其中一者之中。
偏壓控制電路系統210會提供偏壓電流或控制訊號電壓，用以將該記憶體系統從一待機狀態處變成一有作用的狀態。舉例來說，該偏壓控制電路系統210可以提供一偏壓電流給可變頻率振盪器260，用以控制被提供至一電壓倍增器250的振盪頻率。該偏壓控制電路系統210還可以提供一位元線限制電壓給一或更多個分散式類比驅動器280。於某些實施例中，該偏壓控制電路系統210還可以提供一保護電壓給電壓驅動器270。於某些實施例中，該偏壓控制電路系統可以調整被送往比圖2中所示更少或額外器件的偏壓電流與電壓。舉例來說，於某些實施例中，該偏壓控制電路系統210可以不提供保護電壓給電壓驅動器。
該偏壓控制電路系統可以包括多個電流鏡，用以提供不同操作狀況之中的偏壓電流。舉例來說，該偏壓控制電路系統可以提供一提供待機偏壓電流的第一組電流鏡以及一提供有作用偏壓電流的第二組電流鏡。偏壓控制電路系統的一範例實施例圖解在圖4中並且會在下面作進一步討論。
電壓倍增器250可以操作用以提供一升壓電壓給讀取路徑電路290。舉例來說，用於該記憶體系統的電源供應器雖然可以操作在低電壓處(舉例來說，1.2伏特)；但是，該記憶體系統的各種操作卻亦可能操作在較高的電壓處(舉例來說，2.4伏特)。因此，一電壓倍增電路可以被提供用以產生一較高的電壓給讀取路徑電路290。於某些實施例中，該升壓電壓會被提供至位址驅動器，用以驅動對應於接收自一處理裝置之位址的該記憶體陣列中的區域。該電壓倍增器可以在該記憶體系統的有作用操作期間吸取大量的電流；但是，可以在待機操作期間利用較低的電流來驅動讀取 路徑電路。舉例來說，該較低電流可以操作在用以充電一濾波電容器的某個位準處，以便維持送往讀取路徑電路290的電壓位準；但是，該電流卻不會如同在有作用的操作中般地快速驅動該些讀取路徑電路290。該電壓倍增器250可以從一電壓穩壓器240處接收一輸入電壓，並且從可變頻率振盪器260和頻率分割器265處接收一用於進行切換的控制訊號。
電壓倍增器250可以在該記憶體系統的待機操作期間接收一低於有作用操作之中的振盪頻率。該較低頻率會導致該電壓倍增器250之中的電路的較緩慢切換，且所以，吸取的電流會小於操作在較高頻率處。於一範例中，一可變頻率振盪器260可以約50MHz的頻率操作在一有作用的模式之中。在有作用的模式期間，該頻率分割器265沒有作用並且該電壓倍增器250會根據該頻率被切換。於待機操作中，送往可變頻率振盪器260的偏壓電流會降低並且輸出一較低的頻率。接續上面的範例，該頻率可以從50MHz下降至約8MHz。該頻率可以因頻率分割器265而進一步下降。舉例來說，8MHz的輸出可以因該頻率分割器而下降8倍至約1MHz。於某些實施例中，該控制電路系統可以不包含頻率分割器265；而可以僅以該可變頻率振盪器260為基礎來操作。於某些實施例中可以使用一固定頻率振盪器，並且該頻率可以僅因頻率分割器265而降低。
分散式類比驅動器280A至280n會操作用以提供驅動電壓和電流給讀取路徑電路290。於某些實施例中，該些讀取路徑電路290可以從單一類比驅動器(而非如圖2中所示般的多個分散式驅動器)處接收驅動電壓和電流。該些分散式類比驅動器280A至280n可以響應於接收自偏壓控制電路系統210的偏壓電流和電壓而降低被輸出該些讀取路徑電路290的電 流。舉例來說，偏壓控制電路系統可以在待機操作中提供一較低的電流給該些類比驅動器的位元線限制電壓。因此，該些分散式類比驅動器280A至280n可以提供足夠的電流用以維持一或更多個電容器或是其它元件上的電量，以便提供從待機至有作用操作的快速切換，但是並沒有提供額外的電源給該些讀取路徑電路290。
同樣地，被提供至電壓驅動器270的保護電壓可以在一較低的電流處被提供，以便降低饋電給該些讀取路徑電路290的驅動器的功率消耗。電壓驅動器270可以如同電壓位準偏移器般來操作，用以從一低電壓控制訊號處移動至一較高的電壓，以便在一讀取操作期間驅動該記憶體陣列之中的記憶體胞。被提供至該些電壓驅動器270的保護電壓可以防止特定的過電壓狀況破壞該記憶體系統之中的一或更多個電路。在待機操作期間，該保護電壓係在一低電流處被提供，以便維持被供應至該些電壓驅動器270的保護電壓位準。該保護電壓的電流可以在該記憶體系統的有作用操作期間提高，以便在潛在的過電壓事件期間保護該些電壓驅動器270。
圖3A所示的係用於一待機產生器的待機偵測電路系統的方塊圖。舉例來說，該電路系統可以被施行為如圖2的範例實施例中所使用的待機產生器220。如上面的討論，該待機產生器會產生一訊號，用以表示該記憶體系統的待機狀況。於某些實施例中，該待機產生器會響應於從前一個讀取指令算起已經過一段時間而判定該記憶體系統處於待機狀況之中。該待機產生器可以包含用於該時脈訊號的上升緣與下降緣兩者的兩條平行路徑。該待機產生器可以配合一讀取訊號和一時脈訊號輸入至正反器310而開始。一邏輯高位準讀取訊號可以在該記憶體系統沒有實施讀取操作 時被提供至該待機產生器。舉例來說，當該記憶體系統正在實施寫入操作時，該讀取訊號可以為一邏輯低位準數值。當該待機產生器接收一邏輯低位準讀取訊號時，其可能會提供一邏輯低位準輸出數值，用以表示一有作用的狀況。這會讓該些電路操作在該記憶體系統所實施的其它操作可能需要的一有作用的電流位準處。舉例來說，該振盪器可能在寫入操作期間操作在一有作用的電流位準處，俾使得該待機產生器會在讀取操作沒有被實施時提供一指示符，用以表示操作在有作用的模式之中。一高位準讀取訊號可能響應於一送往該記憶體系統的讀取指令而領先一有作用的時脈訊號。該控制電路系統可以響應於該時脈訊號中的脈衝而將該記憶體系統轉換成操作在一有作用的模式之中。於某些實施例中，該正反器310可以為一d型正反器。該正反器310會從該輸入訊號的上升緣與下降緣處輸出一訊號給一連串的電路器件，用以調整該訊號。明確的說，該訊號會通過觸發器330A至330B以及鎖存器340A至340B。於某些實施例中，該些觸發器330可以為施密特(Schmitt)觸發器。該些觸發器會移除該訊號中的雜訊，用以產生穩定的高邏輯位準和低邏輯位準。該些鎖存器340會保留該些觸發器的輸出，用以讓邏輯電路350來使用。該些邏輯電路350會判斷是否表示該記憶體系統處於一待機狀況之中並且於鎖存器360上產生一邏輯輸出，其會如上面參考圖2的討論般被散佈。
於某些實施例中，該些邏輯電路350會判斷從該記憶體系統所執行的最後一個讀取指令算起是否已經有一段預設的時間間隙。舉例來說，該邏輯電路可以保留最近的訊號組並且在任何該些訊號為邏輯高位準的話判斷該記憶體系統處於一有作用的狀況之中。於某些實施例中，這可 以藉由將接收自鎖存器340的訊號於每一個時脈循環中傳送通過一連串的級聯正反器並且對該些正反器的輸出實施一邏輯OR來施行。此操作雷同於一移位暫存器，用以保留該待機產生器所收到的最近訊號的記憶體。因此，倘若該讀取輸入的任何該些最近數值表示邏輯高位準的話，該待機產生器將會輸出一指示符，用以表示該記憶體系統處於一有作用的狀況之中；否則，便會表示其處於一待機狀況之中。舉例來說，為判斷在前面三個時脈循環中是否有讀取操作，被讀取的訊號可以被輸入至三個級聯正反器之中。於此配置中，最近的訊號係在第一正反器上，前一個訊號係在第二正反器上，而來自兩個時脈循環之前的訊號則係在第三正反器上。該三個正反器的輸出可以被傳送至一OR閘，用以判斷任何該些輸出是否表示一讀取指令。倘若該些正反器中沒有任何一者表示代表一讀取指令的邏輯高位準數值的話，那麼，在該三個時脈循環中便沒有讀取指令。於此些情況中，該邏輯可以送回一指示符，以便進入或停留在待機模式之中。於其它情況中，該邏輯可以送回一指示符，以便進入或停留在有作用的模式之中。
圖3B所示的係被輸入至一待機產生器的訊號以及該待機產生器的輸出的時序圖的範例實施例。於圖3B的範例中，「讀取」輸入表示一讀取操作可以在一時脈訊號出現時立刻被實施。該待機產生器可以在該記憶體系統處於一待機模式之中時提供一具有邏輯高位準數值的「待機」輸出並且在該記憶體系統處於一有作用模式之中時提供一邏輯低位準數值。在該時序圖的起點處，該讀取輸入並沒有作用，並且該待機產生器係輸出一邏輯低位準數值，用以表示該記憶體系統處於一有作用的狀況之中。舉例來說，該待機輸出可以被提供為一邏輯低位準數值，用以讓電路 在該記憶體裝置的其它操作中操作在有作用的狀況之中。在時間A處，該讀取輸入會從一邏輯低位準數值轉換成一邏輯高位準數值，用以表示該記憶體系統在一讀取指令中被啟動。因為該待機產生器沒有收到一時脈輸入，所以，該待機產生器會立刻將該待機輸出改變成一邏輯高位準數值，用以表示一待機狀況。在時間B處，該時脈會在該記憶體系統的一讀取指令中被啟動。該待機產生器會立刻將該待機輸出改變成一邏輯低位準數值，用以表示一有作用的狀況。在該讀取指令正在進行處理的時間週期期間，該些時脈循環與該待機產生器會保留一用以表示該有作用狀況的輸出。在時間C處，該時脈會被取消並且沒有任何讀取指令出現；但是，該待機產生器會保留該有作用的狀況。在時間D處，該待機產生器會判斷已經在一段預設的時間數額中沒有出現過讀取並且輸出一訊號用以表示該記憶體系統處於一待機狀況之中。該待機狀況會在該時脈訊號被施加至該待機產生器時結束於時間E處。該待機產生器會提供一具有邏輯低位準數值的待機輸出用以表示該記憶體系統處於一有作用的模式之中。
於圖3B的範例中，介於C與D之間的時間可以該系統的時脈為基礎來決定。舉例來說，該時間可以在進入一待機模式中之前運轉表示沒有任何讀取操作的一組時脈循環數量為基礎。於某些實施例中，該待機產生器可能在輸出一待機狀況之前等待三個時脈循環，用以表示沒有讀取操作。舉例來說，倘若一時脈循環為約30ns的話，那麼，在該時序圖中的C與D之間的時間則可能為約100ns。於某些實施例中，該時間可以短於或長於圖3B中所示。此外，圖3B並未必依照比例繪製。
‘圖4所示的係在一實施例之中所使用的偏壓控制電路系統 的方塊圖。該偏壓控制電路系統可以包含一待機模式電流鏡410、一有作用模式電流鏡420、一用於產生位元線限制電壓的Vlim產生器430、以及一用於產生一或更多個電壓驅動器之保護電壓的電壓產生器440(圖中標示為Vprot產生器)。待機模式電流鏡410和有作用模式電流鏡420可以接收由該待機產生器的輸出所形成的一輸入。該有作用模式電流鏡420可以使用該待機輸入的反向值來決定它的操作模式。
待機模式電流鏡410和有作用模式電流鏡420可以提供不同電流的輸出至相同的電路。舉例來說，該些電流鏡可以提供一用於位元線限制電壓的電流(Ilim)、一用於保護電壓的電流(Iprot)、一用於可變振盪器的偏壓電流(Ibias)、以及一用於參考電壓的電流(Iref)。於某些實施例中，來自待機模式電流鏡410的電流可能遠小於由有作用模式電流鏡420所產生的電流。舉例來說，該些待機電流可能為該些有作用電流的10倍小，甚至更小。於某些實施例中，在有作用模式期間的偏壓電流可能為約3μA，而待機模式期間的偏壓電流可能為約300nA。於某些實施例中，待機模式電流鏡410或有作用模式電流鏡420可以在每一個該些輸出中產生不同的電流。舉例來說，位元線限制電流、保護電流、以及偏壓電流可以並非相同的數值。
Vlim產生器430和保護電壓產生器440會產生用於使用在該記憶體系統之中的電壓。Vlim產生器430的輸出可以為如圖所示之用於讓該些分散式類比驅動器使用的一驅動偏壓電壓和一電壓限制輸出。因此，由該些電流鏡所供應的電流會決定被提供至該些類比驅動器之電壓的電流。由Vprot產生器440所產生的保護電流可以讓用於操作該記憶體系統的讀取路徑電路系統的高電壓驅動器和低電壓驅動器來使用。和Vlim產生器 430雷同，該Vprot產生器440的輸出可以為一致性的電壓，但是，於該電壓處被提供的電流位準則可以究竟係該待機模式電流鏡410或是該有作用模式電流鏡420在操作為基礎而提高。於某些實施例中，該待機模式電流鏡410操作於有作用的操作模式和待機操作模式之中，而該有作用模式電流鏡420則僅被使用在如該待機產生器所決定的有作用的狀況之中。
圖5所示的係使用在一實施例之中的分散式類比驅動器的操作的方塊圖。該些分散式類比驅動器可以被連接至該記憶體系統的不同區段。舉例來說，每一個區段可以有驅動器，或者，每一個驅動器可以被耦接至該記憶體系統中的一區段子集。於某些實施例中，可以有一個以上的類比驅動器和特殊的記憶體區段相關聯。圖5顯示一PMOS受控電流源510以及一PMOS隨動器520。該PMOS受控電流源510會接收一驅動偏壓輸入，而該PMOS隨動器520會接收一位元線限制輸入電壓。舉例來說，此些電壓可以如圖4中所述般被產生。輸出電壓Vlim在該記憶體系統的有作用操作和待機操作之中可以實質上恆定。然而，Vlim的電流在該記憶體系統的有作用狀況期間則可能高於該記憶體系統的待機狀況。舉例來說，於該記憶體系統的待機操作中，該電流可以被調整成使得其會維持一濾波電容器530的電量。因此，因為該電路之中的電容器被充電而且由該些偏壓控制電路所提供的高電流會立刻提供該電流給該記憶體系統，所以，從待機模式轉換成有作用模式會很快速。
圖6所示的係根據其中一實施例之被耦接至讀取路徑電路290的待機控制電路系統的方塊圖。圖6中的實施例的操作方式雖然雷同於圖2中的實施例的操作方式；然而，該控制電路系統並沒有使用電壓倍增 器，取而代之的係，使用一電壓升壓器650來產生一升壓電壓給該些讀取路徑電路290使用。
圖7所示的係如在一實施例之中所使用的電壓升壓器700的方塊圖。該電壓升壓器含有一比較器730，其會判斷該供應電壓是否大於一參考電壓。倘若該供應電壓大於參考電壓的話，該電壓升壓器便會提供該供應電壓給該些讀取路徑電路。倘若該供應電壓小於該參考電壓的話，該電壓升壓器則會從一電荷泵720處提供一電壓。舉例來說，倘若如圖7中所示的比較器730的輸出表示Vsupply大於該參考電壓的話，該比較器730的輸出便會被提供至一多工器用以提供Vsupply作為Vboost；否則，便會提供電荷泵720的輸出。
電荷泵720可以將該供應電壓增加至一接收自一核心電壓緩衝器710的核心電壓。該電荷泵的時脈會被連接至該核心電壓。這會產生供應電壓加核心電壓的電壓，其會從該電荷泵720處被提供一多工器740。所以，該電荷泵會產生至少一最小的足夠電壓，用以供應給記憶體系統，以達正確操作的目的。舉例來說，於某些實施例中，用於比較的參考電壓為2.5V。因此，倘若該供應電壓高過2.5V的話，該多工器便會提供該供應電壓；或者，倘若該供應電壓小於2.5V的話，該多工器則會提供該供應電壓加上該核心電壓。此外，該電荷泵還提供核心電壓加上供應電壓的最大電壓。限制該最大電壓可以防止潛在的過電壓效應破壞記憶體電路。和上面參考圖2所述的電壓倍增器的操作雷同，電荷泵720在待機模式期間所使用的電流可以藉由降低該可變頻率產生器和該頻率分割器所提供的頻率而減少。於某些實施例中，該控制電路系統可以不使用電壓倍增器或電 荷泵，取而代之的係，可以使用一用於該升壓電壓的脈衝式電壓供應器，或者，可以使用跨越該記憶體系統的單一電壓位準，俾使得一升壓電壓不會被該電路系統使用。
本文中雖然大體上參考偵測一記憶體系統的待機狀態來說明該待機控制電路系統；不過，該待機控制電路系統亦可以使用於其它應用中。舉例來說，具有低電源待機需求和快速轉換至有作用模式的任何電路亦可以運用雷同的電路。舉例來說，用以控制一晶片上系統之操作的系統資源子系統(System Resources Sub-System，SRSS)雖然可以在沒有作用的週期期間從控制電路的低電源待機模式中獲得好處；但是，當該晶片再次被使用時仍然可以快速開機啟動。舉例來說，開機啟動時間可以實質上瞬時。
圖8所示的係根據一實施例的待機模式的轉入與轉出的過程的流程圖。從方塊810開始，待機控制電路系統會偵測一非揮發性記憶體系統的待機狀況。舉例來說，該控制電路系統可以如參考圖2、3A、以及3B所述般利用該待機產生器來偵測該狀況。在方塊810中偵測待機狀況可能還包含判斷該記憶體系統沒有處於從一睡眠狀態轉換至喚醒狀況中或者因供電開啟該裝置而處於開機啟動狀況中。
接著前往方塊830，該待機控制電路系統會降低送往該非揮發性記憶體系統的驅動電路的偏壓電流。舉例來說，電流可以如參考圖2與4所述般地從該偏壓控制電路系統處被降低送往可變振盪器、類比驅動電路、以及電壓驅動器。在該些偏壓電流被降低之後，該記憶體系統便可以被視為處於待機模式之中。該記憶體系統在待機模式之中所消耗的電源會低於在該記憶體會被存取的有作用模式之中。當在待機模式之中時，送 往該些讀取路徑電路的電流可以為最小並且會維持該讀取路徑中的電容器以及濾波電容器的充電，以便維持電壓位準。
當在待機模式之中時，該待機產生器會維持一待機模式指示符，直到一讀取指令被偵測到為止。在方塊840中，一送往該非揮發性記憶體系統的讀取指令會被偵測到。舉例來說，該控制電路系統可以如參考圖2、3A、以及3B所述般地利用該待機產生器來偵測該狀況。當該讀取指令被偵測到時，該待機產生器可以改變輸出，用以指示偏壓控制電路系統提高偏壓電流並且提供額外的電流給該記憶體系統的讀取路徑。
在方塊850中，該電流控制電路系統會提高送往該非揮發性記憶體系統的驅動電路的偏壓電流。該些偏壓電流可以藉由操作額外的電流鏡用以輸出額外的電流給該記憶體系統的驅動電路而提高。於某些實施例中，圖8中所述的方法可以不同的順序來實施。此外，控制該記憶體系統的電流與電源消耗亦可能包含少於圖8之流程圖中所示的處理或者可以包含額外的處理。
本發明的實施例包含本文中所述的各種操作。此些操作可以藉由硬體器件、軟體、韌體、或是它們的組合來實施。
本文中的方法的操作雖然以特殊的順序來顯示與說明；不過，每一種方法的操作順序皆可以改變，因此，特定的操作可以反向的順序來實施；或者，特定的操作至少部分可以和其它操作同時實施。於另一實施例中，不同操作的指令或子操作可以間歇性及/或交錯的方式來進行。如本文中的用法，「第一」、「第二」、「第三」、「第四」、…等用詞的意義為用於區分不同元件的符號，而且可能未必具有根據它們之數值標號的有序 意義。
上面的說明提出許多明確的細節，例如，特定系統、器件、方法、…等的範例，以便理解本發明的數個實施例；然而，熟習本技術的人士便可以明白，即使沒有此些明確細節仍可以實行本發明的至少某些實施例。於其它實例中，眾所熟知的器件或方法並不會被詳細說明，或者，僅會以簡單的方塊圖格式來表示，以免不必要的混淆本發明。因此，本文所提出的明確細節僅為示範性。特殊的施行方式可能和此些示範性細節不同並且仍涵蓋於本發明的範疇裡面。
100‧‧‧計算系統
102‧‧‧非揮發性記憶體系統
104‧‧‧處理裝置
106‧‧‧位址匯流排
108‧‧‧資料匯流排
110‧‧‧控制匯流排
112‧‧‧記憶體陣列
114‧‧‧位址解碼器
116‧‧‧位址驅動器
118‧‧‧資料讀取電路
120‧‧‧控制電路系統
124‧‧‧讀取控制電路系統
126‧‧‧待機控制電路系統
128‧‧‧類比讀取電路
130‧‧‧資料輸入/輸出電路
131‧‧‧記憶體區段
132‧‧‧記憶體區段
136‧‧‧寫入控制電路
140‧‧‧資料寫入電路
150‧‧‧電源供應器

Claims (33)

  1. 一種設備，其包括：一非揮發性記憶體系統，其包括複數個驅動器；以及一待機控制電路，其被耦接至該非揮發性記憶體系統，該待機控制電路包括：一待機偵測電路，用以偵測一待機狀況；一喚醒偵測電路，用以偵測一喚醒狀況；以及一偏壓控制電路，其被耦接至該複數個驅動器、該待機偵測電路、以及該喚醒偵測電路，該偏壓控制電路係依照該待機狀況和該喚醒狀況中之至少一者來控制被供應至該複數個驅動器的偏壓電流，其中，該複數個驅動器的至少一個的一輸出頻率響應於該偏壓電流中的一改變而可調整的。
  2. 根據申請專利範圍第1項的設備，其中，該偏壓控制電路包括：一第一電流鏡，其被耦接至該待機偵測電路；以及一第二電流鏡，其被耦接至該待機偵測電路，其中，該第二電流鏡係響應於接收自該待機偵測電路的一輸出表示該非揮發性記憶體系統處於有作用模式之中而操作。
  3. 根據申請專利範圍第1項的設備，其中，該複數個驅動器的該至少一個包含一頻率振盪器，其中，該待機控制電路進一步包括一電壓倍增器，其被耦接至該頻率振盪器，該電壓倍增器係響應於從該頻率振盪器所增加的頻率而提高送往該非揮發性記憶體系統的電流。
  4. 根據申請專利範圍第1項的設備，其中，該待機控制電路進一步包括： 一第一分散式類比驅動器，其被耦接至該非揮發性記憶體系統的一第一區段；以及一第二分散式類比驅動器，其被耦接至該非揮發性記憶體系統的一第二區段，其中，該第一分散式類比驅動器和該第二分散式類比驅動器係被耦接至該偏壓控制電路。
  5. 根據申請專利範圍第1項的設備，其中，倘若在該非揮發性記憶體系統的至少三個時脈循環中沒有任何讀取請求的話，該待機偵測電路係提供一指示符，以表示該裝置處於一待機模式之中。
  6. 根據申請專利範圍第1項的設備，其中，該非揮發性記憶體系統包括一電荷陷捕記憶體裝置。
  7. 根據申請專利範圍第1項的設備，其中，該非揮發性記憶體系統包括一矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體裝置。
  8. 一種用於驅動一非揮發性記憶體系統的方法，其包括：偵測該非揮發性記憶體系統的一待機操作狀況；偵測該非揮發性記憶體系統沒有處於一喚醒模式之中；以及響應於偵測該待機操作狀況而降低被提供至該非揮發性記憶體系統之驅動器的偏壓電流，其中，降低該些偏壓電流係降低該些驅動器的至少一個的一輸出的一頻率。
  9. 根據申請專利範圍第8項的方法，其中，降低被提供至驅動電路的偏壓電流包括：降低被提供至一頻率振盪器的第一偏壓電流； 降低被提供至分散式類比驅動器的第二偏壓電流；以及降低被提供至該非揮發性記憶體系統的讀取路徑電路的電壓驅動器的第三偏壓電流。
  10. 根據申請專利範圍第8項的方法，其進一步包括：偵測一讀取指令，其係從該非揮發性記憶體系統處存取資料；以及響應於偵測該讀取指令而提高被提供至該非揮發性記憶體系統的驅動器的偏壓電流。
  11. 根據申請專利範圍第10項的方法，其中，提高被提供至該非揮發性記憶體系統的驅動器的偏壓電流包括提高送往一頻率振盪器的偏壓電流，以便提高該頻率振盪器的輸出的頻率，其中，提高來自該頻率振盪器的頻率係提高被提供至該非揮發性記憶體系統的讀取路徑電路的電流。
  12. 根據申請專利範圍第10項的方法，其中，提高送往該非揮發性記憶體系統的驅動電路的偏壓電流包括提高送往該非揮發性記憶體系統的一類比驅動器的電流。
  13. 根據申請專利範圍第8項的方法，其進一步包括：偵測從睡眠狀態喚醒的一指令；以及響應於偵測該從睡眠狀態喚醒的指令而提高送往該非揮發性記憶體系統的驅動電路的偏壓電流。
  14. 根據申請專利範圍第8項的方法，其中，該記憶體系統包括一電荷陷捕記憶體裝置。
  15. 根據申請專利範圍第8項的方法，其中，該非揮發性記憶體系統包括一矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體裝置。
  16. 一種系統，其包括：一非揮發性記憶體系統，其包括複數個驅動器；以及一待機控制電路，其被耦接至該非揮發性記憶體系統，該待機控制電路包括：一待機偵測電路，用以偵測該非揮發性記憶體系統處於一待機狀況之中；以及一偏壓控制電路，其被耦接至該待機偵測電路，用以響應於判定該非揮發性記憶體系統處於一待機狀況之中而於一待機模式之中提供偏壓電流給該非揮發性記憶體系統的該複數個驅動器，其中，該複數個驅動器的至少一個的一輸出頻率響應於該偏壓電流中的一改變而可調整的。
  17. 根據申請專利範圍第16項的系統，其中，該系統進一步包括一喚醒偵測電路，用以偵測該非揮發性記憶體系統處於一喚醒模式之中，其中，該偏壓控制電路係響應於偵測該非揮發性記憶體系統處於一喚醒狀況之中而於一有作用的模式之中提供偏壓電流給該非揮發性記憶體系統的該複數個驅動器。
  18. 根據申請專利範圍第16項的系統，其中，該系統進一步包括：一第一分散式類比驅動器，其被耦接至該非揮發性記憶體系統的一第一區段；以及一第二分散式類比驅動器，其被耦接至該非揮發性記憶體系統的一第二區段，其中，該第一分散式類比驅動器和該第二分散式類比驅動器係被耦接 至該偏壓控制電路。
  19. 根據申請專利範圍第16項的系統，其中，該非揮發性記憶體系統包括一電荷陷捕記憶體裝置。
  20. 根據申請專利範圍第16項的系統，其中，該非揮發性記憶體系統包括一矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體裝置。
  21. 一種非揮發性記憶體系統，其包括：一記憶體陣列；複數個資料寫入電路，其被耦接至該記憶體陣列；複數個資料讀取電路，其被耦接至該記憶體陣列；以及複數個驅動器，其被耦接至該記憶體陣列，該複數個驅動器在操作上受到一偏壓控制電路所控制，以響應於喚醒一偵測電路的一待機偵測訊號和一輸出，其中，該複數個驅動器包括被耦接至該複數個資料讀取電路的複數個分散式類比驅動器。
  22. 根據申請專利範圍第21項的非揮發性記憶體系統，其進一步包括被耦接至該記憶體陣列並且在操作上受到該偏壓控制電路所控制的一電壓倍增器電路，該電壓倍增器電路在一低電壓狀況中將供應電壓提供至該複數個資料讀取電路。
  23. 根據申請專利範圍第22項的非揮發性記憶體系統，其進一步包括在操作上受到該電壓倍增器所控制的一電荷泵，該電荷泵將電壓提供至該電壓倍增器電路以在一低電壓狀況中使用。
  24. 根據申請專利範圍第23項的非揮發性記憶體系統，其進一步包括被 耦接至該偏壓控制電路和該電壓倍增器的一頻率分割器，該頻率分割器將一經降頻電壓訊號提供至該電壓倍增器以及至該些資料讀取電路。
  25. 根據申請專利範圍第21項的非揮發性記憶體系統，其中，該複數個驅動器包括複數個分散式類比驅動器，以將具有經降低電流的驅動電壓提供至該些資料讀取電路。
  26. 一種用於驅動一非揮發性記憶體系統的方法，其包括：偵測該非揮發性記憶體系統的一待機狀況；降低所提供至該非揮發性記憶體系統的驅動電路的偏壓電流，以響應於偵測該待機狀況；在該些偏壓電流已經降低之後將該非揮發性記憶體系統操作在一待機模式中，其中，將該非揮發性記憶體系統操作在該待機模式包括維持用以表示該待機模式的一輸出訊號，直到一讀取指令被偵測到為止；偵測送往該非揮發性記憶體系統的該讀取指令；增加所提供至該些驅動電路的該些偏壓電流，以響應於偵測該讀取指令；以及改變該輸出訊號以表示在偵測到該讀取指令時的一有作用的模式。
  27. 根據申請專利範圍第26項的方法，其中，偵測該待機狀況包括決定該非揮發性記憶體系統不處在一喚醒模式中。
  28. 根據申請專利範圍第26項的方法，其中，偵測該待機狀況包括決定該非揮發性記憶體系統不處在一啟動模式中。
  29. 根據申請專利範圍第26項的方法，其中，偵測該待機狀況發生在從送往該非揮發性記憶體系統的上一次讀取請求開始經過一段時間流逝之 後。
  30. 根據申請專利範圍第29項的方法，其中，該時間流逝對應於數個時脈循環的接收或不存在。
  31. 根據申請專利範圍第30項的方法，其中，該時間流逝為至少一個時脈循環。
  32. 根據申請專利範圍第26項的方法，其進一步包括：偵測送往該非揮發性記憶體系統的該讀取指令；以及增加所提供至該些驅動電路的該些偏壓電流，以響應於偵測該讀取指令。
  33. 根據申請專利範圍第32項的方法，其進一步包括改變該輸出訊號以表示在偵測到該讀取指令時的一有作用的模式。
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