JP2002367374A - 負電圧発生回路および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電圧供給効率やスタートアップ特性に優れ、
且つ、３Ｖ程度の低い電源電圧を用いて−３Ｖ程度の負
電圧が生成可能な負電圧発生回路を提供する。 【解決手段】 負電圧発生用の第１容量Ｃ１、および、
該第１容量Ｃ１の2つの電極と正極側の電源ＶＣＣおよ
び負極側の電源ＶＳＳとの接続状態を切り換えるスイッ
チ手段Ｍ１，ＩＮＶ１を有した第１のチャージポンプ回
路と、複数の容量Ｃ３，Ｃ４、および、これら容量Ｃ
３，Ｃ４を電源ＶＣＣと電源ＶＳＳとの間に並列的に接
続する状態と直列的に接続する状態とに切り換えるスイ
ッチ手段Ｍ３，Ｍ４，ＭＰ１，ＭＮ１を有した第２のチ
ャージポンプ回路と、上記第２のチャージポンプ回路で
発生した負電圧をゲートに受けて、上記第１のチャージ
ポンプ回路で発生した負電圧をソース・ドレイン間を通
して出力する出力トランスファＭＯＳ Ｍout1とを備え
た負電圧発生回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、負電圧発生回路
に関し、更にはＰＬＥＤ（Phase-state Low Electron-n
umber Drive）メモリにおいてメモリセルの非選択時に
ワード線に供給するオフ電圧の生成回路に利用して特に
有用な技術に関する。

【０００２】

【従来の技術】特開２０００−１１３６８３号には、Ｐ
ＬＥＤメモリの応用技術として、情報電圧をゲート端子
に保持する読出し用ＭＯＳトランジスタ、情報電圧を上
記ゲート端子に与える書込み用トランジスタ（例えばＭ
ＯＳＦＥＴのチャネル部分にトンネル壁を設けたトンネ
ルトランジスタ）、および上記ゲート端子に接続され該
ゲート端子の電圧を制御するキャパシタとからなるメモ
リセルを備えた半導体メモリについて開示されている。

【０００３】このような構成によれば、情報電圧は絶縁
膜に囲まれた領域に保持されるので、上記書込み用トラ
ンジスタの制御端子に例えば−３Ｖ程度の負電圧を印加
することで、書込みデータが非常に長く保持することが
可能になっている。すなわち、メモリセルの非選択時に
ワード線に−３Ｖ程度のオフ電圧を印加しておくこと
で、メモリセルに書き込まれたデータを非選択時に非常
に長い期間保持することができ、それにより、情報保持
のためにＤＲＡＭ（Dynamic Random Access Memory）で
行われているリフレッシュ動作の間隔を非常に長くする
ことが出来たり、或いはリフレッシュ動作を不要とする
ことが出来る。

【０００４】そこで、本発明者らが、上記のオフ電圧を
発生させる負電圧発生回路を検討したところ、例えば、
図１３に示すような回路が考えられた。この図におい
て、Ｃ１は負電圧発生用のキャパシタ、Ｍ１はキャパシ
タＣ１の下部電極を負極側の電源電圧ＶＳＳにチャージ
するプリチャージＭＯＳ、Ｃ２はプリチャージＭＯＳ
Ｍ１のゲート駆動用の電圧を逆ブースト作用により発生
させるキャパシタ、Ｍout1は逆ブースト作用によりキャ
パシタＣ１に発生された負電圧を出力するとともに負電
圧が発生してない期間の電流の逆流を防止する出力トラ
ンスファＭＯＳ、ＩＮＶ１はキャパシタＣ１の上部電極
の電圧を正極と負極の電源電圧ＶＣＣ，ＶＳＳに切り換
えるインバータである。インバータＩＮＶ１はキャパシ
タＣ１の充電をするため駆動力が大きく構成される。そ
の前段のインバータＩＮＶ２，ＩＮＶ３は、信号を除々
に大きくして入力信号をインバータＩＮＶ１に合わせる
ために設けられた緩衝用のインバータである。

【０００５】また、図１３において、ＮＯＲ回路１０，
１１、ＡＮＤ回路１２、並びに、インバータＩＮＶおよ
びキャパシタＣ１０からなる遅延回路は、キャパシタＣ
１の上部電極の接続切換用のタイミング信号と、下部電
極の接続切換用のタイミング信号とを生成するタイミン
グ生成回路である。また、ＭＯＳ Ｍ２１はノードＮ２
の電圧上昇を抑えてキャパシタＣ２の逆ブーストを補助
する電圧クランプ用のＭＯＳ、ダイオード接続されたＭ
ＯＳ Ｍ２３〜Ｍ２５はノードＮ２の電圧が下がり過ぎ
ないようにするリミッタ回路である。また、ＭＯＳ Ｍ
２１はノードＮ１の電圧上昇を抑えてキャパシタＣ１の
逆ブーストを補助する電圧クランプ用のＭＯＳ、ダイオ
ード接続されたＭＯＳ Ｍ１３〜Ｍ１６はノードＮ２の
電圧が下がり過ぎないようにするリミッタ回路である。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような負電圧発生回路では、キャパシタＣ１に発生され
た負電圧を出力するのにゲートがドレインに結合された
出力トランスファＭＯＳＭout1を使用しているので、該
出力トランスファＭＯＳ Ｍout1から出力される負電圧
は、ゲート電圧ＶｇとＭＯＳＦＥＴのしきい値電圧Ｖｔ
ｈとの差電圧（Ｖｇ−Ｖｔｈ）となり、キャパシタＣ１
で発生された負電圧よりも例えば１Ｖ以上高い電圧とな
ってしまう。

【０００７】この負電圧発生回路を用いて上記ＰＬＥＤ
メモリのオフ電圧を生成しようとすると、電源電圧とし
て４Ｖ〜５Ｖ程度の電圧が必要となるが、近年では一般
に外部電源は３Ｖ程度と低減されており、このような状
況では必要なオフ電圧を生成できないという問題があっ
た。

【０００８】また、上記のような負電圧発生回路を複数
段設け、１段目で発生した負電圧を２段目の負極側の電
圧として用いることで、２段目の負電圧発生回路から更
に低い電圧を発生させることも考えられるが、このよう
にチャージポンプ回路を複数段重ねた構成では、電圧の
供給効率やスタートアップ特性が悪くなるという問題が
ある。

【０００９】その他、負電圧発生回路として応用可能な
従来の技術として、特開平５−１８９９７０号、特開平
１１−３２８９５６号に開示の昇圧回路があるが、この
ような昇圧回路の構成を負電圧発生回路として応用する
ことは行われていなかった。

【００１０】この発明の目的は、電圧供給効率やスター
トアップ特性に優れ、且つ、３Ｖ程度の低い電源電圧を
用いて−３Ｖ程度の負電圧が生成可能な負電圧発生回路
を提供することにある。

【００１１】この発明の他の目的は、このような負電圧
発生回路を用いてリフレッシュ間隔を非常に長くしたり
事実上リフレッシュ動作が不要となる半導体記憶装置を
提供することにある。

【００１２】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１４】すなわち、負電圧発生用の第１容量、およ
び、該第１容量の2つの電極と正極側の第１電源および
負極側の第２電源との接続状態を切り換えるスイッチ手
段を少なくとも有し、該スイッチ手段の切換により第１
容量の一方の電極に上記第２電源より低い第１の負電圧
を発生させる第１のチャージポンプ回路と、複数の容
量、および、これら複数の容量を正極側の第１電源と負
極側の第２電源との間に並列的に接続する状態とこれら
複数の容量を直列的に接続する状態とに切り換えるスイ
ッチ手段を有し、該スイッチ手段の切換により直列的に
接続された容量の一端側に上記第２電源より低い第２の
負電圧を発生させる第２のチャージポンプ回路と、上記
第２のチャージポンプ回路で発生した第２の負電圧をゲ
ートに受けて、上記第１のチャージポンプ回路で発生し
た第１の負電圧をソース・ドレイン間を通して出力する
逆流防止用の出力トランスファＭＯＳトランジスタと、
を備えた負電圧発生回路である。

【００１５】このような手段によれば、第２のチャージ
ポンプ回路により第１のチャージポンプ回路よりもずっ
と低い電圧を生成でき、この電圧を出力トランスファＭ
ＯＳのゲート駆動用の電圧として用いているので、第１
のチャージポンプ回路で発生した第１の負電圧を電圧上
昇させずに出力トランスファＭＯＳを介して出力させる
ことが出来る。従って、電圧供給効率やスタートアップ
特性を低減することなく、例えば３Ｖの外部電源を使用
して−３Ｖの負電圧を発生させることが出来る。

【００１６】望ましくは、上記第１のチャージポンプ回
路のスイッチ手段は、上記第１容量の一方の電極にそれ
ぞれ共通ドレインが接続されるとともにソースが第１電
源に接続されたPチャネルＭＯＳＦＥＴおよびソースが
第２電源に接続されたＮチャネルＭＯＳＦＥＴと、上記
第１容量の他方の電極に接続され該他方の電極と上記第
２電源とを接続又は切断の状態に切り換えるプリチャー
ジＭＯＳとから構成され、上記第２のチャージポンプ回
路のスイッチ手段は、上記複数の容量の一方の電極にそ
れぞれ共通ドレインが接続される複数組みのＰチャネル
ＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴと、上記複
数の容量の他方の電極に接続され該他方の電極と上記第
２電源とを接続又は切断の状態に切り換える複数のプリ
チャージＭＯＳとを有し、１番目の容量に対応する上記
ＰチャネルＭＯＳＦＥＴのソースは第１電源に、１番目
の容量に対応する上記ＮチャネルＭＯＳＦＥＴのソース
は第２電源にそれぞれ接続されるとともに、２番目以降
の容量に対応する上記ＰチャネルＭＯＳＦＥＴのソース
は第１電源に、２番目以降の容量に対応するＮチャネル
ＭＯＳＦＥＴのソースは１個手前の容量の上記他方の電
極にそれぞれ接続されるように構成されると良い。

【００１７】さらに望ましくは、上記第２のチャージポ
ンプ回路の２番目以降の容量に対応する上記Ｎチャネル
ＭＯＳＦＥＴのゲートが上記第２電源、または、１個手
前の容量に対応する上記ＮチャネルＭＯＳＦＥＴのソー
ス端子に接続されるように構成すると良い。このような
構成により、複数の容量が直列に接続されて上記Ｎチャ
ネルＭＯＳＦＥＴのソース端子やドレイン端子に負電圧
が印加されたときでも、ゲート・ソース間或るいはゲー
ト・ドレイン間の電圧を小さくし、回路の耐圧を上げる
ことが出来る。

【００１８】また望ましくは、上記第２のチャージポン
プ回路の１番目の容量に対応する上記ＰチャネルＭＯＳ
ＦＥＴおよびＮチャネルＭＯＳＦＥＴの動作タイミング
を、２番目以降の容量に対応する上記ＰチャネルＭＯＳ
ＦＥＴの動作タイミングから遅らせる遅延手段が設けら
れるとともに、上記第１のチャージポンプ回路の上記Ｐ
チャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴの
動作タイミングと、上記第２のチャージポンプ回路の１
個目の容量に対応する上記ＰチャネルＭＯＳＦＥＴおよ
びＮチャネルＭＯＳＦＥＴの動作タイミングとほぼ同タ
イミングに設定すると良い。このような設定により、安
定的に且つ効率よく負電圧を発生できる。

【００１９】また、情報電圧をゲート端子に保持する読
出し用ＭＯＳトランジスタ、該ゲート端子に情報電圧を
与える書込み用トランジスタ、および上記ゲート端子に
一方の電極が接続され該ゲート端子の電圧を制御するキ
ャパシタとを有し、上記書込み用トランジスタの制御用
端子と上記キャパシタの他方の電極とがワード線に接続
され、上記書込み用トランジスタのデータ入力用端子と
上記読出し用トランジスタのソース端子又はドレイン端
子とがデータ線に接続されてなるメモリセルを備えた半
導体記憶装置において、メモリセルの非選択時に上記ワ
ード線に供給される電圧を生成する回路として上述の負
電圧発生回路を適用すると良い。

【００２０】このように非選択時に負電圧を供給するこ
とで、上記読出し用ＭＯＳトランジスタのゲート端子に
保持される情報電圧を非常に長く保持しておくことが出
来る。

【００２１】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明を適用して好適
な負電圧発生回路の第１実施例を示す回路図である。こ
の実施例の負電圧発生回路は、キャパシタＣ１、該キャ
パシタＣ１に対応するプリチャージＭＯＳ Ｍ１および
インバータＩＮＶ１〜ＩＮＶ３などからなる第１のチャ
ージポンプ回路と、複数のキャパシタＣ３，Ｃ４、これ
ら対応するプリチャージＭＯＳ Ｍ３，Ｍ４、接続切換
用のＰチャネルＭＯＳ ＭＰ１およびＮチャネルＭＯＳ
ＭＮ１、並びに、遅延用のインバータＩＮＶ４等から
なる第２のチャージポンプ回路と、上記プリチャージＭ
ＯＳ Ｍ１，Ｍ３，Ｍ４のゲート駆動用の電圧を逆ブー
スト作用により発生させるキャパシタＣ２と、第１のチ
ャージポンプ回路により発生された負電圧を出力すると
ともに電流の逆流を防止する出力トランスファＭＯＳ
Ｍout1と、ＮＯＲ回路１０，１１、ＮＡＮＤ回路１２、
遅延用のインバータＩＮＶおよびキャパシタＣ１０から
なるタイミング生成回路とを備えたものである。

【００２２】また、この負電圧発生回路には、第１のチ
ャージポンプ回路の逆ブースト作用を補助するため、第
１ノードＮ１の電圧を負極の電源電圧ＶＳＳ（例えばグ
ランド電位）近くに引き下げるクランプＭＯＳ Ｍ１
１、この第１ノードＮ１に何らかの理由で過度の負電圧
が発生した場合に電圧低下を制限するダイオード接続さ
れたＭＯＳ Ｍ１３〜Ｍ１６からなるリミッタ回路、ま
た、キャパシタＣ２の逆ブースト作用を補助するため第
２ノードＮ２の電圧が負極の電源電圧ＶＳＳ近くに引き
下げるクランプＭＯＳ Ｍ２１、この第２ノードＮ２の
電圧が何らかの理由で過度の負電圧が発生した場合にそ
れ以下の電圧低下を制限するダイオード接続されたＭＯ
Ｓ Ｍ２３〜Ｍ２５からなるリミッタ回路等が設けられ
ている。

【００２３】第１のチャージポンプ回路においてキャパ
シタＣ１に充放電を行う上記インバータＩＮＶ１は、キ
ャパシタＣ１に合わせて大きな駆動力に設計されてい
る。その前段のインバータＩＮＶ２，ＩＮＶ３は、駆動
力の大きなインバータＩＮＶ１を駆動するために除々に
駆動力が大きくなるように設計されたものである。そし
て、プリチャージＭＯＳ Ｍ１がオン状態のときにイン
バータＩＮＶ１によりキャパシタＣ１の上部電極が電源
電圧ＶＣＣに充電され、次に、プリチャージＭＯＳＭ２
をオフ状態にしてキャパシタＣ１の上部電極をインバー
タＩＮＶ１により負極の電源電圧ＶＳＳにたたき下げる
ことで、キャパシタＣ１の下部電極に電源電圧の２倍の
負電圧（−２×（ＶＣＣ−ＶＳＳ））に逆ブーストす
る。

【００２４】第２のチャージポンプ回路は、複数のキャ
パシタＣ３，Ｃ４を電源電圧ＶＣＣ，ＶＳＳの間に並列
的に接続した状態から直列的に接続した状態に切り換え
ることで、逆ブースト作用により個々のキャパシタに発
生された負電圧を加算した電圧を第３ノードＮ３に発生
させるものである。

【００２５】すなわち、プリチャージＭＯＳ Ｍ３，Ｍ
４がオン状態のときに、一方のキャパシタＣ３について
はインバータＩＮＶ４により、他方のキャパシタＣ４に
ついてはＰチャネルＭＯＳ ＭＰ１がオン状態になるこ
とにより、各キャパシタＣ３，Ｃ４の上部電極が電源電
圧ＶＣＣに充電される。次いで、プリチャージＭＯＳＭ
３，Ｍ４をオフ状態にするとともに、ＰチャネルＭＯＳ
ＭＰ１をオフ状態にＮチャネルＭＯＳ ＭＮ１をオン
状態にすることで、キャパシタＣ３の下部電極とキャパ
シタＣ４の上部電極とが接続される。さらに、インバー
タＩＮＶ４がキャパシタＣ３の上部電極を負極の電源電
圧ＶＳＳにたたき下げることで、２個のキャパシタＣ
３，Ｃ４が直列接続された状態で逆ブースト作用を受け
てキャパシタＣ４の下部電極に電源電圧の２倍の負電圧
（−２×（ＶＣＣ−ＶＳＳ））が発生される。

【００２６】遅延用のインバータＩＮＶ４は、プリチャ
ージＭＯＳ Ｍ３が完全にオフ状態になるタイミング
に、縦続接続されたキャパシタＣ３，Ｃ４の逆ブースト
動作が行われるようにタイミングを合わせるものであ
る。

【００２７】上記第１チャージポンプ回路で発生された
負電圧は出力トランスファＭＯＳＭout1のドレイン端子
に供給され、第２チャージポンプ回路で発生された負電
圧は出力トランスファＭＯＳ Ｍout1のゲート端子に印
加される。ゲート端子に印加される負電圧はドレイン端
子に出力される負電圧よりもずっと低いので、出力トラ
ンスファＭＯＳ Ｍout1のソース端子からは第１チャー
ジポンプ回路の負電圧がほぼ電圧上昇なく出力される。

【００２８】図２は、本発明を適用して好適な負電圧発
生回路の第２実施例を示す回路図である。この第２実施
例の負電圧発生回路は、第２のチャージポンプ回路の２
個のキャパシタＣ３，Ｃ４を直列に接続するＮチャネル
ＭＯＳ ＭＮ２のゲートの耐圧対策を施した一例であ
る。ＮチャネルＭＯＳ ＭＮ２のソース端子は、キャパ
シタＣ３の下部電極に接続されているので、そこには負
極の電源電圧ＶＳＳか逆ブースト時の負電圧（ＶＳＳ−
ＶＣＣ）が印加される。そのため、ゲート端子にＮＯＲ
回路１１の出力電圧が印加されていると、逆ブースト時
にはゲート・ソース間電圧は非常に大きくなる。従っ
て、この実施例では、ＮチャネルＭＯＳ ＭＮ２のゲー
トを負極の電源電圧ＶＳＳに接続して、ゲート・ソース
間に過大な電圧が印加されないようになっている。

【００２９】このような構成によれば、逆ブースト時に
は、キャパシタＣ３の下部電極の電位が電源電圧ＶＳＳ
より低くなることで、ＮチャネルＭＯＳ ＭＮ２は自動
的にオン状態となって、図１の第１実施例の回路とほぼ
同様の動作が行われる。

【００３０】ただし、その分、ＮチャネルＭＯＳ ＭＮ
２がオン状態になるタイミングが遅れるので、Ｎチャネ
ルＭＯＳ ＭＮ２とＰチャネルＭＯＳ ＭＰ１の共通ド
レインの信号を、後段のキャパシタＣ２を逆ブーストす
る信号に使うことが出来ない。従って、この実施例で
は、キャパシタＣ３の上部電極を充放電するのに、第１
のチャージポンプ回路のキャパシタＣ４の充放電を行っ
ているインバータＩＮ１により行われるように構成され
ている。この構成においては、インバータＩＮ１〜ＩＮ
Ｖ３により遅延作用も及ぼされるので、キャパシタＣ３
の充放電のタイミングも図１の第１実施例の回路とほぼ
同様になる。

【００３１】図３は、上記の負電圧発生回路にクロック
信号を供給する発信回路の一例を示す回路図である。こ
の図３の回路は、図１及び図２の負電圧発生回路におい
てタイミング生成回路のＮＯＲ回路１０にクロック信号
ＯＳＣを供給する発信回路の一例で、インバータリング
方式の発振器であり、ストップ信号ＳＴＯＰがローレベ
ルでアクティブ信号ＡＣＴＢがローレベルのときに、初
段のインバータＩＮＶ１０のＮＭＯＳＭＮ１０がオン状
態になり、インバータリングが発信動作する。

【００３２】この発信回路においては、第２段〜第５段
のインバータＩＮＶ１２〜ＩＮＶ１５に形成されたＭＯ
Ｓ ＭＴ１〜ＭＴ４が、Ｐチャネル形同士或いはＮチャ
ネル形同士で素子サイズを異ならせて形成されており、
モード信号ＭＯＤＥ２により、これらＭＯＳ ＭＴ１〜
ＭＴ４のうちオン状態にするＭＯＳＦＥＴとオフ状態に
するＭＯＳＦＥＴとを選択することで、各インバータＩ
ＮＶ１２〜ＩＮＶ１５の遅延が変化して、発信周波数が
２通りに切り換えられるようになっている。

【００３３】次に、図１や図２に示した負電圧発生回路
において出力トランスファＭＯＳＭout1のゲート駆動電
圧を発生させる第２のチャージポンプの動作原理を簡略
化して説明する。

【００３４】図４は、上述の第２のチャージポンプ回路
の負電圧発生原理を説明するために複数ブースト型のチ
ャージポンプ回路を簡略的に示した図である。このチャ
ージポンプ回路は、図４（ａ）に示すように、正極と負
極の電源電圧ＶＣＣ，ＶＳＳの間に４つのキャパシタＣ
２１〜Ｃ２４を並列的に接続した状態から、図４（ｂ）
に示すように、これら４つのキャパシタＣ２１〜Ｃ２４
を直列的に接続した状態とに変換するとともに、直列的
に接続された４つのキャパシタＣ２１〜Ｃ２４の高電位
側の電極に負極の電源電圧ＶＳＳを接続することで、そ
の低電位側の電極に電位の低い負電圧を発生させる回路
である。

【００３５】図４において、Ｓ１〜Ｓ４，Ｓ３１〜Ｓ３
４は、キャパシタＣ２１〜Ｃ２４の接続状態を上記のよ
うに切り換えるスイッチ、Ｃｏは出力ノードＮoutにあ
る負荷容量である。

【００３６】図５は、図４のチャージポンプ回路におけ
る各ノードの信号波形を示す図である。この図５におい
ては、スイッチＳ１〜Ｓ４がオン状態でスイッチＳ３１
〜Ｓ３４が左側端子ＴＬに接続された初期状態と、ス
イッチＳ１〜Ｓ４がオン状態でスイッチＳ３１〜Ｓ３４
が上部端子ＴＵに接続された充電期間と、スイッチＳ
１〜Ｓ４がオフ状態でスイッチＳ３１〜Ｓ３４が左側端
子ＴＬに接続された放電期間とに分けて動作波形を示
してある。

【００３７】先ず、上記初期状態のときには、各キャ
パシタＣ２１〜Ｃ２４の上部電極のノードＮ２１〜Ｎ２
４および出力ノードＮoutの電位は負極の電源電圧ＶＳ
Ｓ（０Ｖ）となっている。

【００３８】次いで、充電期間になると、４つのキャ
パシタＣ２１〜Ｃ２４が充電されて、それら上部電極の
各ノードＮ２１〜Ｎ２４の電位は０Ｖから正極の電源電
圧ＶＣＣに上昇される。

【００３９】次に、放電期間においては、１番目のキ
ャパシタＣ２１の上部電極は電源電圧ＶＳＳに接続され
るので、該ノードＮ２１の電位は電圧ＶＳＳ（０Ｖ）に
低下する。また、この１番目のキャパシタＣ２１の下部
電極と接続される２番目のキャパシタＣ２２の上部電極
のノードＮ２２の電位は、キャパシタＣ２１に充電され
た電荷が負荷容量Ｃｏ側に少し移動するので、その分、
キャパシタＣ２１の両極間の電圧は幾分小さくなって、
−η×ＶＣＣとなる。ここで、Ｃη＝４Ｃ／（４Ｃｏ＋
Ｃ），Ｃ＝Ｃ２１＋Ｃ２２＋Ｃ２３＋Ｃ２４である。Ｃ
２１〜Ｃ２４，Ｃｏは、各キャパシタＣ２１〜Ｃ２４，
Ｃｏの容量値をそれぞれ記している。

【００４０】同様に、２番目のキャパシタＣ２２の下部
電極と接続されるノードＮ２３の電位は−η×２ＶＣ
Ｃ、３番目のキャパシタＣ２３の下部電極と接続される
ノードＮ２４の電位は−η×３ＶＣＣ、４番目のキャパ
シタＣ２４の下部電極と接続される出力ノードＮoutの
電位は−η×４ＶＣＣとなり、非常に低い負電圧が高効
率に且つ高速に得られる。さらに、これら複数のキャパ
シタの段数を増すことで、さらに低い負電圧を発生する
ことも可能である。

【００４１】図６には、図４の回路のキャパシタの段数
をｎ段構成にしたチャージポンプ回路のＭＯＳ構成図を
示す。この図６において、ＣＡ１〜ＣＡｎはｎ段構成の
キャパシタ、ＭＳ１〜ＭＳｎは図４のスイッチＳ１〜Ｓ
４に対応するプリチャージＭＯＳ、ＩＮＶＳ３１〜ＩＮ
ＶＳ３ｎは図４のスイッチＳ３１〜Ｓ３４に対応するＣ
ＭＯＳインバータスイッチである。

【００４２】また、ＮＯＲ回路１０，１１、ＮＡＮＤ回
路１２、容量Ｃ２、クランプＭＯＳＭ２１、および、Ｍ
ＯＳ Ｍ２３〜Ｍ２５からなるリミッタ回路は、図１の
ものと同様のものである。また、ＮＯＲ回路１１とＮＡ
ＮＤ回路１２の前段に設けられた遅延回路１３は、図１
のインバータＩＮＶおよび容量Ｃ１０からなる遅延回路
に対応し、また、１段目のインバータスイッチＩＮＶＳ
３１の前段に設けられた遅延回路１４は、図１のインバ
ータＩＮＶ４やＭＯＳ ＭＰ１，ＭＮ１の遅延作用に対
応するものである。

【００４３】図７にはこのチャージポンプ回路における
各ノードの信号波形図を示す。このようなチャージポン
プ回路によれば、ＮＡＮＤ回路１２の出力ＮＳ１は、外
部入力されるクロック信号ＯＳＣの立下りから遅延回路
１３の遅延分経過してローレベルになった後、クロック
信号ＯＳＣの立ち上がりで直ぐにハイレベルになる。一
方、ＮＯＲ回路１１の出力ＮＳ３は、外部入力されるク
ロック信号ＯＳＣの立下りで直ぐにローレベルになり、
クロック信号ＯＳＣの立ち上がりから遅延回路１３の遅
延分経過してハイレベルになる。このようにして、各キ
ャパシタＣＡ１〜ＣＡｎの下部電極側に接続されたプリ
チャージＭＯＳ ＭＳ１〜ＭＳｎを動作させる幅の狭い
タイミングパルスと、上部電極側に接続されたインバー
タスイッチＩＮＶＳ３１〜ＩＮＶＳ３ｎを動作させる幅
の広いタイミングパルスが生成される。

【００４４】そして、これらにより、図５に示した逆ブ
ースト作用と同様に、ｎ段のキャパシタＣＡ１〜ＣＡｎ
による逆ブースト作用が発生して、出力ノードＮoutに
−η×ｎ×ＶＣＣの負電圧が発生する。

【００４５】また、１段目のキャパシタＣＡ１の前段側
に設けられた遅延回路１４は、プリチャージＭＯＳ Ｍ
Ｓ１〜ＭＳｎが完全にオフ状態になるタイミングに、縦
続接続されたキャパシタＣＡ１〜ＣＡｎの逆ブースト動
作が行われるようにタイミングを合わせるものである。

【００４６】図８は、図６のチャージポンプ回路に出力
トランスファＭＯＳ Ｍout2を付設した例の回路図、図
９は、このチャージポンプ回路における各ノードの信号
波形を示す図である。

【００４７】図８のように、出力ノードＮoutの手前に
出力トランスファＭＯＳ Ｍout2を付設すると、ｎ段キ
ャパシタＣＡ１〜ＣＡｎの逆ブースト作用で発生した負
電圧は負荷容量Ｃｏを充電するが、その後、この充電電
圧は逆流せずに負荷容量Ｃｏで保たれるので、ｎ段キャ
パシタＣＡ１〜ＣＡｎの逆ブースト動作を繰り返してい
くことで、最終的には負荷容量Ｃｏの充電電圧が飽和す
るまで、発生負電圧は低下していく。そして、飽和状態
において、ｎ段目のキャパシタＣＡｎの下部電極のノー
ドＮＧｎの電位は、負荷容量Ｃｏへの電荷の移動がなく
なるので、−ｎ×ＶＣＣとなり、出力ノードＮoutの電
位は出力トランスファＭＯＳ Ｍout2のしきい値電圧Ｖ
ｔｈだけ高い電位、−ｎ×ＶＣＣ＋Ｖｔｈとなる。

【００４８】図１０は、図６のチャージポンプ回路にＮ
チャネルＭＯＳＦＥＴとプリチャージＭＯＳの耐圧対策
を行った例を示す回路図、図１１はこの回路における各
ノードの信号波形を示した図である。

【００４９】図６のチャージポンプ回路においては、２
段目〜ｎ段目のインバータスイッチＩＮＶＳ３２〜ＩＮ
ＶＳ３ｎのＮＭＯＳ ＭＮ３２〜ＭＮ３ｎのソース端子
には負電圧（−η×ＶＣＣ）〜（−η×ｎ×ＶＣＣ）が
印加されるので、これらＮＭＯＳ ＭＮ３２〜ＭＮ３ｎ
のゲート・ソース間に大きな電圧が印加されることにな
る。同様に、プリチャージＭＯＳ ＭＳ１〜ＭＳｎのド
レイン端子には負電圧（−η×ＶＣＣ）〜（−η×ｎ×
ＶＣＣ）が印加されるので、該プリチャージＭＯＳ Ｍ
Ｓ１〜ＭＳｎのゲート・ドレイン間に大きな電圧が印加
されることになる。

【００５０】図１０のチャージポンプ回路では、上記Ｎ
ＭＯＳ ＭＮ３２〜ＭＮ３ｎのゲート・ソース間耐圧を
図るため、これらＮＭＯＳ ＭＮ３２〜ＭＮ３ｎのゲー
ト端子を、その前段のキャパシタＣＡ１，ＣＡ２…に対
応するインバータスイッチＩＮＶＳ３１，ＩＮＶＳ３２
…を構成するＮＭＯＳ ＭＮ３１，ＭＮ３２…のソース
端子に接続している。このような接続により、ＮＭＯＳ
ＭＮ３２〜ＭＮ３ｎのゲート・ソース間電圧はほぼ電
源電圧ＶＣＣ程度に収まり、ゲート破壊を防止できる。
また、前段のキャパシタＣＡ１，ＣＡ２…が逆ブースト
されてＮＭＯＳＭＮ３２〜ＭＮ３ｎのソース電圧が低下
することで、該ＮＭＯＳ ＭＮ３２〜ＭＮ３ｎがオン状
態になるので、インバータスイッチＩＮＶＳ３１〜ＩＮ
ＶＳ３ｎとして正常な動作が得られる。

【００５１】また、プリチャーヂＭＯＳ ＭＳ１〜ＭＳ
ｎのゲート・ドレイン間耐圧を図るために、各プリチャ
ージＭＯＳ ＭＳ１〜ＭＳｎのゲート・ドレイン間にキ
ャパシタＣＣ１〜ＣＣｎを付設するとともに、各ゲート
端子にクランプＭＯＳ Ｍ２１、および、リミッタ回路
Ｌ１〜Ｌｎとを設けている。リミッタ回路Ｌ１〜Ｌｎ
は、各プリチャージＭＯＳ ＭＳ１〜ＭＳｎのドレイン
端子に発生される負電圧の大きさに応じた制限電圧に設
定されている。

【００５２】このような構成によれば、図１１のノード
ＮＳ２ｎの信号波形に示すように、逆ブースト作用を受
けて複数段のキャパシタＣＡ１〜ＣＡｎの下部電極に負
電圧が発生したタイミングにおいて、その負電圧がキャ
パシタＣＣ１〜ＣＣｎを介してプリチャージＭＯＳ Ｍ
Ｓ１〜ＭＳｎのゲート端子側に伝わる。従って、ゲート
・ドレイン間電圧は所定値より大きくならず、ゲート破
壊を防ぐことが出来る。また、リミッタ回路Ｌ１〜Ｌｎ
により、ゲート電圧は設定値より低くならないので、こ
の期間にプリチャージＭＯＳ ＭＳ１〜ＭＳｎはオフ状
態に制御され、プリチャージＭＯＳとして正常な動作が
得られる。

【００５３】以上のように、複数のキャパシタを並列接
続から直列接続に切り換えて負電圧を発生させる回路に
ついて幾つかのバリエーションを挙げて説明したが、こ
のような回路を図１や図２の第２プリチャージ回路とし
て適用することが出来る。また、出力負電圧を発生させ
る第１プリチャージ回路の方に適用しても良い。

【００５４】図１２は、上述の負電圧発生回路を適用し
て有用なＰＬＥＤメモリを示す回路ブロック図である。

【００５５】このＰＬＥＤメモリは、特開２０００−１
１３６８３号公報に詳述されているものであり、詳細は
省略するが、ＮチャネルＭＯＳＦＥＴからなる読出し用
のトランジスタＱＲ、トンネルトランジスタからなる書
込み用のトランジスタＱＷ、および、読出し用トランジ
スタＱＲのゲート電圧を制御する結合容量Ｃを有する複
数のメモリセルＭＣと、ソース線ＳＬを介して各メモリ
セルＭＣに供給されるソース電圧の制御を行うソース電
圧制御回路ＳＶＣと、各メモリセルＭＣが行毎に結合さ
れる複数のワード線ＷＬに書込み時、読出し時および非
選択時とで３レベルの電圧を供給するデータコントロー
ルレジスタＤＣＲと、読出し動作の前に各データ線を所
定電圧ＶＤＤにプリチャージするプリチャージＭＯＳ
Ｑｐ、読出し動作の前に相補的な１対のデータ入出力線
Ｉ／Ｏ，Ｉ／ＯＢを所定の電圧ＶＤＤ／２にプリチャー
ジするプリチャージＭＯＳ Ｑｐ２、選択列のデータ線
ＤＬをデータ入出力線Ｉ／Ｏ，Ｉ／ＯＢに接続するカラ
ムスイッチＱｙ、１対のデータ入出力線Ｉ／Ｏ，Ｉ／Ｏ
Ｂに読み出されたデータ信号を増幅するセンスアンプＳ
Ａ、外部との間でデータの入出力を行う入出力データバ
ッファＤＢなどを備えている。

【００５６】上記のメモリセルＭＣにおいて、結合容量
Ｃの一方の電極と書込み用トランジスタＱＷのゲートは
ワード線ＷＬに接続され、読出し用トランジスタＱＲの
１つのデータ端子（例えばソース又はドレイン）と書込
み用トランジスタＱＷの１つのデータ端子（例えばソー
ス又はドレイン）はそれぞれデータ線ＤＬに接続され
る。

【００５７】書込み用トランジスタＱＷに利用されるト
ンネルトランジスタは、積層された複数の層（例えば４
層）のポリシリコンの両側にゲート酸化膜を介してゲー
ト電極が配置された縦型のトランジスタである。ポリシ
リコンの各層間には、例えば薄いシリコン窒化膜からな
るトンネル膜が形成される。

【００５８】このようなメモリセルＭＣにおいては、記
憶データは読出し用トランジスタＱＲのゲート電極が接
続される接続ノードＮＭに保持される。この接続ノード
ＮＭは絶縁膜に囲まれた構造となるので、ＤＲＡＭセル
のようにｐｎ接合からリーク電流が生じたり、ソフトエ
ラーによる記憶データが反転するような問題も発生しな
い。そして、メモリセルＭＣの非選択時に書込み用トラ
ンジスタＱＷのゲートに一定のオフ電圧を印加して書込
み用トランジスタＱＷを十分にオフ状態にすることで、
記憶されたデータ信号がデータ線ＤＬに流れてしまうの
を十分に低く抑えられる。それゆえ、メモリセルＭＣの
データ保持時間が長くなって、必要なリフレッシュ時間
をきわめて長くできたり、リフレッシュ動作を不要とし
て事実上の不揮発化とすることも出来る。

【００５９】この半導体メモリにおいて、メモリセルＭ
Ｃの非選択状態時にワード線ＷＬに上記のオフ電圧を印
加するのが、データコントロールレジスタＤＣＲであ
り、このオフ電圧を発生する回路として、上記実施例の
負電圧発生回路ＮＶＧが用いられている。

【００６０】以上のように、図１や図２の負電圧発生回
路によれば、キャパシタＣ３，Ｃ４を用いて２段逆ブー
ストする第２のチャージポンプ回路により、キャパシタ
Ｃ１に逆ブースト電圧を発生させる第１のチャージポン
プ回路よりも、ずっと低い電圧を発生させ、この電圧を
出力トランスファＭＯＳ Ｍout1のゲート駆動用の電圧
として用いているので、第１のチャージポンプ回路で発
生した第１の負電圧を電圧上昇させずに出力トランスフ
ァＭＯＳ Ｍout1を介して出力させることが出来る。従
って、電圧供給効率やスタートアップ特性を低減するこ
となく、例えば３Ｖの外部電源を使用して−３Ｖの負電
圧を発生させることが出来る。

【００６１】さらに、図２の負電圧発生回路によれば、
２段ブーストを行う第２のチャージポンプ回路の２番目
のキャパシタＣ４に対応するＮＭＯＳ ＭＮ２のゲート
端子を電源電圧ＶＳＳに接続しているので、ＰＭＯＳ
ＭＰ１のゲート端子に結合した図１の場合と較べて、Ｎ
ＭＯＳ ＭＮ２のゲート・ソース間或るいはゲート・ド
レイン間に印加される電圧を小さくし、回路の耐圧を上
げることが出来る。

【００６２】また、図１や図２の負電圧発生回路によれ
ば、２段ブーストを行う第２チャージポンプ回路の１番
目のキャパシタＣ３の充放電するタイミングをインバー
タＩＮＶ４，ＩＮＶ４により２番目のキャパシタＣ４の
タイミングより遅延させているので、安定的に且つ効率
良く負電圧を発生することが出来る。

【００６３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００６４】例えば、図１や図２の実施例では、キャパ
シタＣ１を用いて出力電圧を発生させる第１のチャージ
ポンプ回路はキャパシタＣ１が１個の構成としたが、こ
の第１チャージポンプ回路の方にも複数のキャパシタを
並列から直列に切り換える形式のチャージポンプ回路を
適用することも出来る。

【００６５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＬＥ
Ｄメモリのオフ電圧の発生回路について説明したがこの
発明はそれに限定されるものでなく、負電圧を必要とす
る半導体集積回路に広く利用することができる。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００６７】すなわち、本発明に従うと、第２のチャー
ジポンプ回路により第１のチャージポンプ回路よりもず
っと低い電圧が発生され、この電圧が出力トランスファ
ＭＯＳのゲート駆動用の電圧として用いられるので、第
１のチャージポンプ回路で発生した第１の負電圧を電圧
上昇させずに出力トランスファＭＯＳを介して出力させ
ることが出来る。従って、電圧供給効率やスタートアッ
プ特性を低減することなく、例えば３Ｖの外部電源を使
用して−３Ｖの負電圧を発生させることが出来るという
効果がある。

【００６８】さらに、複数の容量を用いて負電圧を発生
させる第２のチャージポンプ回路において、前段の容量
の一方の電極を後段の容量の他方の電極に接続するＮチ
ャネルＭＯＳＦＥＴのゲート端子を負極側の第２電源、
または、前段の容量に対応するＮチャネルＭＯＳＦＥＴ
のソース端子に接続されるように構成することで、上記
ＮチャネルＭＯＳＦＥＴの耐圧向上を図れるという効果
がある。

【００６９】また、本発明の半導体記憶装置によれば、
上記のような負電圧発生回路を非選択のワード線に印加
するオフ電圧の発生回路として適用することで、３Ｖ程
度の低電圧の電源を用いた場合でも、適切なオフ電圧を
発生させて、リフレッシュ間隔を非常に長くしたり、リ
フレッシュ動作が不要とすることが出来るという効果が
ある。

【図面の簡単な説明】

【図１】本発明を適用して好適な負電圧発生回路の第１
実施例を示す回路図である。

【図２】本発明を適用して好適な負電圧発生回路の第２
実施例を示す回路図である。

【図３】負電圧発生回路にクロック信号を供給する発信
回路の一例を示す回路図である。

【図４】第２のチャージポンプ回路の負電圧発生原理を
説明するチャージポンプ回路の簡略図である。

【図５】図４の回路における各ノードの信号波形を示す
図である。

【図６】図４の動作原理でキャパシタの段数をｎ段構成
にしたチャージポンプ回路のＭＯＳ構成図である。

【図７】図６のチャージポンプ回路における各ノードの
信号波形を示す図である。

【図８】図６のチャージポンプ回路に出力トランスファ
ＭＯＳを付設した例を示す回路図である。

【図９】図８のチャージポンプ回路における各ノードの
信号波形を示す図である。

【図１０】図６の回路のＮチャネルＭＯＳＦＥＴとプリ
チャージＭＯＳに耐圧対策を行った例を示す回路図であ
る。

【図１１】図１０のチャージポンプ回路における各ノー
ドの信号波形を示す図である。

【図１２】実施例の負電圧発生回路が適用されるＰＬＥ
Ｄメモリを示す回路ブロック図である。

【図１３】ＰＬＥＤメモリのオフ電圧発生用の回路とし
て発明者が以前に検討した負電圧発生回路の一例を示す
回路図である。

【符号の説明】

Ｃ１ 第１のチャージポンプ回路のキャパシタ Ｃ３，Ｃ４ 第２のチャージポンプ回路のキャパシタ ＩＮＶ１〜ＩＮＶ３ ＣＭＯＳインバータ ＩＮＶ４ 遅延用のインバータ Ｍ１，Ｍ３，Ｍ４ プリチャージＭＯＳ ＭＰ１ ＰチャネルＭＯＳＦＥＴ ＭＮ１，ＭＮ２ ＮチャネルＭＯＳＦＥＴ Ｍout1 出力トランスファＭＯＳ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 負電圧発生用の第１容量と、該第１容量
   の2つの電極と正極側の第１電源および負極側の第２電
   源との接続状態を切り換えるスイッチ手段とを少なくと
   も有し、該スイッチ手段の切換により第１容量の一方の
   電極に上記第２電源より低い第１の負電圧を発生させる
   第１のチャージポンプ回路と、 複数の容量と、これら複数の容量を正極側の第１電源と
   負極側の第２電源との間に並列的に接続する状態とこれ
   ら複数の容量を直列的に接続する状態とに切り換えるス
   イッチ手段とを有し、該スイッチ手段の切換により直列
   的に接続された容量の一端側に上記第２電源より低い第
   ２の負電圧を発生させる第２のチャージポンプ回路と、 上記第２のチャージポンプ回路で発生した第２の負電圧
   をゲートに受けて、上記第１のチャージポンプ回路で発
   生した第１の負電圧をソース・ドレイン間を通して出力
   する逆流防止用の出力トランスファＭＯＳトランジスタ
   と、 を備えていることを特徴とする負電圧発生回路。
2. 【請求項２】 上記第１のチャージポンプ回路のスイッ
   チ手段は、上記第１容量の一方の電極にそれぞれ共通ド
   レインが接続されるとともにソースが第１電源に接続さ
   れたPチャネルＭＯＳＦＥＴおよびソースが第２電源に
   接続されたＮチャネルＭＯＳＦＥＴと、上記第１容量の
   他方の電極に接続され該他方の電極と上記第２電源とを
   接続又は切断の状態に切り換えるプリチャージＭＯＳと
   から構成され、 上記第２のチャージポンプ回路のスイッチ手段は、上記
   複数の容量の一方の電極にそれぞれ共通ドレインが接続
   される複数組みのＰチャネルＭＯＳＦＥＴおよびＮチャ
   ネルＭＯＳＦＥＴと、上記複数の容量の他方の電極に接
   続され該他方の電極と上記第２電源とを接続又は切断の
   状態に切り換える複数のプリチャージＭＯＳとを有し、
   １番目の容量に対応する上記ＰチャネルＭＯＳＦＥＴの
   ソースは第１電源に、１番目の容量に対応する上記Ｎチ
   ャネルＭＯＳＦＥＴのソースは第２電源にそれぞれ接続
   されるとともに、２番目以降の容量に対応する上記Ｐチ
   ャネルＭＯＳＦＥＴのソースは第１電源に、２番目以降
   の容量に対応するＮチャネルＭＯＳＦＥＴのソースは１
   個手前の容量の上記他方の電極にそれぞれ接続されてい
   ることを特徴とする請求項１記載の負電圧発生回路。
3. 【請求項３】 上記第２のチャージポンプ回路の２番目
   以降の容量に対応する上記ＮチャネルＭＯＳＦＥＴのゲ
   ートが上記第２電源、または、１個手前の容量に対応す
   る上記ＮチャネルＭＯＳＦＥＴのソース端子に接続され
   ていることを特徴とする請求項２記載の負電圧発生回
   路。
4. 【請求項４】 上記第２のチャージポンプ回路の１番目
   の容量に対応する上記ＰチャネルＭＯＳＦＥＴおよびＮ
   チャネルＭＯＳＦＥＴの動作タイミングを、２番目以降
   の容量に対応する上記ＰチャネルＭＯＳＦＥＴの動作タ
   イミングから遅らせる遅延手段が設けられるとともに、 上記第１のチャージポンプ回路の上記ＰチャネルＭＯＳ
   ＦＥＴおよびＮチャネルＭＯＳＦＥＴの動作タイミング
   と、上記第２のチャージポンプ回路の１個目の容量に対
   応する上記ＰチャネルＭＯＳＦＥＴおよびＮチャネルＭ
   ＯＳＦＥＴの動作タイミングとほぼ同タイミングに設定
   されていることを特徴とする請求項２又は３に記載の負
   電圧発生回路。
5. 【請求項５】 情報電圧をゲート端子に保持する読出し
   用ＭＯＳトランジスタ、該ゲート端子に情報電圧を与え
   る書込み用トランジスタ、および上記ゲート端子に一方
   の電極が接続され該ゲート端子の電圧を制御するキャパ
   シタとを有し、上記書込み用トランジスタの制御用端子
   と上記キャパシタの他方の電極とがワード線に接続さ
   れ、上記書込み用トランジスタのデータ入力用端子と上
   記読出し用トランジスタのソース端子又はドレイン端子
   とがデータ線に接続されてなるメモリセルを備えた半導
   体記憶装置において、 メモリセルの非選択時に上記ワード線に供給される電圧
   を生成する回路として請求項１〜４の何れかに記載の負
   電圧発生回路が設けられていることを特徴とする半導体
   記憶装置。