JPH11328956A

JPH11328956A - 昇圧回路

Info

Publication number: JPH11328956A
Application number: JP13250498A
Authority: JP
Inventors: Yutaka Ito; 伊藤　　豊; Takeshi Hashimoto; 剛橋本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-05-15
Filing date: 1998-05-15
Publication date: 1999-11-30
Anticipated expiration: 2018-05-15
Also published as: JP4068215B2

Abstract

(57)【要約】（修正有）【課題】ダイナミック型ＲＡＭ等のワード線選択電位
を生成するＶＰＰ発生回路の供給効率を高め、その信頼
性を高める。【解決手段】ＶＰＰ発生回路等の昇圧回路を構成する
チャージポンプ回路ＰＣ０を、一方の電極が対応するプ
リチャージＭＯＳＦＥＴＮＧを介して電源電圧ＶＣＣに
結合する容量Ｃ４と、一方の電極が第１のノードに結合
しさらに対応するプリチャージＭＯＳＦＥＴＮＯを介し
電源電圧ＶＣＣに結合する容量Ｃ３３，該容量の他方の
電極と接地電位ＶＳＳ間に直列形態に設けるＮチャンネ
ルＭＯＳＦＥＴＮ９３及びＮＡ３，ならびに容量Ｃ３３
の他方の電極と第２のノード間に設け該ゲートに電源電
圧ＶＣＣを受けるＰチャンネルＭＯＳＦＥＴＰ８３とを
含み、第２のノードが容量Ｃ４の一方の電極又は前段回
路の第１のノードに順次結合される形で実質直列結合さ
れる１段又は複数段の単位ブースト回路ＵＢ３等とを含
む内部電圧昇圧回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は昇圧回路に関し、
例えば、ダイナミック型ＲＡＭ（ランダムアクセスメモ
リ）等に搭載されワード線選択電位を生成するＶＰＰ発
生回路ならびにその供給効率及び信頼性の向上に利用し
て特に有効な技術に関する。

【０００２】

【従来の技術】直交して配置される複数のワード線及び
ビット線と、情報蓄積キャパシタ及びアドレス選択ＭＯ
ＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。
この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界
効果トランジスタの総称とする）からなりワード線及び
ビット線の交点に格子配列される多数のダイナミック型
メモリセルとを含むメモリアレイをその基本構成要素と
するダイナミック型ＲＡＭ等のメモリ集積回路装置があ
る。これらのダイナミック型ＲＡＭ等では、ワード線の
選択電位として、メモリセルに書き込まれる記憶データ
のハイレベルより少なくともアドレス選択ＭＯＳＦＥＴ
のしきい値電圧分以上高い電位の内部電圧ＶＰＰを用い
ることが多く、ダイナミック型ＲＡＭ等には、外部供給
される電源電圧をもとに内部電圧ＶＰＰを生成するＶＰ
Ｐ発生回路が設けられる。

【０００３】一方、近年における半導体集積回路の微細
化・高集積化技術の進歩は著しく、ダイナミック型ＲＡ
Ｍ等もその恩恵を受けて大規模化・大容量化され、その
動作電源は低電圧化される傾向にある。また、動作電源
の低電圧化が進むダイナミック型ＲＡＭ等において、ワ
ード線選択電位等となる内部電圧ＶＰＰを効率よく生成
する一つの手段として、例えば電源電圧にプリチャージ
された複数のブースト容量を選択的に直列接続し、電源
電圧の数倍の電位を有する内部電圧を生成する昇圧回路
が、例えば特開平５−１８９９７０号等に記載されてい
る。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、複数のバンクを備え、かつ上記記載の
昇圧回路をチャージポンプ回路として含むＶＰＰ発生回
路を内蔵するダイナミック型ＲＡＭを開発しようとし
て、次のような問題点に気付いた。すなわち、このダイ
ナミック型ＲＡＭのＶＰＰ発生回路を構成するチャージ
ポンプ回路は、図１５に例示されるように、ｋ個の単位
昇圧回路ＵＶＢ１〜ＵＶＢｋとを含み、これらの単位昇
圧回路のそれぞれは、容量Ｃａ〜Ｃｄと、プリチャージ
用のＮチャンネルＭＯＳＦＥＴＮａ〜Ｎｄと、インバー
タＶｂ〜Ｖｄとを含む。内部ノードｎａが内部ノードｎ
ｖつまり電圧ＢよりＭＯＳＦＥＴＮｆのしきい値電圧分
だけ高いハイレベルとされ、かつ内部ノードｎｂが電源
電圧ＶＣＣのようなハイレベルとされるとき、容量Ｃａ
〜Ｃｄの上部電極はほぼ電源電圧ＶＣＣにプリチャージ
される。そして、内部ノードｎａが内部ノードｎｖより
ＭＯＳＦＥＴＮｅのしきい値電圧分だけ低いロウレベル
とされ、内部ノードｎｂが接地電位ＶＳＳのようなロウ
レベルとされると、容量Ｃａ〜Ｃｄは、インバータＶｂ
〜ＶｄのＰチャンネルＭＯＳＦＥＴを介して直列結合さ
れ、内部ノードｎ１ｋには、ＶＰＰ≒（ｋ＋１）×ＶＣＣなる高電位の内部電圧ＶＰＰが得られる。

【０００５】ところが、上記チャージポンプ回路では、
容量Ｃａ〜Ｃｄが直列結合されるとき、インバータＶｂ
〜Ｖｄを構成するＰチャンネル及びＮチャンネルＭＯＳ
ＦＥＴのゲート・ドレイン間にほぼ２×ＶＣＣないしｋ
×ＶＣＣに相当する比較的大きな電圧が印加されるとと
もに、プリチャージ用のＭＯＳＦＥＴＮａ〜Ｎｄのドレ
イン・ソース間にもほぼＶＣＣ＋Ｖｔｈないしｋ×ＶＣ
Ｃ＋Ｖｔｈなる比較的大きな電圧が印加される。この結
果、ダイナミック型ＲＡＭの微細化・高集積化が進むに
したがって、これらのＭＯＳＦＥＴが耐圧破壊するおそ
れがあり、これによってダイナミック型ＲＡＭの信頼性
が低下する。また、これに対処しようとして、チャージ
ポンプ回路に設けられる単位昇圧回路の段数を減らした
場合、内部電圧ＶＰＰの供給効率が低下し、ワード線選
択電位が不充分となる。

【０００６】この発明の目的は、ダイナミック型ＲＡＭ
等のワード線選択電位を生成するＶＰＰ発生回路の供給
効率を高め、その信頼性を高めることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイナミック型ＲＡＭ等に内
蔵されワード線の選択電位を生成するＶＰＰ発生回路等
の昇圧回路を、その一方の電極が対応するプリチャージ
ＭＯＳＦＥＴを介して第１の電位供給点に結合される第
１の容量と、その一方の電極が第１のノードに結合され
さらに対応するプリチャージＭＯＳＦＥＴを介して第１
の電位供給点に結合される第２の容量，該第２の容量の
他方の電極と第２の電位供給点との間に直列形態に設け
られそのゲートに第３の電位を受けるＮチャンネル型の
第１のＭＯＳＦＥＴ及びそのゲートに第１の内部信号を
受けるＮチャンネル型の第２のＭＯＳＦＥＴ，ならびに
第２の容量の他方の電極と第２のノードとの間に設けら
れそのゲートに第３の電位を受けるＰチャンネル型の第
３のＭＯＳＦＥＴとをそれぞれ含み、その第２のノード
が第１の容量の一方の電極又は前段回路の第１のノード
に順次結合される形で実質直列結合される１段又は複数
段の単位ブースト回路とを含む内部電圧昇圧回路もとに
構成するとともに、この内部電圧昇圧回路を構成する各
単位ブースト回路の第１及び第３のＭＯＳＦＥＴのゲー
トに、第１の電源電圧電位あるいは前段の単位ブースト
回路の第１のノードにおける電位を第３の電位として供
給する。

【０００９】これにより、所望の高電位とされる内部電
圧を容易に生成することができ、ＶＰＰ発生回路等の昇
圧回路の供給効率を高めることができるとともに、第１
及び第３のＭＯＳＦＥＴのゲート・ドレイン間に印加さ
れる電圧を小さくして、その耐圧破壊を防止し、昇圧回
路の信頼性を高めることができる。

【００１０】また、内部電圧昇圧回路の出力端子と内部
電圧供給点との間に、Ｐチャンネル型又はＮチャンネル
型の出力トランスファＭＯＳＦＥＴを設け、この出力ト
ランスファＭＯＳＦＥＴのゲートに、内部電圧昇圧回路
と同様な構成とされ１段多い単位ブースト回路を含むゲ
ート電圧昇圧回路の出力電圧を供給する。

【００１１】これにより、内部電圧昇圧回路により生成
された高電位が出力トランスファＭＯＳＦＥＴのしきい
値電圧によって低下されるのを防止し、ＶＰＰ発生回路
等の昇圧回路の供給効率をさらに高めることができる。

【００１２】さらに、第１の電源電圧供給点と上記プリ
チャージＭＯＳＦＥＴのゲートが共通結合されブースト
容量が結合される第１の内部ノードとの間に、上記内部
電圧昇圧回路又はゲート電圧昇圧回路の出力電圧を受け
るＮチャンネル型の第６のＭＯＳＦＥＴを設ける。

【００１３】これにより、電源バンプ等により第１の内
部ノードの電位が不特定となるのを防止し、昇圧回路の
動作を安定化して、昇圧回路ひいてはこれを含むダイナ
ミック型ＲＡＭ等の信頼性をさらに高めることができ
る。

【００１４】

【発明の実施の形態】図１には、この発明が適用された
ＶＰＰ発生回路ＶＰＰＧ（昇圧回路）を含むダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図により、まずこの実施例のダイナミック型ＲＡＭなら
びにこれに含まれるＶＰＰ発生回路ＶＰＰＧの構成及び
動作の概要について説明する。なお、図１の各ブロック
を構成する回路素子は、公知のＭＯＳＦＥＴ集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板面上に形成される。

【００１５】図１において、この実施例のダイナミック
型ＲＡＭは、４個のバンクＢＡＮＫ０〜ＢＡＮＫ３と、
これらのバンクに共通に設けられるインターフェイス回
路ＩＦとを備える。このうち、インターフェイス回路Ｉ
Ｆは、外部のアクセス装置との間で図示されない起動制
御信号，アドレス信号ならびに入力データ及び出力デー
タ等を授受し、ダイナミック型ＲＡＭの各部を制御す
る。

【００１６】バンクＢＡＮＫ０〜ＢＡＮＫ３は、メモリ
アレイＡＲＹ０〜ＡＲＹ３と、各メモリアレイの両側に
配置される一対のセンスアンプＳＡとをそれぞれ含む。
ダイナミック型ＲＡＭはいわゆるデペンド型とされ、両
端に配置された２個を除くセンスアンプＳＡは、その両
側のバンクによりそれぞれ共有される。

【００１７】バンクＢＡＮＫ０〜ＢＡＮＫ３の下端に
は、共通のカラムアドレスデコーダＣＤが設けられ、各
バンクの左側には、ロウアドレスデコーダＲＤ０〜ＲＤ
３ならびにバンクコントローラＢＣ０〜ＢＣ３がそれぞ
れ設けられる。このうち、カラムアドレスデコーダＣＤ
には、インターフェイス回路ＩＦから所定ビットのカラ
ムアドレス信号ＣＡが供給される。また、ロウアドレス
デコーダＲＤ０〜ＲＤ３には、インターフェイス回路Ｉ
Ｆから所定ビットのロウアドレス信号ＲＡが供給される
とともに、後述するＶＰＰ発生回路ＶＰＰＧから内部電
圧ＶＰＰが供給される。さらに、バンクコントローラＢ
Ｃ０〜ＢＣ３には、インターフェイス回路ＩＦから所定
ビットのロウバンクアドレス信号ＲＢＡ及びカラムバン
クアドレス信号ＣＢＡが供給されるとともに、その出力
信号の一部は、ロウバンク選択信号ＢＲ０〜ＢＲ３とし
てＶＰＰ発生回路ＶＰＰＧに供給される。

【００１８】カラムアドレスデコーダＣＤは、ダイナミ
ック型ＲＡＭがカラムサイクルとされるとき、インター
フェイス回路ＩＦから供給されるカラムアドレス信号Ｃ
Ａをデコードして、バンクＢＡＮＫ０〜ＢＡＮＫ３のセ
ンスアンプＳＡに対するビット線選択信号の対応するビ
ットを択一的に有効レベルとする。また、バンクＢＡＮ
Ｋ０〜ＢＡＮＫ３のロウアドレスデコーダＲＤは、ダイ
ナミック型ＲＡＭがロウサイクルとされるとき、インタ
ーフェイス回路ＩＦから供給されるロウアドレス信号Ｒ
Ａをデコードして、メモリアレイＡＲＹ０〜ＡＲＹ３の
対応するワード線を択一的に内部電圧ＶＰＰのような選
択レベルとする。

【００１９】一方、バンクコントローラＢＣ０〜ＢＣ３
は、ダイナミック型ＲＡＭがカラムサイクル又はロウサ
イクルとされるとき、インターフェイス回路ＩＦから供
給されるロウバンクアドレス信号ＲＢＡ又はカラムバン
クアドレス信号ＣＢＡをデコードして、ロウバンク選択
信号ＢＲ０〜ＢＲ３等の制御信号を選択的に形成し、バ
ンクＢＡＮＫ０〜ＢＡＮＫ３の動作を制御する。バンク
コントローラＢＣ０〜ＢＣ３は、センスアンプＳＡのシ
ェアドＭＯＳＦＥＴを選択的にオン状態とするためのシ
ェアド制御信号を選択的に形成するが、このシェアド制
御信号の有効レベルは、ワード線の選択電位と同じ内部
電圧ＶＰＰとされる。

【００２０】なお、この実施例において、バンクＢＡＮ
Ｋ０〜ＢＡＮＫ３を構成するメモリアレイＡＲＹ０〜Ａ
ＲＹ３は、実際にはその直接周辺回路を含めて複数のサ
ブメモリアレイに分割され、各メモリアレイを構成する
ワード線は、実際にはメインワード線及びサブワード線
として階層化されるが、これらのことについては本発明
と直線関係ないため、簡素化して示し、詳細な説明も割
愛する。

【００２１】この実施例のダイナミック型ＲＡＭは、さ
らに、外部から供給される電源電圧ＶＣＣをもとに、上
記ワード線の選択電位やシェアド制御信号の有効レベル
となる内部電圧ＶＰＰを生成するＶＰＰ発生回路ＶＰＰ
Ｇを備える。このＶＰＰ発生回路ＶＰＰＧは、特に制限
されないが、バンクＢＡＮＫ０〜ＢＡＮＫ３に共通に設
けられるそれぞれ１個のレベルセンサＬＳ及び発振回路
ＯＳＣと、バンクＢＡＮＫ０〜ＢＡＮＫ３に対応して設
けられるそれぞれ４個のワンショットパルス発生回路Ｏ
Ｐ０〜ＯＰ３，パルス合成回路ＡＤＤ０〜ＡＤＤ３なら
びにチャージポンプ回路ＰＣ０〜ＰＣ３とを含む。この
うち、レベルセンサＬＳの非反転入力端子＋には、所定
の参照電圧ＶＲが供給され、その反転入力端子−には、
ＶＰＰ発生回路ＶＰＰＧの出力電圧つまり内部電圧ＶＰ
Ｐが供給される。レベルセンサＬＳの出力信号ＡＣＴ
は、発振回路ＯＳＣに供給される。

【００２２】一方、ワンショットパルス発生回路ＯＰ０
〜ＯＰ３には、バンクＢＡＮＫ０〜ＢＡＮＫ３のバンク
コントローラＢＣ０〜ＢＣ３から対応するロウバンク選
択信号ＢＲ０〜ＢＲ３がそれぞれ供給される。また、パ
ルス合成回路ＡＤＤ０〜ＡＤＤ３の一方の入力端子に
は、発振回路ＯＳＣからその出力信号つまりパルス信号
ＰＳが共通に供給され、その他方の入力端子には、対応
するワンショットパルス発生回路ＯＰ０〜ＯＰ３の出力
信号ＯＰＯ０〜ＯＰＯ３がそれぞれ供給される。さら
に、チャージポンプ回路ＰＣ０〜ＰＣ３の一方の入力端
子には、所定の内部制御信号ＤＥＴが共通に供給され、
その他方の入力端子には、対応するパルス合成回路ＡＤ
Ｄ０〜ＡＤＤ３の出力信号つまりチャージポンプ制御信
号ＰＣＣ０〜ＰＣＣ３がそれぞれ供給される。チャージ
ポンプ回路ＰＣ０〜ＰＣ３の出力端子は共通結合され、
その電位は内部電圧ＶＰＰとなる。

【００２３】ＶＰＰ発生回路ＶＰＰＧのレベルセンサＬ
Ｓは、参照電圧ＶＲをもとに内部電圧ＶＰＰの電位をセ
ンスし、内部電圧ＶＰＰの電位が所定電位に達しないと
きその出力信号ＡＣＴを選択的にハイレベルとする。ま
た、発振回路ＯＳＣは、レベルセンサＬＳの出力信号Ａ
ＣＴのハイレベルを受けて選択的に動作状態となり、所
定の周波数を有するパルス信号ＰＳを選択的に生成す
る。

【００２４】一方、ワンショットパルス発生回路ＯＰ０
〜ＯＰ３は、バンクＢＡＮＫ０〜ＢＡＮＫ３の対応する
バンクコントローラＢＣ０〜ＢＣ３から供給されるロウ
バンク選択信号ＢＲ０〜ＢＲ３のハイレベルへの立ち上
がり及びロウレベルへの立ち下がりを起点として、所定
のパルス幅を有するワンショットパルス信号ＯＰＯ０〜
ＯＰＯ３をそれぞれ生成する。また、パルス合成回路Ａ
ＤＤ０〜ＡＤＤ３は、発振回路ＯＳＣから供給されるパ
ルス信号ＰＳならびに対応するワンショットパルス発生
回路ＯＰ０〜ＯＰ３から供給されるワンショットパルス
信号ＯＰＯ０〜ＯＰＯ３をもとにその出力信号つまりチ
ャージポンプ制御信号ＰＣＣ０〜ＰＣＣ３を選択的に形
成し、対応するチャージポンプ回路ＰＣ０〜ＰＣ３に供
給する。さらに、チャージポンプ回路ＰＣ０〜ＰＣ３
は、内部制御信号ＤＥＴならびに対応するチャージポン
プ制御信号ＰＣＣ０〜ＰＣＣ３がともにロウレベルとさ
れることで選択的に動作状態となり、所定の内部電圧Ｖ
ＰＰを生成する。

【００２５】なお、ＶＰＰ発生回路ＶＰＰＧならびにこ
れを構成するレベルセンサＬＳ，発振回路ＯＳＣ，ワン
ショットパルス発生回路ＯＰ０〜ＯＰ３，パルス合成回
路ＡＤＤ０〜ＡＤＤ３ならびにチャージポンプ回路ＰＣ
０〜ＰＣ３の具体的構成及び動作ならびにその特徴につ
いては、後で詳細に説明する。

【００２６】図２には、図１のダイナミック型ＲＡＭの
ＶＰＰ発生回路ＶＰＰＧに含まれるワンショットパルス
発生回路ＯＰ０の一実施例の回路図が示されている。同
図をもとに、この実施例のＶＰＰ発生回路ＶＰＰＧに含
まれるワンショットパルス発生回路ＯＰ０の具体的構成
及び動作について説明する。なお、以下の回路図におい
て、そのチャネル（バックゲート）部に矢印が付される
ＭＯＳＦＥＴはＰチャンネル型（第２導電型）であっ
て、矢印の付されないＮチャンネル型（第１導電型）の
ＭＯＳＦＥＴと区別して示される。また、ワンショット
パルス発生回路ＯＰ１〜ＯＰ３は、図２のワンショット
パルス発生回路ＯＰ０と同一構成とされるため、これに
関する以下の説明から類推されたい。

【００２７】図２において、ワンショットパルス発生回
路ＯＰ０は、特に制限されないが、反転出力端子を有す
る排他的論理和回路ＥＯ１と、合計５個のインバータＶ
１〜Ｖ５と、インバータＶ１〜Ｖ４とともに遅延回路を
構成する抵抗Ｒ１〜Ｒ４ならびに容量Ｃ１１〜Ｃ１４と
を含む。排他的論理和回路ＥＯ１の一方の入力端子に
は、対応するバンクＢＡＮＫ０のバンクコントローラＢ
Ｃ０からインバータＶ５を介してロウバンク選択信号Ｂ
Ｒ０が供給され、その他方の入力端子には、ロウバンク
選択信号ＢＲ０の上記遅延回路による遅延信号が供給さ
れる。排他的論理和回路ＥＯ１の反転出力信号は、ワン
ショットパルス信号ＯＰＯ０として、後段の対応するパ
ルス合成回路ＡＤＤ０の一方の入力端子に供給される。

【００２８】言うまでもなく、排他的論理和回路ＥＯ１
の反転出力信号は、その一方及び他方の入力端子に供給
される信号が異なる論理レベルとされるとき、選択的に
ロウレベルとされる。したがって、排他的論理和回路Ｅ
Ｏ１の反転出力信号つまりワンショットパルス信号ＯＰ
Ｏ０は、ロウバンク選択信号ＢＲ０がハイレベルとされ
てからその上記遅延回路による遅延信号がハイレベルと
されるまでの間、ならびにロウバンク選択信号ＢＲ０が
ロウレベルとされてからその遅延信号がロウレベルとさ
れるまでの間、選択的にハイレベルとされるものとな
る。

【００２９】後述するように、ワンショットパルス信号
ＯＰＯ０は、対応するパルス合成回路ＡＤＤ０を介して
チャージポンプ回路ＰＣ０に供給され、そのハイレベル
を受けてチャージポンプ回路ＰＣ０による単発的な昇圧
動作が行われる。また、ワンショットパルス信号ＯＰＯ
０は、上記のように、ロウバンク選択信号ＢＲ０がハイ
レベルに変化され又はロウレベルに変化されたのを受け
て所定期間だけハイレベルとされるが、このロウバンク
選択信号ＢＲ０のハイレベルの変化は、その直後にバン
クＢＡＮＫ０のメモリアレイＡＲＹ０において指定され
たワード線が択一的に選択レベルとされることを示し、
ロウバンク選択信号ＢＲ０のロウレベルへの変化は、そ
の直後に内部電圧ＶＰＰを選択レベルとして併用するシ
ェアドＭＯＳＦＥＴがオン状態とされることを示してい
る。このように、内部電圧ＶＰＰに対する負荷が大きく
なる時点でチャージポンプ回路ＰＣ０による単発的な昇
圧動作を選択的に行わせることで、内部電圧ＶＰＰとし
ての電流供給能力を一時的に大きくし、その電位変動を
抑制することができる。

【００３０】図３には、図１のダイナミック型ＲＡＭの
ＶＰＰ発生回路ＶＰＰＧに含まれるレベルセンサＬＳの
一実施例の回路図が示されている。同図をもとに、この
実施例のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰ
Ｇに含まれるレベルセンサＬＳの具体的構成及び動作に
ついて説明する。

【００３１】図３において、レベルセンサＬＳは、特に
制限されないが、その反転入力端子−と接地電位ＶＳＳ
（第２の電源電圧）との間に直列形態に設けられるＰチ
ャンネルＭＯＳＦＥＴＰ１及びＰ２ならびにＮチャンネ
ルＭＯＳＦＥＴＮ１と、一対のＮチャンネルＭＯＳＦＥ
ＴＮ２及びＮ３を中心とする差動回路とを含む。このう
ち、ＭＯＳＦＥＴＰ１は、そのゲート及びドレインが共
通結合されることで、反転入力端子−側をそのアノード
とすべくダイオード形態とされ、ＭＯＳＦＥＴＮ１は、
やはりそのゲート及びドレインが共通結合されること
で、反転入力端子−側をそのアノードとすべくダイオー
ド形態とされる。ＭＯＳＦＥＴＰ２のゲートは、レベル
センサＬＳの非反転入力端子＋に結合される。

【００３２】ＭＯＳＦＥＴＰ１のソースつまりレベルセ
ンサＬＳの反転入力端子−には、前述のように、内部電
圧ＶＰＰが供給され、ＭＯＳＦＥＴＰ２のゲートつまり
レベルセンサＬＳの非反転入力端子＋には所定の参照電
圧ＶＲが供給される。なお、参照電圧ＶＲは内部電圧Ｖ
ＤＬとされるが、この内部電圧ＶＤＬは、前記センスア
ンプＳＡの高電位側動作電源とされるものであって、そ
の電位は例えば＋１．８Ｖ（ボルト）のような比較的低
い電位とされる。内部電圧ＶＤＬの電位が、メモリセル
に対する書き込みハイレベルとなることは言うまでもな
い。

【００３３】次に、差動回路を構成するＭＯＳＦＥＴＮ
２及びＮ３のドレインは、カレントミラー形態とされる
Ｐチャンネル型の負荷ＭＯＳＦＥＴＰ３及びＰ４を介し
て電源電圧ＶＣＣ（第１の電源電圧）に結合され、その
共通結合されたソースは、そのゲートに電源電圧ＶＣＣ
を受けるＮチャンネルＭＯＳＦＥＴＮ４を介して接地電
位ＶＳＳに結合される。ＭＯＳＦＥＴＮ２のゲートは、
ＭＯＳＦＥＴＰ２及びＮ１の共通結合されたドレインに
結合され、ＭＯＳＦＥＴＮ３のゲートは、レベルセンサ
ＬＳの非反転入力端子＋に結合される。ＭＯＳＦＥＴＰ
４及びＮ３の共通結合されたドレインにおける電位は、
インバータＶ６を経た後、レベルセンサＬＳの出力信号
ＡＣＴとして発振回路ＯＳＣに供給される。なお、電源
電圧ＶＣＣは、特に制限されないが、＋２．５Ｖの正電
位とされる。

【００３４】内部電圧ＶＰＰが所定電位、つまり内部電
圧ＶＤＬにＭＯＳＦＥＴＰ１及びＰ２のしきい値電圧を
加えた電位すなわちＶＤＬ＋２Ｖｔｈｐ（以下、１個の
ＰチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈｐと
して表す）より高い電位にあるとき、レベルセンサＬＳ
では、ＭＯＳＦＥＴＰ１及びＰ２がオン状態となり、差
動回路を構成するＭＯＳＦＥＴＮ２のゲート電位は、内
部電圧ＶＤＬより高いハイレベルとなる。このため、差
動回路のＭＯＳＦＥＴＮ２がオン状態となり、ＭＯＳＦ
ＥＴＮ３はオフ状態となって、レベルセンサＬＳの出力
信号ＡＣＴは接地電位ＶＳＳのようなロウレベルとされ
る。

【００３５】一方、内部電圧ＶＰＰの電位が低下し、上
記所定電位つまりＶＤＬ＋２Ｖｔｈｐより低くなると、
レベルセンサＬＳのＭＯＳＦＥＴＰ１及びＰ２がオフ状
態となり、ＭＯＳＦＥＴＮ２のゲート電位は内部電圧Ｖ
ＤＬより低いロウレベルとなる。このため、差動回路の
ＭＯＳＦＥＴＮ２はオフ状態となり、代わりにＭＯＳＦ
ＥＴＮ３がオン状態となって、レベルセンサＬＳの出力
信号ＡＣＴは電源電圧ＶＣＣのようなハイレベルとされ
る。

【００３６】後述するように、レベルセンサＬＳの出力
信号ＡＣＴは発振回路ＯＳＣに供給され、発振回路ＯＳ
Ｃは、そのハイレベルを受けて選択的に発振動作を行
う。また、発振回路ＯＳＣの出力信号つまりパルス信号
ＰＳは、対応するパルス合成回路ＡＤＤ０を介してチャ
ージポンプ回路ＰＣ０に供給され、そのハイレベルへの
繰り返し変化を受けてチャージポンプ回路ＰＣ０による
連続的な昇圧動作が行われる。これにより、内部電圧Ｖ
ＰＰの電位は上昇するが、その電位が上記所定電位つま
りＶＤＬ＋２Ｖｔｈｐに達すると、レベルセンサＬＳの
出力信号ＡＣＴがロウレベルとされ、これを受けて発振
回路ＯＳＣ及びチャージポンプ回路ＰＣ０の動作が停止
される。この結果、内部電圧ＶＰＰは、その中心電位が
上記所定電位つまりＶＤＬ＋２Ｖｔｈｐとなるべく制御
されるものとなる。

【００３７】なお、この実施例において、レベルセンサ
ＬＳを構成するＰチャンネルＭＯＳＦＥＴＰ６及びＰ７
のしきい値電圧Ｖｔｈｐは、特に制限されないが、例え
ば０．８Ｖとされ、内部電圧ＶＰＰの中心電位は、例え
ば＋３．４Ｖとされる。この電位は、センスアンプＳＡ
の高電位側動作電源となる内部電圧ＶＤＬの電位、例え
ば＋１．８ＶにメモリアレイＡＲＹ０〜ＡＲＹ３のメモ
リセルを構成するアドレス選択ＭＯＳＦＥＴのしきい値
電圧を加えた電位より充分に高い電位とされ、メモリセ
ルへのハイレベル書き込みが確実に行われるものとな
る。

【００３８】図４には、図１のダイナミック型ＲＡＭの
ＶＰＰ発生回路ＶＰＰＧに含まれる発振回路ＯＳＣの一
実施例の回路図が示されている。同図をもとに、この実
施例のダイナミック型ＲＡＭのＶＰＰ発生回路ＶＰＰＧ
に含まれる発振回路ＯＳＣの具体的構成及び動作につい
て説明する。

【００３９】図４において、発振回路ＯＳＣは、特に制
限されないが、ＰチャンネルＭＯＳＦＥＴＰ６及びＰ７
ならびにＮチャンネルＭＯＳＦＥＴＮ５及びＮ６からな
るクロックドインバータと、ＭＯＳＦＥＴＰ６及びＰ７
と並列形態に設けられるＰチャンネルＭＯＳＦＥＴＰ５
とを含む。このうち、ＭＯＳＦＥＴＰ５及びＮ５のゲー
トには、上記レベルセンサＬＳの出力信号ＡＣＴが共通
に供給され、ＭＯＳＦＥＴＰ６及びＮ６の共通結合され
たゲートは、後述するインバータＶＡの出力端子に結合
される。また、ＭＯＳＦＥＴＰ５及びＰ７ならびにＮ５
の共通結合されたドレインは、それぞれ４個の抵抗Ｒ５
〜Ｒ８，容量Ｃ１５〜Ｃ１８ならびにインバータＶ７〜
ＶＡからなる遅延回路を経た後、上記ＭＯＳＦＥＴＰ６
及びＮ６のゲートに結合される。遅延回路を構成する最
終段のインバータＶＡの出力信号は、インバータＶＢを
経た後、発振回路ＯＳＣの出力信号つまりパルス信号Ｐ
Ｓとして後段のパルス合成回路ＡＤＤ０〜ＡＤＤ３に供
給される。

【００４０】内部電圧ＶＰＰの電位が上記所定の電位に
達し、レベルセンサＬＳの出力信号ＡＣＴがロウレベル
とされるとき、発振回路ＯＳＣでは、ＭＯＳＦＥＴＰ５
がオン状態となり、ＭＯＳＦＥＴＮ５はオフ状態とな
る。このため、ＭＯＳＦＥＴＰ６及びＰ７ならびにＮ５
及びＮ６からなるクロックドインバータはいわゆる非伝
達状態となり、その出力端子はＭＯＳＦＥＴＰ５を介し
て電源電圧ＶＣＣのようなハイレベルに固定される。し
たがって、インバータＶＡの出力信号がハイレベルとな
り、インバータＶＢの出力信号つまりパルス信号ＰＳが
接地電位ＶＳＳのようなロウレベルに固定される。ま
た、インバータＶＡの出力信号のハイレベルは、クロッ
クドインバータを構成するＭＯＳＦＥＴＰ６及びＮ６の
ゲートに伝達されるため、クロックドインバータは、Ｍ
ＯＳＦＥＴＰ６及びＮ５をオフ状態としＭＯＳＦＥＴＮ
６をオン状態とする形で非伝達状態となる。

【００４１】次に、内部電圧ＶＰＰの電位が上記所定電
位より低くなり、レベルセンサＬＳの出力信号ＡＣＴが
ハイレベルとされると、発振回路ＯＳＣでは、ＭＯＳＦ
ＥＴＰ５がオフ状態となり、ＭＯＳＦＥＴＮ５がオン状
態となる。このため、ＭＯＳＦＥＴＰ６及びＰ７ならび
にＮ５及びＮ６からなるクロックドインバータは伝達状
態となり、まずその出力端子が接地電位ＶＳＳのような
ロウレベルとされる。また、伝達状態にあるクロックド
インバータは、４個のインバータＶ７〜ＶＡとともにリ
ング状に結合されて一つのリングオシレータを構成し、
発振動作を開始する。この結果、発振回路ＯＳＣの出力
信号つまりパルス信号ＰＳは、上記遅延回路の遅延時間
に対応した周期を有する連続的なパルス信号となり、こ
れを受けてチャージポンプ回路ＰＣ０の連続的な昇圧動
作が行われる。

【００４２】図５には、図１のダイナミック型ＲＡＭの
ＶＰＰ発生回路ＶＰＰＧに含まれるパルス合成回路ＡＤ
Ｄ０の一実施例の回路図が示されている。同図をもと
に、この実施例のダイナミック型ＲＡＭのＶＰＰ発生回
路ＶＰＰＧに含まれるパルス合成回路ＡＤＤ０の具体的
構成及び動作について説明する。なお、パルス合成回路
ＡＤＤ１〜ＡＤＤ３は、パルス合成回路ＡＤＤ０と同一
構成とされるため、パルス合成回路ＡＤＤ０に関する以
下の説明から類推されたい。

【００４３】図５において、パルス合成回路ＡＤＤ０
は、特に制限されないが、ノア（ＮＯＲ）ゲートＮＯ１
を含む。ノアゲートＮＯ１の一方の入力端子には、対応
する前記ワンショットパルス発生回路ＯＰ０からその出
力信号つまりワンショットパルス信号ＯＰＯ０が供給さ
れ、その他方の入力端子には、発振回路ＯＳＣからその
出力信号つまりパルス信号ＰＳが供給される。ノアゲー
トＮＯ１の出力信号は、パルス合成回路ＡＤＤ０の出力
信号つまりチャージポンプ制御信号ＰＣＣ０として対応
するチャージポンプ回路ＰＣ０に供給される。

【００４４】前述のように、ワンショットパルス発生回
路ＯＰ０の出力信号つまりワンショットパルス信号ＯＰ
Ｏ０は、通常ロウレベルとされ、対応するバンクＢＡＮ
Ｋ０のバンクコントローラＢＣ０から供給されるロウバ
ンク選択信号ＢＲ０がハイレベル又はロウレベルに変化
されるとき所定の期間だけ一時的にハイレベルとされ
る。また、発振回路ＯＳＣの出力信号つまりパルス信号
ＰＳは、通常つまり発振回路ＯＳＣが非動作状態とされ
るときロウレベルとされ、発振回路ＯＳＣが動作状態と
されると所定の周期をもって繰り返しハイレベルとされ
る。この結果、パルス合成回路ＡＤＤ０の出力信号つま
りチャージポンプ制御信号ＰＣＣ０は、通常つまりワン
ショットパルス信号ＯＰＯ０及びパルス信号ＰＳがとも
にロウレベルとされるとき電源電圧ＶＣＣのようなハイ
レベルとされ、そのいずれかがハイレベルとされると接
地電位ＶＳＳのようなロウレベルとされる。

【００４５】図６には、図１のダイナミック型ＲＡＭの
ＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回路
ＰＣ０の第１の実施例の回路図が示され、図７には、そ
の一実施例の信号波形図が示されている。これらの図を
もとに、この実施例のダイナミック型ＲＡＭのＶＰＰ発
生回路ＶＰＰＧに含まれるチャージポンプ回路ＰＣ０の
具体的構成及び動作ならびにその特徴について説明す
る。なお、チャージポンプ回路ＰＣ１〜ＰＣ３は、図６
及び図７のチャージポンプ回路ＰＣ０と同一構成とされ
るため、これに関する以下の説明から類推されたい。

【００４６】図６において、チャージポンプ回路ＰＣ０
は、特に制限されないが、その一方の入力端子に内部制
御信号ＤＥＴを受け、その他方の入力端子にパルス合成
回路ＡＤＤ０の出力信号つまりチャージポンプ制御信号
ＰＣＣ０を受けるノアゲートＮＯ２を含む。ノアゲート
ＮＯ２の出力信号つまり内部ノードｎ１における内部信
号ｎ１は、ノアゲートＮＯ３及びＮＯ４の一方の入力端
子に供給されるとともに、インバータＶＤ及びＶＥから
なる遅延回路を介して上記ノアゲートＮＯ３の他方の入
力端子に供給される。また、内部信号ｎ１のインバータ
ＶＣによる反転信号つまり内部ノードｎ２における内部
信号ｎ２（第１の内部信号）は、単位ブースト回路ＵＢ
１を構成するＮチャンネルＭＯＳＦＥＴＮＡ１（第２の
ＭＯＳＦＥＴ。以下、各単位ブースト回路のＭＯＳＦＥ
ＴＮＡ１〜ＮＡｊは第２のＭＯＳＦＥＴとなる）のゲー
トに供給されるとともに、ノアゲートＮＯ５の一方の入
力端子に供給される。ノアゲートＮＯ４の他方の入力端
子には、ノアゲートＮＯ３の出力信号のインバータＶＦ
〜ＶＨによる反転遅延信号つまり内部ノードｎ３におけ
る内部信号ｎ３が供給され、ノアゲートＮＯ５の他方の
入力端子には、そのインバータＶＦ，ＶＧ，ＶＩならび
にＶＪによる遅延信号つまり内部ノードｎ４における内
部信号ｎ４が供給される。

【００４７】内部信号ｎ３は、さらに、実質的な内部電
圧昇圧回路を構成する容量Ｃ４（第３の容量）の他方の
電極つまり下部電極に供給される。また、ノアゲートＮ
Ｏ４の出力信号つまり内部ノードｎ５における内部信号
ｎ５は、容量Ｃ１（第４の容量）の他方の電極つまり下
部電極に供給され、ノアゲートＮＯ５の出力信号つまり
内部ノードｎ６における内部信号ｎ６は、容量Ｃ２（第
１の容量）の他方の電極つまり下部電極に供給される。

【００４８】単位ブースト回路ＵＢ１のＭＯＳＦＥＴＮ
Ａ１のドレインは、ＮチャンネルＭＯＳＦＥＴＮ９１
（第１のＭＯＳＦＥＴ。以下、各単位ブースト回路のＭ
ＯＳＦＥＴＮ９１〜Ｎ９ｊは第１のＭＯＳＦＥＴとな
る）を介して容量Ｃ３１（第２の容量。以下、各単位ブ
ースト回路の容量Ｃ３１〜Ｃ３ｊは第２の容量となる）
の他方の電極つまり下部電極に結合され、そのソース
は、第２の電位供給点つまり接地電位ＶＳＳ（第２の電
源電圧供給点）に結合される。容量Ｃ３１の下部電極
は、さらにＰチャンネル型のトランスファＭＯＳＦＥＴ
Ｐ８１（第３のＭＯＳＦＥＴ。以下、各単位ブースト回
路のＭＯＳＦＥＴＰ８１〜Ｐ８ｊは第３のＭＯＳＦＥＴ
となる）を介して第２のノードに結合され、容量Ｃ２の
一方の電極つまり上部電極に結合されるとともに、Ｎチ
ャンネルＭＯＳＦＥＴＮ８（第６のＭＯＳＦＥＴ）のゲ
ートに結合される。ＭＯＳＦＥＴＰ８１及びＮ９１のゲ
ートには、第１の電位つまり電源電圧ＶＣＣが共通に供
給される。また、ＭＯＳＦＥＴＰ８１の基板部は、その
ソースつまり容量Ｃ２の上部電極に結合される。

【００４９】容量Ｃ１の一方の電極つまり上部電極は、
内部ノードｂ１（第１の内部ノード）に結合される。ま
た、容量Ｃ２の上部電極は、そのゲートが内部ノードｂ
１に結合されるＮチャンネル型のプリチャージＭＯＳＦ
ＥＴＮＢを介して第１の電位供給点つまり電源電圧ＶＣ
Ｃ（第１の電源電圧供給点）に結合される。さらに、単
位ブースト回路ＵＢ１の容量Ｃ３１の一方の電極つまり
上部電極は、単位ブースト回路ＵＢ１の第１のノードに
結合された後、そのゲートが内部ノードｂ１に結合され
るＮチャンネル型のプリチャージＭＯＳＦＥＴＮＣを介
して電源電圧ＶＣＣに結合されるとともに、内部ノード
ｂ３つまりＮチャンネル型の出力トランスファＭＯＳＦ
ＥＴＮＬのゲートに結合される。容量Ｃ４の上部電極つ
まり内部ノードｂ２は、そのゲートが内部ノードｂ１に
結合されるＮチャンネル型のプリチャージＭＯＳＦＥＴ
ＮＧを介して電源電圧ＶＣＣに結合されるとともに、出
力トランスファＭＯＳＦＥＴＮＬを介してチャージポン
プ回路ＰＣ０の出力端子つまり内部電圧供給点ＶＰＰに
結合される。

【００５０】内部ノードｂ１は、さらに、電源電圧ＶＣ
Ｃ側をアノードとする形でダイオード形態とされるＮチ
ャンネルＭＯＳＦＥＴＮ７（第５のＭＯＳＦＥＴ）と、
そのゲートが容量Ｃ２の上部電極に結合される上記ＭＯ
ＳＦＥＴＮ８と、内部ノードｂ１側をアノードとする形
でそれぞれダイオード形態とされる３個のＮチャンネル
ＭＯＳＦＥＴＮＤ〜ＮＦ（第４のＭＯＳＦＥＴ）とを介
して電源電圧ＶＣＣに結合される。また、内部ノードｂ
２は、さらに、電源電圧ＶＣＣ側をアノードとする形で
ダイオード形態とされるＮチャンネルＭＯＳＦＥＴＮＨ
と、内部ノードｂ２側をアノードとする形でそれぞれダ
イオード形態とされる３個のＮチャンネルＭＯＳＦＥＴ
ＮＩ〜ＮＫとを介して電源電圧ＶＣＣに結合される。内
部電圧供給点ＶＰＰは、電源電圧ＶＣＣ側をそのアノー
ドとする形でダイオード形態とされるＮチャンネルＭＯ
ＳＦＥＴＮＭを介して電源電圧ＶＣＣに結合されるとと
もに、所定の平滑容量Ｃ５を介して接地電位ＶＳＳに結
合される。

【００５１】ここで、内部制御信号ＤＥＴは、図７に示
されるように、通常接地電位ＶＳＳのようなロウレベル
に固定され、例えばチャージポンプ回路ＰＣ０を含むＶ
ＰＰ発生回路ＶＰＰＧの動作を試験的に停止したい場合
等に選択的に電源電圧ＶＣＣのようなハイレベルとされ
る。また、チャージポンプ制御信号ＰＣＣ０は、前述の
ように、通常電源電圧ＶＣＣのようなハイレベルとさ
れ、所定の条件で選択的に接地電位ＶＳＳのようなロウ
レベルとされる。

【００５２】内部制御信号ＤＥＴ又はチャージポンプ制
御信号ＰＣＣ０のいずれかがハイレベルとされるとき、
チャージポンプ回路ＰＣ０では、ノアゲートＮＯ２の出
力信号つまり内部信号ｎ１が接地電位ＶＳＳのようなロ
ウレベルとされ、そのインバータＶＣによる反転信号つ
まり内部信号ｎ２は電源電圧ＶＣＣのようなハイレベル
とされる。また、内部信号ｎ１及びそのインバータＶＤ
及びＶＥによる遅延信号のロウレベルを受けてノアゲー
トＮＯ３の出力信号が電源電圧ＶＣＣのようなハイレベ
ルとされるため、内部信号ｎ３が第２の電位つまり接地
電位ＶＳＳのようなロウレベルとされ、内部信号ｎ４は
電源電圧ＶＣＣのようなハイレベルとされる。ノアゲー
トＮＯ４の出力信号つまり内部信号ｎ５は、内部信号ｎ
１及びｎ３がともにロウレベルとされることで、電源電
圧ＶＣＣのようなハイレベルとされ、ノアゲートＮＯ５
の出力信号つまり内部信号ｎ６は、内部信号ｎ２及びｎ
４のハイレベルを受けて接地電位ＶＳＳのようなロウレ
ベルとされる。

【００５３】内部ノードｂ１は、内部信号ｎ５がハイレ
ベルとされた時点で、容量Ｃ１のブースト作用によって
２×ＶＣＣ（ここで、電源電圧ＶＣＣの絶対値をＶＣＣ
として表す。以下同様）に近い電位Ｖ１１に押し上げら
れるが、その電位が何らかの理由で異常に高くなった場
合、ＭＯＳＦＥＴＮＤ〜ＮＦによりＶＣＣ＋３Ｖｔｈｎ
（ここで、１個のＮチャンネルＭＯＳＦＥＴのしきい値
電圧をＶｔｈｎとして表す。以下同様）にクランプされ
る。また、内部ノードｂ１のハイレベルを受けてプリチ
ャージＭＯＳＦＥＴＮＢ，ＮＣならびにＮＧがオン状態
となり、容量Ｃ２，Ｃ３１ならびにＣ４の上部電極に電
源電圧ＶＣＣが伝達される。このとき、容量Ｃ２及びＣ
４の下部電極には、それぞれ内部信号ｎ６及びｎ３のロ
ウレベルつまり接地電位ＶＳＳが伝達される。また、単
位ブースト回路ＵＢ１を構成する容量Ｃ３１の下部電極
には、内部信号ｎ２のハイレベルを受けてオン状態にあ
るＭＯＳＦＥＴＮＡ１とそのゲートに電源電圧ＶＣＣを
受けてオン状態にあるＭＯＳＦＥＴＮ９とを介して接地
電位ＶＳＳが伝達される。

【００５４】これらのことから、容量Ｃ２，Ｃ３１なら
びにＣ４は、ともにその上部電極を電源電圧ＶＣＣと
し、その下部電極を接地電位ＶＳＳとすべくプリチャー
ジされる。このとき、トランスファＭＯＳＦＥＴＮＬ
は、内部ノードｂ２及びｂ３がともに電源電圧ＶＣＣと
されるためにオフ状態となり、内部電圧供給点ＶＰＰに
おける内部電圧ＶＰＰの電位は高電位のまま保持され
る。

【００５５】次に、内部制御信号ＤＥＴがロウレベルの
ままチャージポンプ制御信号ＰＣＣ０がロウレベルに変
化されると、チャージポンプ回路ＰＣ０では、まずノア
ゲートＮＯ２の出力信号つまり内部信号ｎ１が電源電圧
ＶＣＣのようなハイレベルに変化され、これを受けて内
部信号ｎ２が接地電位ＶＳＳのようなロウレベルに変化
される。また、インバータＶＤ及びＶＥからなる遅延回
路の遅延時間ｔ１が経過した時点で、内部信号ｎ３が電
源電圧ＶＣＣのようなハイレベルとされ、やや遅れて内
部信号ｎ４が接地電位ＶＳＳのようなロウレベルとされ
る。ノアゲートＮＯ４の出力信号つまり内部信号ｎ５
は、内部信号ｎ１のハイレベル変化を受けて接地電位Ｖ
ＳＳのようなロウレベルとされ、ノアゲートＮＯ５の出
力信号つまり内部信号ｎ６は、内部信号ｎ２及びｎ４が
ともにロウレベルとされた時点で電源電圧ＶＣＣのよう
なハイレベルとされる。

【００５６】内部ノードｂ１は、内部信号ｎ５がロウレ
ベルとされた時点で、容量Ｃ１を介してその電位が引き
下げられるが、電源電圧ＶＣＣとの間にはダイオード形
態のＭＯＳＦＥＴＮ７が設けられるため、そのロウレベ
ルＶ１２はＶＣＣ−Ｖｔｈｎでクランプされる。したが
って、内部ノードｂ１の前記ブースト時の電位Ｖ１１
は、２×ＶＣＣ−Ｖｔｈｎとなる。また、この内部ノー
ドｂ１のロウレベルを受けて、プリチャージＭＯＳＦＥ
ＴＮＢ，ＮＣならびにＮＧがオフ状態となり、容量Ｃ
２，Ｃ３１ならびにＣ４のプリチャージ動作が停止され
る。このとき、容量Ｃ２の下部電極は、内部信号ｎ６の
ハイレベルによってブーストされ、これを受けてその上
部電極の電位が２×ＶＣＣに押し上げられる。また、容
量Ｃ２の上部電極のブースト電位を受けて、そのゲート
に電源電圧ＶＣＣを受けるＭＯＳＦＥＴＰ８１がオン状
態となるが、そのゲート電位に電源電圧ＶＣＣを受ける
ＭＯＳＦＥＴＮ９１は容量Ｃ３１の下部電極のブースト
電位を受けてオフ状態となり、ＭＯＳＦＥＴＮＡ１は内
部信号ｎ２のロウレベルを受けてオフ状態となる。この
結果、容量Ｃ２の上部電極のブースト電位が容量Ｃ３１
の下部電極に伝達され、内部ノードｂ３の電位が３×Ｖ
ＣＣに押し上げられる。

【００５７】一方、容量Ｃ４の上部電極つまり内部ノー
ドｂ２における電位は、その下部電極が内部信号ｎ３の
ハイレベルによりブーストされることで、２×ＶＣＣな
る高電位に押し上げられる。この内部ノードｂ２の高電
位は、そのゲート電位つまり内部ノードｂ３が３×ＶＣ
Ｃなる高電位とされることでオン状態となったトランス
ファＭＯＳＦＥＴＮＬを介して、そのしきい値電圧によ
る影響を受けることなく内部電圧供給点ＶＰＰに伝達さ
れる。しかし、内部電圧ＶＰＰの電位は、前述のよう
に、レベルセンサＬＳによってモニタされるため、その
中心電位は、実際には前記所定電位つまりＶＤＬ＋２Ｖ
ｔｈｐとなるべく制御される。

【００５８】なお、容量Ｃ２，Ｃ３１ならびにＣ４の上
部電極が高電位とされるとき、チャージポンプ回路ＰＣ
０では、電源電圧ＶＣＣ及び内部ノードｂ１間に設けら
れたＭＯＳＦＥＴＮ８が容量Ｃ２の上部電極の昇圧電位
を受けてオン状態となる。前述のように、電源電圧ＶＣ
Ｃと内部ノードｂ１との間には、ダイオード形態のＭＯ
ＳＦＥＴＮ７ならびにＮＤ〜ＮＦが設けられ、その電位
はＶＣＣ−ＶｔｈｎからＶＣＣ＋３Ｖｔｈｎの範囲内に
保持される。また、この間、内部ノードｂ１の電位は実
質的なフローティング状態となるため、例えば電源バン
プ等によって電源電圧ＶＣＣの電位が変動した場合、内
部ノードｂ１の電位と電源電圧ＶＣＣの最新電位との間
の関係が不特定となる。上記のように、電源電圧ＶＣＣ
及び内部ノードｂ１間にＭＯＳＦＥＴＮ８が設けられ、
これがチャージポンプ回路ＰＣ０の昇圧動作が行われる
ごとにオン状態とされることで、内部ノードｂ１は電源
電圧ＶＣＣの最新電位に設定され、これによってチャー
ジポンプ回路ＰＣ０ひいてはダイナミック型ＲＡＭの動
作が安定化されるものとなる。

【００５９】さらに、この実施例では、上記のように、
容量Ｃ２及びＣ３１を選択的に直列結合するトランスフ
ァＭＯＳＦＥＴＰ８１のゲートが電源電圧ＶＣＣに結合
されるとともに、このトランスファＭＯＳＦＥＴＰ８１
と相補的な関係にあるＭＯＳＦＥＴＮＡ１との間に、そ
のゲートが電源電圧ＶＣＣに結合されるＭＯＳＦＥＴＮ
９１が設けられ、このＭＯＳＦＥＴＮ９１は、単位ブー
スト回路ＵＢ１によるブースト動作が行われる間、自動
的にオフ状態となる。これにより、トランスファＭＯＳ
ＦＥＴＰ８１のゲート・ドレイン間電圧が２×ＶＣＣ−
ＶＣＣつまりＶＣＣに圧縮されるとともに、昇圧電位に
ある容量Ｃ３１の下部電極とＭＯＳＦＥＴＮＡ１との間
の接続が断たれ、そのゲートに接地電位ＶＳＳを受ける
ＭＯＳＦＥＴＮＡ１のドレインはフローティング状態と
なる。この結果、単位ブースト回路ＵＢ１を構成するト
ランスファＭＯＳＦＥＴＰ８１ならびにＭＯＳＦＥＴＮ
９１及びＮＡ１の耐圧破壊を防止し、これによってチャ
ージポンプ回路ＰＣ０ひいてはダイナミック型ＲＡＭの
信頼性を高めることができる。

【００６０】チャージポンプ制御信号ＰＣＣ０が電源電
圧ＶＣＣのようなハイレベルに戻されると、チャージポ
ンプ回路ＰＣ０では、まず内部信号ｎ１が接地電位ＶＳ
Ｓのようなロウレベルとされ、この内部信号ｎ１のロウ
レベルを受けて内部信号ｎ２が電源電圧ＶＣＣのような
ハイレベルとされる。また、内部信号ｎ２のハイレベル
を受けて内部信号ｎ６が接地電位ＶＳＳのようなロウレ
ベルとされ、この内部信号ｎ６のロウレベルを受けて内
部ノードｂ３がロウレベルとされる。さらに、内部信号
ｎ１がロウレベルとされてからインバータＶＤ及びＶＥ
の遅延時間ｔ２とノアゲートＮＯ３ならびにインバータ
ＶＦ〜ＶＨの遅延時間ｔ１とが経過した時点で、内部信
号ｎ３がロウレベルとされ、この内部信号ｎ３のロウレ
ベルを受けて内部信号ｎ５が電源電圧ＶＣＣのようなハ
イレベルとされ、内部ノードｂ２が電源電圧ＶＣＣのよ
うなロウレベルとされる。内部ノードｂ１は、内部信号
ｎ５のハイレベルを受けて前記電位Ｖ１１とされる。

【００６１】これまでの説明から明らかなように、内部
ノードｂ１が前記電位Ｖ１２のようなロウレベルとされ
てから内部ノードｂ２が２×ＶＣＣのようなハイレベル
に変化されるまでの遅延時間Δｔ１は、内部ノードｂ２
のブースト電位がＭＯＳＦＥＴＮＧを介して電源電圧Ｖ
ＣＣ側に抜けるのを防止すべく作用する。また、内部ノ
ードｂ２が上記ハイレベルとされてから内部ノードｂ３
が３×ＶＣＣのようなハイレベルとされるまでの遅延時
間Δｔ２は、内部ノードｂ２のブースト電位が充分な電
位に達する前にトランスファＭＯＳＦＥＴＮＬがオン状
態となるのを防止すべく作用し、内部ノードｂ３が電源
電圧ＶＣＣのようなロウレベルとされてから内部ノード
ｂ１が前記Ｖ１１とされるまでの遅延時間Δｔ３は、ト
ランスファＭＯＳＦＥＴＮＬがオフ状態となる前に容量
Ｃ２，Ｃ３ならびにＣ４のプリチャージ動作が開始され
るのを防止すべく作用するものである。

【００６２】図８には、図１のダイナミック型ＲＡＭの
ＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回路
ＰＣ０の第２の実施例の回路図が示されている。なお、
この実施例のチャージポンプ回路ＰＣ０は、前記図６の
実施例を基本的に踏襲するものであるため、これと異な
る部分についてのみ説明を追加する。

【００６３】図８において、この実施例のチャージポン
プ回路ＰＣ０は、その他方の電極つまり下部電極に内部
信号ｎ３を受ける容量Ｃ４（第３の容量）とｉ個つまり
１個の単位ブースト回路ＵＢ３とを含む内部電圧昇圧回
路と、容量Ｃ２とｉ＋１個つまり２個の単位ブースト回
路ＵＢ１〜ＵＢ２とを含むゲート電圧昇圧回路とを含
む。このうち、内部電圧昇圧回路を構成する単位ブース
ト回路ＵＢ３は、その第２のノードつまりＭＯＳＦＥＴ
Ｐ８３のソースが容量Ｃ４の上部電極に結合される形で
容量Ｃ４と実質直列結合され、その第１のノードつまり
容量Ｃ３３の上部電極は、内部電圧昇圧回路の出力端子
として内部ノードｂ２に結合される。容量Ｃ４の上部電
極は、さらにＮチャンネル型のプリチャージＭＯＳＦＥ
ＴＮＧを介して電源電圧ＶＣＣに結合され、単位ブース
ト回路ＵＢ３を構成する容量Ｃ３３の上部電極は、Ｎチ
ャンネル型のプリチャージＭＯＳＦＥＴＮＯを介して電
源電圧ＶＣＣに結合される。内部ノードｂ２は、Ｎチャ
ンネル型の出力トランスファＭＯＳＦＥＴＮＬを介して
内部電圧供給点ＶＰＰに結合される。

【００６４】一方、ゲート電圧昇圧回路を構成する単位
ブースト回路ＵＢ１及びＵＢ２は、その第２のノードが
容量Ｃ２の上部電極又は前段の単位ブースト回路ＵＢ１
の第１のノードに結合される形で直列結合され、単位ブ
ースト回路ＵＢ２の第１のノードは、ゲート電圧昇圧回
路の出力端子として内部ノードｂ３に結合される。容量
Ｃ２の上部電極は、Ｎチャンネル型のプリチャージＭＯ
ＳＦＥＴＮＢを介して電源電圧ＶＣＣに結合され、単位
ブースト回路ＵＢ１及びＵＢ２を構成する容量Ｃ３１及
びＣ３２の上部電極は、それぞれＮチャンネル型のプリ
チャージＭＯＳＦＥＴＮＣ及びＮＮを介して電源電圧Ｖ
ＣＣに結合される。内部ノードｂ３は、出力トランスフ
ァＭＯＳＦＥＴＮＬのゲートに結合される。

【００６５】内部制御信号ＤＥＴ又はチャージポンプ制
御信号ＰＣＣ０のいずれかがハイレベルとされるとき、
内部電圧昇圧回路の単位ブースト回路ＵＢ３を構成する
容量Ｃ３３の下部電極には、ＭＯＳＦＥＴＮ９３及びＮ
Ａ３を介して接地電位ＶＳＳが供給され、容量Ｃ４の下
部電極には内部信号ｎ３のロウレベルが供給される。ま
た、容量Ｃ３３の上部電極は、内部ノードｂ１のハイレ
ベルを受けてオン状態にあるプリチャージＭＯＳＦＥＴ
ＮＯを介して電源電圧ＶＣＣにプリチャージされ、容量
Ｃ４の上部電極も、やはり内部ノードｂ１のハイレベル
を受けてオン状態にあるプリチャージＭＯＳＦＥＴＮＧ
を介して電源電圧ＶＣＣにプリチャージされる。これに
より、容量Ｃ３３及びＣ４の上部電極はともに電源電圧
ＶＣＣとされ、内部ノードｂ３も電源電圧ＶＣＣとされ
る。

【００６６】このとき、ゲート電圧昇圧回路の単位ブー
スト回路ＵＢ１及びＵＢ２を構成する容量Ｃ３１及びＣ
３２の下部電極には、内部制御信号ＤＥＴ又はチャージ
ポンプ制御信号ＰＣＣ０のいずれかがハイレベルとされ
るとき、対応するＭＯＳＦＥＴＮ９１及びＮＡ１あるい
はＮ９２及びＮＡ２を介して接地電位ＶＳＳが供給さ
れ、容量Ｃ２の下部電極には内部信号ｎ６のロウレベル
が供給される。また、容量Ｃ３１及びＣ３２の上部電極
は、内部ノードｂ１のハイレベルを受けてオン状態にあ
るプリチャージＭＯＳＦＥＴＮＣ及びＮＮを介してそれ
ぞれ電源電圧ＶＣＣにプリチャージされ、容量Ｃ２の上
部電極も、やはり内部ノードｂ１のハイレベルを受けて
オン状態にあるプリチャージＭＯＳＦＥＴＮＢを介して
電源電圧ＶＣＣにプリチャージされる。この結果、容量
Ｃ２ならびにＣ３１及びＣ３２の上部電極はともに電源
電圧ＶＣＣとされ、内部ノードｂ３も電源電圧ＶＣＣと
なって、トランスファＭＯＳＦＥＴＮＬはオフ状態とさ
れる。

【００６７】次に、内部制御信号ＤＥＴ及びチャージポ
ンプ制御信号ＰＣＣ０がともにロウレベルとされると、
内部電圧昇圧回路を構成する容量Ｃ４の下部電極は、内
部信号ｎ３のハイレベルを受けてブーストされ、その上
部電極の電位は２×ＶＣＣに押し上げられる。また、こ
の高電位を受けて単位ブースト回路ＵＢ３のトランスフ
ァＭＯＳＦＥＴＰ８３がオン状態となり、容量Ｃ３３の
下部電極の電位が２×ＶＣＣに押し上げられるととも
に、この容量Ｃ３３の下部電極の高電位を受けてＭＯＳ
ＦＥＴＮ９３がオフ状態となる。これにより、容量Ｃ３
３の上部電極つまり内部ノードｂ２の電位は３×ＶＣＣ
に押し上げられる。

【００６８】このとき、ゲート電圧昇圧回路を構成する
容量Ｃ２の下部電極は、内部信号ｎ６のハイレベルを受
けてブーストされ、その上部電極の電位は２×ＶＣＣに
押し上げられる。また、この高電位を受けて単位ブース
ト回路ＵＢ１のトランスファＭＯＳＦＥＴＰ８１がオン
状態となり、容量Ｃ３１の下部電極の電位が２×ＶＣＣ
に押し上げられるとともに、この容量Ｃ３１の下部電極
の高電位を受けてＭＯＳＦＥＴＮ９１がオフ状態とな
る。これにより、容量Ｃ３１の上部電極つまり内部ノー
ドｂ２の電位が３×ＶＣＣに押し上げられる。さらに、
単位ブースト回路ＵＢ２では、単位ブースト回路ＵＢ１
を構成する容量Ｃ３１の上部電極の高電位を受けてトラ
ンスファＭＯＳＦＥＴＰ８２がオン状態となり、容量Ｃ
３２の下部電極の電位が３×ＶＣＣに押し上げられると
ともに、この容量Ｃ３２の下部電極の高電位を受けてＭ
ＯＳＦＥＴＮ９２がオフ状態となる。

【００６９】したがって、容量Ｃ３２の上部電極つまり
内部ノードｂ３の電位は、内部ノードｂ２よりさらにＶ
ＣＣだけ高い４×ＶＣＣに押し上げられるため、内部ノ
ードｂ２の高電位は、トランスファＭＯＳＦＥＴＮＬの
しきい値電圧の影響を受けることなくそのまま内部電圧
供給点ＶＰＰに伝達される。この結果、前記図６の実施
例と同様な効果を得つつ、内部電圧ＶＰＰの源泉となる
内部ノードｎ２の電位をさらに高め、チャージポンプ回
路ＰＣ０つまりはＶＰＰ発生回路ＶＰＰＧの供給効率を
高めることができるものとなる。なお、チャージポンプ
回路ＰＣ０すなわちＶＰＰ発生回路ＶＰＰＧの供給電流
及び供給効率については、第３ないし第５の実施例につ
いて説明した後、詳細に比較・検討する。

【００７０】図９には、図１のダイナミック型ＲＡＭの
ＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回路
ＰＣ０の第３の実施例の回路図が示されている。なお、
この実施例のチャージポンプ回路ＰＣ０は、前記図６及
び図８の実施例を基本的に踏襲するものであるため、こ
れと異なる部分についてのみ説明を追加する。

【００７１】図９において、この実施例のチャージポン
プ回路ＰＣ０は、ゲート電圧昇圧回路を含まず、容量Ｃ
４（第１の容量）と、容量Ｃ３３（第２の容量）を含む
単位ブースト回路ＵＢ３とからなる内部電圧昇圧回路を
含む。この内部電圧昇圧回路の単位ブースト回路ＵＢ３
を構成する容量Ｃ３３の上部電極は、内部ノードｂ２に
結合され、さらにＰチャンネル型の出力トランスファＭ
ＯＳＦＥＴＰＢを介して内部電圧供給点ＶＰＰに結合さ
れる。出力トランスファＭＯＳＦＥＴＰＢのゲートは、
内部電圧ＶＰＰをその高電位側動作電源とし接地電位Ｖ
ＳＳを低電位側動作電源とするレベルシフト回路ＬＳＦ
の出力端子つまり内部ノードｂ４に結合され、その基板
部は内部電圧供給点ＶＰＰに結合される。

【００７２】ここで、レベルシフト回路ＬＳＦは、特に
制限されないが、そのソースが内部電圧供給点ＶＰＰに
結合されそのゲート及びドレインが互いに交差結合され
る一対のＰチャンネルＭＯＳＦＥＴＰ９及びＰＡを含
む。このうち、ＭＯＳＦＥＴＰ９のドレインは、そのゲ
ートに電源電圧ＶＣＣを受けるＮチャンネルＭＯＳＦＥ
ＴＮＰを介してノアゲートＮＯ６の出力端子つまり内部
ノードｎ８に結合され、ＭＯＳＦＥＴＰＡのドレイン
は、ＮチャンネルＭＯＳＦＥＴＮＱ及びＮＲを介して接
地電位ＶＳＳに結合される。ＭＯＳＦＥＴＱのゲートは
電源電圧ＶＣＣに結合され、ＭＯＳＦＥＴＮＲのゲート
は内部ノードｎ８に結合される。

【００７３】ノアゲートＮＯ６の一方の入力端子には、
前記内部信号ｎ７のインバータＶＨ及びＶＬによる遅延
信号が供給され、その他方の入力端子には、内部信号ｎ
１のインバータＶＭによる反転信号が供給される。これ
により、ノアゲートＮＯ６の出力信号つまり内部ノード
ｎ８における内部信号ｎ８（第２の内部信号）は、通常
接地電位ＶＳＳのようなロウレベルとされ、チャージポ
ンプ制御信号ＰＣＣ０のハイレベルを受けて電源電圧Ｖ
ＣＣのようなハイレベルとされる。

【００７４】内部信号ｎ８が接地電位ＶＳＳのようなロ
ウレベルとされるとき、レベルシフト回路ＬＳＦでは、
ＭＯＳＦＥＴＮＲがオフ状態となり、ＭＯＳＦＥＴＮＰ
がオン状態となる。このため、ＭＯＳＦＥＴＰＡがオン
状態となり、ＭＯＳＦＥＴＰ９がオフ状態となって、レ
ベルシフト回路ＬＳＦの出力信号つまり内部ノードｂ４
における内部信号ｂ４は、無効レベルつまり内部電圧Ｖ
ＰＰのような高電位のハイレベルとされる。したがっ
て、出力トランスファＭＯＳＦＥＴＰＢがオフ状態とな
り、内部電圧供給点ＶＰＰの電位は高電位のまま保持さ
れる。

【００７５】次に、チャージポンプ制御信号ＰＣＣ０が
ロウレベルとされ、内部信号ｎ８が電源電圧ＶＣＣのよ
うなハイレベルとされると、レベルシフト回路ＬＳＦで
は、ＭＯＳＦＥＴＮＰがオフ状態となり、ＭＯＳＦＥＴ
ＮＲがオン状態となる。このため、ＭＯＳＦＥＴＰ９が
オン状態となり、ＭＯＳＦＥＴＰＡはオフ状態となっ
て、レベルシフト回路ＬＳＦの出力信号つまり内部信号
ｂ４は有効レベルつまり接地電位ＶＳＳのようなロウレ
ベルとされる。これにより、出力トランスファＭＯＳＦ
ＥＴＰＢがオン状態となり、これを介して内部電圧昇圧
回路で生成された３×ＶＣＣなる高電位が内部電圧供給
点ＶＰＰに伝達される。

【００７６】つまり、この実施例のチャージポンプ回路
ＰＣ０では、出力トランスファＭＯＳＦＥＴがＰチャン
ネルＭＯＳＦＥＴＰＢに置き換えられることで、ゲート
電圧昇圧回路を設ける必要がなくなった訳であり、これ
によってチャージポンプ回路ＰＣ０ひいてはＶＰＰ発生
回路ＶＰＰＧの回路構成を簡素化しつつ、前記図８の実
施例と同様な効果を得ることができるものである。

【００７７】図１０には、図１のダイナミック型ＲＡＭ
のＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回
路ＰＣ０の第４の実施例の回路図が示され、図１１に
は、その第５の実施例の回路図が示されている。なお、
この実施例のチャージポンプ回路ＰＣ０は、前記図６，
図８ならびに図９の実施例を基本的に踏襲するものであ
るため、これと異なる部分についてのみ説明を追加す
る。

【００７８】図１０において、この実施例のチャージポ
ンプ回路ＰＣ０は、ゲート電圧昇圧回路を含まず、容量
Ｃ４（第１の容量）と容量Ｃ３３（第２の容量）を含む
単位ブースト回路ＵＢ３とを含む内部電圧昇圧回路を含
む。内部電圧昇圧回路の出力端子となる容量Ｃ３３の上
部電極は、Ｎチャンネル型の出力トランスファＭＯＳＦ
ＥＴＮＳを介して内部電圧供給点ＶＰＰに結合される。
このトランスファＭＯＳＦＥＴＮＳは、そのゲート及び
ドレインが共通結合されることで、内部ノードｂ２側を
アノードとする形でダイオード形態とされる。

【００７９】これにより、この実施例では、内部電圧昇
圧回路により生成された３×ＶＣＣなる高電位が出力ト
ランスファＭＯＳＦＥＴＮＳのしきい値電圧Ｖｔｈｎ分
だけ低くされて内部電圧供給点ＶＰＰに伝達されるもの
の、出力トランスファＭＯＳＦＥＴＮＳのゲート電位を
昇圧するためのゲート電圧昇圧回路が不要となり、前記
図９の実施例に比較してさらにチャージポンプ回路ＰＣ
０の回路構成を簡素化しつつ、しかも出力トランスファ
ＭＯＳＦＥＴがＰチャンネル型であることによるラッチ
アップを防止しつつ、同様な効果を得ることができる。

【００８０】次に、図１１の実施例では、前記図１０の
出力トランスファＭＯＳＦＥＴＮＳがＰチャンネル型の
出力トランスファＭＯＳＦＥＴＰＣに置き換えられる。
このトランスファＭＯＳＦＥＴＰＣは、やはり内部ノー
ドｂ２側をアノードとする形でダイオード形態とされ、
その基板部は内部電圧供給点ＶＰＰに結合される。これ
により、出力トランスファＭＯＳＦＥＴＰＣは、前記図
１０の出力トランスファＭＯＳＦＥＴＮＳと同様に作用
する。したがって、この実施例の場合も、内部電圧昇圧
回路により生成された３×ＶＣＣなる高電位が出力トラ
ンスファＭＯＳＦＥＴＰＣのしきい値電圧Ｖｔｈｐ分だ
け低くされて内部電圧供給点ＶＰＰに伝達されるもの
の、前記図１０の実施例と同様、チャージポンプ回路Ｐ
Ｃ０の回路構成を簡素化しつつ、同様な効果を得ること
ができるものである。

【００８１】図１２には、図６ならびに図８〜図１１の
チャージポンプ回路ＰＣ０を含むＶＰＰ発生回路ＶＰＰ
Ｇの供給効率を説明するための一実施例の特性図が示さ
れ、図１３には、その供給電流を説明するための一実施
例の特性図が示されている。これらの図をもとに、前記
図６ならびに図８〜図１１のチャージポンプ回路ＰＣ０
の供給効率及び供給電流について説明し、比較検討す
る。なお、図１２では、横軸に内部電圧ＶＰＰ及び電源
電圧ＶＣＣの電位比率が示され、縦軸に各実施例の供給
効率が示される。また、図１３では、横軸に内部電圧Ｖ
ＰＰ及び電源電圧ＶＣＣの電位比率が示され、縦軸に各
実施例の供給電流が示される。

【００８２】まず、図６に示される第１の実施例では、
前述のように、内部電圧ＶＰＰの昇圧が１段の容量Ｃ４
のみによって行われ、内部ノードｂ２の昇圧後の電位は
２×ＶＣＣとなる。このため、チャージポンプ回路ＰＣ
０の供給電流ＩＰＰは、容量Ｃ４の容量値をＣとし、チ
ャージポンプ回路ＰＣ０の電荷利用効率をη_cとし、チ
ャージポンプ制御信号ＰＣＣ０の周期をＴとするとき、ＩＰＰ＝Ｃ×（２×ＶＣＣ−ＶＰＰ）×η_c／Ｔ………………………（１）となる。また、本式から得られるチャージポンプ回路Ｐ
Ｃ０の等価的なポンプ容量Ｃ_iを、Ｃ_i＝Ｃ×（２×ＶＣＣ−ＶＰＰ）×η_c／ＶＣＣ……………………（２）とし、昇圧に寄与しないその他の容量をＣ_Lとすると
き、チャージポンプ回路ＰＣ０の供給効率ηは、各容量
の充電時及び放電時の必要電流を考慮し、 η＝Ｃ_i／（２×Ｃ_L＋２×Ｃ_i）………………………………………（３）となる。

【００８３】このため、上記（３）式により得られるチ
ャージポンプ回路ＰＣ０の供給効率ηは、図１２に細い
実線で示されるように、内部電圧ＶＰＰの電位が電源電
圧ＶＣＣに近い領域では、昇圧に寄与しない容量Ｃ_Lが
比較的小さいため、図８ないし図１１の実施例に比較し
て大きくなるが、内部電圧ＶＰＰの電位が高くなるに従
って小さくなり、内部電圧ＶＰＰの電位が電源電圧ＶＣ
Ｃの２倍になると、上記（２）式の実質容量Ｃ_iがゼロ
となり、供給効率ηもゼロとなる。また、上記（１）式
により得られるチャージポンプ回路ＰＣ０の供給電流Ｉ
ＰＰは、図１３に細い実線で示されるように、供給効率
ηと同様、内部電圧ＶＰＰの電位が電源電圧ＶＣＣに近
い領域では図８ないし図１１の実施例に比較して大きく
なるが、内部電圧ＶＰＰの電位が高くなるに従ってこれ
らの実施例より小さくなり、内部電圧ＶＰＰの電位が電
源電圧ＶＣＣの２倍になるとゼロとなる。

【００８４】次に、図８及び図９に示される第２の実施
例では、内部電圧ＶＰＰの昇圧がダブルブーストつまり
２段の容量Ｃ４及びＣ３３によって行われ、内部ノード
ｂ２の昇圧後の電位は３×ＶＣＣとなる。また、内部ノ
ードｂ２の高電位は、出力トランスファＭＯＳＦＥＴＮ
Ｌ又はＰＢのしきい値電圧の影響を受けることなく内部
電圧供給点ＶＰＰに伝達される。このため、チャージポ
ンプ回路ＰＣ０の供給電流ＩＰＰは、容量Ｃ４及びＣ３
３の容量値をＣとするとき、ＩＰＰ＝（Ｃ／２）×（３×ＶＣＣ−ＶＰＰ）×η_c／Ｔ……………（４）となる。また、本式から得られるチャージポンプ回路Ｐ
Ｃ０の等価的なポンプ容量Ｃ_iを、Ｃ_i＝（Ｃ／２）×（３×ＶＣＣ−ＶＰＰ）×η_c／ＶＣＣ…………（５）とし、昇圧に寄与しないその他の容量をＣ_Lとすると
き、チャージポンプ回路ＰＣ０の供給効率ηは、 η＝Ｃ_i／（２×Ｃ_L＋３×Ｃ_i）………………………………………（６）となる。

【００８５】このため、上記（６）式により得られるチ
ャージポンプ回路ＰＣ０の供給効率ηは、図１２に太い
点線で示されるように、内部電圧ＶＰＰの電位が電源電
圧ＶＣＣに近い領域では、昇圧に寄与しない容量Ｃ_Lが
比較的大きいため、図６の実施例に比較して小さくなる
が、内部電圧ＶＰＰの電位が高くなるに従って図６の実
施例より大きくなり、やがて内部電圧ＶＰＰの電位が電
源電圧ＶＣＣの３倍になると、上記（５）式の等価容量
Ｃ_iがゼロとなり、供給効率ηもゼロとなる。また、上
記（４）式により得られるチャージポンプ回路ＰＣ０の
供給電流ＩＰＰは、図１３に太い点線で示されるよう
に、供給効率ηと同様、内部電圧ＶＰＰの電位が電源電
圧ＶＣＣに近い領域では図６の実施例に比較して小さく
なるが、内部電圧ＶＰＰの電位が高くなるに従って図６
の実施例より大きくなり、やがて内部電圧ＶＰＰの電位
が電源電圧ＶＣＣの３倍になるとゼロとなる。

【００８６】つまり、この実施例は、特にダイナミック
型ＲＡＭの低電圧化が進み、内部電圧ＶＰＰと電源電圧
ＶＣＣの電位比率が大きくなりつつある現状において効
果的な回路構成となり、大きな供給効率及び供給電流を
得ることができる。

【００８７】次に、図１０に示される第４の実施例で
は、内部電圧ＶＰＰの昇圧がダブルブーストつまり２段
の容量Ｃ４及びＣ３３によって行われ、内部ノードｂ２
の昇圧後の電位は３×ＶＣＣとなるが、この内部ノード
ｂ２の高電位は、トランスファＭＯＳＦＥＴＮＳのしき
い値電圧Ｖｔｈｎ分だけ低くなって内部電圧供給点ＶＰ
Ｐに伝達される。このため、チャージポンプ回路ＰＣ０
の供給電流ＩＰＰは、ＩＰＰ＝（Ｃ／２）×（３×ＶＣＣ−Ｖｔｈｎ−ＶＰＰ）×η_c／Ｔ………… …………………（７）となる。また、本式から得られるチャージポンプ回路Ｐ
Ｃ０の実質的なポンプ容量Ｃ_iを、Ｃ_i＝（Ｃ／２）×（３×ＶＣＣ−Ｖｔｈｎ−ＶＰＰ）
×η_c／ＶＣＣとし、昇圧に寄与しないその他の容量をＣ_Lとすると
き、チャージポンプ回路ＰＣ０の供給効率ηは、 η＝Ｃ_i／（２×Ｃ_L＋３×Ｃ_i）………………………………………（８）となる。

【００８８】このため、上記（８）式によって得られる
チャージポンプ回路ＰＣ０の供給効率ηは、図１２に太
い実線で示されるように、図８及び図９の実施例に比較
して全体的にトランスファＭＯＳＦＥＴＮＳのしきい値
電圧Ｖｔｈｎ分だけ小さくなり、上記（７）式により得
られる供給電流ＩＰＰも、図１３に太い実線で示される
ように、供給効率ηと同様、図８及び図９の実施例に比
較して全体的にトランスファＭＯＳＦＥＴＮＳのしきい
値電圧Ｖｔｈｎ分だけ小さくなる。

【００８９】つまり、この実施例では、前記図８及び図
９の実施例に比較した場合、供給効率及び供給電流はや
や小さくなるが、トランスファＭＯＳＦＥＴＮＳのゲー
ト電位を制御するゲート電圧昇圧回路やレベルシフト回
路ＬＳＦが不要となり、チャージポンプ回路ＰＣ０の回
路構成をさらに簡素化できる。また、トランスファＭＯ
ＳＦＥＴがＮチャンネル型とされることで、内部電圧Ｖ
ＰＰの電位がある程度大きくなってもラッチアップを防
止できるが、トランスファＭＯＳＦＥＴの基板電圧が接
地電位ＶＳＳ又は所定の負電位とされることでしきい値
電圧Ｖｔｈｎが比較的大きくなり、相応して供給効率及
び供給電流が小さくなる。

【００９０】一方、図１１に示される第５の実施例で
は、図８及び図９の実施例と同様、内部電圧ＶＰＰの昇
圧がダブルブーストつまり２段の容量Ｃ４及びＣ３３に
よって行われ、内部ノードｂ２の昇圧後の電位は３×Ｖ
ＣＣとなるが、この内部ノードｂ２の高電位は、トラン
スファＭＯＳＦＥＴＰＣのしきい値電圧Ｖｔｈｐ分だけ
低くなる。このため、チャージポンプ回路ＰＣ０の供給
電流ＩＰＰは、ＩＰＰ＝（Ｃ／２）×（３×ＶＣＣ−Ｖｔｈｐ−ＶＰＰ）×η_c／Ｔ………… ……………（９）となる。また、本式から得られるチャージポンプ回路Ｐ
Ｃ０の等価的なポンプ容量Ｃ_iを、Ｃ_i＝（Ｃ／２）×（３×ＶＣＣ−Ｖｔｈｐ−ＶＰＰ）
×η_c／ＶＣＣとし、昇圧に寄与しないその他の容量をＣ_Lとすると
き、チャージポンプ回路ＰＣ０の供給効率ηは、やは
り、 η＝Ｃ_i／（２×Ｃ_L＋３×Ｃ_i）……………………………………（１０）となる。

【００９１】このため、上記（１０）式により得られる
チャージポンプ回路ＰＣ０の供給効率ηは、図１２に太
い実線で示されるように、図８及び図９の実施例に比較
して全体的にトランスファＭＯＳＦＥＴＰＣのしきい値
電圧Ｖｔｈｐ分だけ小さくなり、上記（９）式により得
られる供給電流ＩＰＰも、図１３に太い実線で示される
ように、供給効率ηと同様、図８及び図９の実施例に比
較して全体的にトランスファＭＯＳＦＥＴＰＣのしきい
値電圧Ｖｔｈｐ分だけ小さくなる。

【００９２】つまり、この実施例では、前記図８及び図
９の実施例に比較した場合、供給効率及び供給電流はや
や小さくなるが、トランスファＭＯＳＦＥＴＰＣのゲー
ト電位を制御するゲート電圧昇圧回路やレベルシフト回
路ＬＳＦが不要となり、チャージポンプ回路ＰＣ０の回
路構成をさらに簡素化することができる。ただ、内部電
圧ＶＰＰの電位がある程度大きくなると、トランスファ
ＭＯＳＦＥＴがＰチャンネル型であるため、ラッチアッ
プのおそれが生じる。

【００９３】図１４には、図１のダイナミック型ＲＡＭ
のＶＰＰ発生回路ＶＰＰＧに含まれるチャージポンプ回
路ＰＣ０の第６の実施例の部分的な回路図が示されてい
る。なお、この実施例のチャージポンプ回路ＰＣ０は、
前記図６ならびに図８ないし図１１の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。また、図１４には、チャージポンプ
回路ＰＣ０のゲート電圧昇圧回路に関する部分が部分的
に示されているが、前記実施例から明らかなように、チ
ャージポンプ回路ＰＣ０がｊ−１個の単位ブースト回路
を含む内部電圧昇圧回路やゲート電圧昇圧回路の出力電
圧を受けるＮチャンネル型の出力トランスファＭＯＳＦ
ＥＴを備えるものであることは言うまでもない。

【００９４】図１４において、この実施例のチャージポ
ンプ回路ＰＣ０は、その第２のノードつまりトランスフ
ァＭＯＳＦＥＴＰ８１〜Ｐ８ｊのソースが容量Ｃ２（第
１の容量）の一方の電極つまり上部電極、又は前段回路
の第１のノードつまり容量Ｃ３１〜Ｃ３ｊ−１の上部電
極に順次結合される形で実質直列結合されるｊ段の単位
ブースト回路ＵＢ１〜ＵＢｊを含む。これらの単位ブー
スト回路ＵＢ１〜ＵＢｊを構成する容量Ｃ３１〜Ｃ３ｊ
（第１の容量）の上部電極は、対応するＮチャンネル型
のプリチャージＭＯＳＦＥＴＮＣ１〜ＮＣｊを介して電
源電圧ＶＣＣに結合される。また、単位ブースト回路Ｕ
Ｂ１〜ＵＢｊは、内部ノードｎ２がロウレベルとされ内
部ノードｎ５がハイレベルとされることで、容量Ｃ３１
〜Ｃ３ｊに対するプリチャージ動作を行い、内部ノード
ｎ２がハイレベルとされ内部ノードｎ６がハイレベルと
されることで、前記のようなブースト動作を行う。この
とき、単位ブースト回路ＵＢ１〜ＵＢｊを構成する容量
Ｃ３１〜Ｃ３ｊは直列結合され、最終段の単位ブースト
回路ＵＢｊの容量Ｃ３ｊの上部電極には、（ｊ＋１）×
ＶＣＣなる高電位ＶＢが得られるものとなる。

【００９５】この実施例において、単位ブースト回路Ｕ
Ｂ１を構成するトランスファＭＯＳＦＥＴＰ８１及びＭ
ＯＳＦＥＴＮ９１のゲートには、第３の電位として電源
電圧ＶＣＣが供給され、他の単位ブースト回路ＵＢ２〜
ＵＢｊを構成するトランスファＭＯＳＦＥＴＰ８２〜Ｐ
８ｊならびにＭＯＳＦＥＴＮ９２〜Ｎ９ｊのゲートに
は、第３の電位として前段回路つまり単位ブースト回路
ＵＢ１〜ＵＢｊ−１の第１のノードつまり容量Ｃ３１〜
Ｃ３ｊ−１の上部電極における電位がそれぞれ供給され
る。このため、単位ブースト回路ＵＢ１〜ＵＢｊのブー
スト動作が行われるとき、これらのトランスファＭＯＳ
ＦＥＴＰ８１〜Ｐ８ｊならびにＭＯＳＦＥＴＮ９１〜Ｎ
９ｊのゲート・ドレイン間に印加される電圧は、生成さ
れる内部電圧ＶＰＰの電位に関係なくすべてＶＣＣとな
る。この結果、これらのＭＯＳＦＥＴの耐圧破壊をさら
に防止し、チャージポンプ回路ＰＣ０ひいてはダイナミ
ック型ＲＡＭの信頼性をさらに高めることができるもの
となる。

【００９６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）ダイナミック型ＲＡＭ等に内蔵されワード線の選
択電位を生成するＶＰＰ発生回路等の昇圧回路を、その
一方の電極が対応するプリチャージＭＯＳＦＥＴを介し
て第１の電位供給点に結合される第１の容量と、その一
方の電極が第１のノードに結合されさらに対応するプリ
チャージＭＯＳＦＥＴを介して第１の電位供給点に結合
される第２の容量，該第２の容量の他方の電極と第２の
電位供給点との間に直列形態に設けられそのゲートに第
３の電位を受けるＮチャンネル型の第１のＭＯＳＦＥＴ
及びそのゲートに第１の内部信号を受けるＮチャンネル
型の第２のＭＯＳＦＥＴ，ならびに第２の容量の他方の
電極と第２のノードとの間に設けられそのゲートに第３
の電位を受けるＰチャンネル型の第３のＭＯＳＦＥＴと
をそれぞれ含み、その第２のノードが第１の容量の一方
の電極又は前段回路の第１のノードに順次結合される形
で実質直列結合される１段又は複数段の単位ブースト回
路とを含む内部電圧昇圧回路もとに構成することで、所
望の高電位を有する内部電圧を容易に生成することがで
きるという効果が得られる。（２）上記（１）項により、動作電源の低電圧化が進む
ダイナミック型ＲＡＭ等に含まれるＶＰＰ発生回路等の
供給効率を高め、その供給電流を大きくすることができ
るという効果が得られる。

【００９７】（３）上記（１）項及び（２）項におい
て、内部電圧昇圧回路を構成する各単位ブースト回路の
第１及び第３のＭＯＳＦＥＴのゲートに、第１の電源電
圧電位あるいは前段の単位ブースト回路の第１のノード
における電位を第３の電位として供給することで、第１
及び第３のＭＯＳＦＥＴのゲート・ドレイン間に印加さ
れる電圧を小さくして、その耐圧破壊を防止できるとい
う効果が得られる。（４）上記（３）により、ＶＰＰ発生回路ひいてはこれ
を含むダイナミック型ＲＡＭ等の信頼性を高めることが
できるという効果が得られる。

【００９８】（５）上記（１）項ないし（４）項におい
て、内部電圧昇圧回路の出力端子と内部電圧供給点との
間にＮチャンネル型の出力トランスファＭＯＳＦＥＴを
設け、この出力トランスファＭＯＳＦＥＴのゲートに、
内部電圧昇圧回路と同様な構成とされ１段多い単位ブー
スト回路を含むゲート電圧昇圧回路の出力電圧を供給す
ることで、内部電圧の電位に関係なく、内部電圧昇圧回
路により生成された高電位が出力トランスファＭＯＳＦ
ＥＴのしきい値電圧によって低下されるのを防止するこ
とができるという効果が得られる。（６）上記（５）項により、動作電源の低電圧化が進む
ダイナミック型ＲＡＭ等に含まれるＶＰＰ発生回路の供
給効率をさらに高め、その供給電流をさらに大きくする
ことができるという効果が得られる。

【００９９】（７）上記（５）項及び（６）項におい
て、出力トランスファＭＯＳＦＥＴをＰチャンネルＭＯ
ＳＦＥＴに置き換え、そのゲートに、レベルシフト回路
により電位変換された制御電圧を印加することで、出力
トランスファＭＯＳＦＥＴのゲート電位を昇圧するため
のゲート電圧昇圧回路を削除し、ＶＰＰ発生回路の回路
構成を簡素化することができるという効果が得られる。（８）上記（５）項及び（６）項において、出力トラン
スファＭＯＳＦＥＴをダイオード形態とされるＮチャン
ネル又はＰチャンネルＭＯＳＦＥＴに置き換えること
で、ゲート電圧昇圧回路及びレベルシフト回路を削除
し、ＶＰＰ発生回路の回路構成をさらに簡素化すること
ができるという効果が得られる。

【０１００】（９）上記（１）項ないし（８）項におい
て、第１の電源電圧供給点とプリチャージＭＯＳＦＥＴ
のゲート及び第４の容量の一方の電極が結合される第１
の内部ノードとの間に、内部電圧昇圧回路又はゲート電
圧昇圧回路の出力電圧を受けるＮチャンネル型の第６の
ＭＯＳＦＥＴを設けることで、電源バンプ等により第１
の内部ノードの電位が不特定となるのを防止し、昇圧回
路ひいてはダイナミック型ＲＡＭ等の動作をさらに安定
化できるという効果が得られる。

【０１０１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
バンクを備えることができるし、ＶＰＰ発生回路ＶＰＰ
Ｇも、これに対応して任意数のワンショットパルス発生
回路，パルス合成回路ならびにチャージポンプ回路を備
えるものとなる。ダイナミック型ＲＡＭ及びそのＶＰＰ
発生回路ＶＰＰＧのブロック構成は、種々考えられる
し、電源電圧及び各内部電圧の極性及び絶対値ならびに
各信号の有効レベル等も、本実施例により制約されるこ
となく種々の実施形態をとりうる。

【０１０２】図２，図３，図４ならびに図５において、
ワンショットパルス発生回路ＯＰ０〜ＯＰ３，レベルセ
ンサＬＳ，発振回路ＯＳＣならびにパルス合成回路ＡＤ
Ｄ０〜ＡＤＤ３の具体的構成は、種々の実施形態をとり
うる。図６ならびに図８〜図１１において、チャージポ
ンプ回路ＰＣ０〜ＰＣ３は、任意段数の単位昇圧回路を
含むことができる。また、図１４において、単位ブース
ト回路ＵＢ１〜ＵＢｊを構成するＭＯＳＦＥＴＮ９１〜
Ｎ９ｊを、直列結合される複数のＮチャンネルＭＯＳＦ
ＥＴに置き換えることで、ブースト時にオフ状態とされ
るＭＯＳＦＥＴＮＡ１〜ＮＡｊの耐圧破壊をさらに防止
することができる。各実施例として示されるチャージポ
ンプ回路ＰＣ０の具体的回路構成やＭＯＳＦＥＴの導電
型等は、基本的論理条件が変わらない限り種々の実施形
態をとりうる。

【０１０３】図７において、チャージポンプ回路ＰＣ０
の各内部信号の絶対的なレベル及び時間関係は、本発明
の主旨に影響を与えない。

【０１０４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭのＶＰＰ発生回路に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、ダイナミック型ＲＡＭの他の各種の昇圧回路や同様
な昇圧回路を含む各種のメモリ集積回路装置及び論理集
積回路装置等にも適用できる。この発明は、少なくとも
ブースト用の容量を含む昇圧回路ならびにこれを含む装
置又はシステムに広く適用できる。

【０１０５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等に
内蔵されワード線の選択電位を生成するＶＰＰ発生回路
等の昇圧回路を、その一方の電極が対応するプリチャー
ジＭＯＳＦＥＴを介して第１の電位供給点に結合される
第１の容量と、その一方の電極が第１のノードに結合さ
れさらに対応するプリチャージＭＯＳＦＥＴを介して第
１の電位供給点に結合される第２の容量，該第２の容量
の他方の電極と第２の電位供給点との間に直列形態に設
けられそのゲートに第３の電位を受けるＮチャンネル型
の第１のＭＯＳＦＥＴ及びそのゲートに第１の内部信号
を受けるＮチャンネル型の第２のＭＯＳＦＥＴ，ならび
に第２の容量の他方の電極と第２のノードとの間に設け
られそのゲートに第３の電位を受けるＰチャンネル型の
第３のＭＯＳＦＥＴとをそれぞれ含み、その第２のノー
ドが第１の容量の一方の電極又は前段回路の第１のノー
ドに順次結合される形で実質直列結合される１段又は複
数段の単位ブースト回路とを含む内部電圧昇圧回路もと
に構成することで、所望の高電位とされる内部電圧を容
易に生成することができ、動作電源の低電圧化が進むダ
イナミック型ＲＡＭ等に含まれるＶＰＰ発生回路等の供
給効率を高め、その供給電流を大きくすることができ
る。

【０１０６】上記内部電圧昇圧回路を構成する各単位ブ
ースト回路の第１及び第３のＭＯＳＦＥＴのゲートに、
第１の電源電圧電位あるいは前段の単位ブースト回路の
第１のノードにおける電位を第３の電位として供給する
ことで、第１及び第３のＭＯＳＦＥＴのゲート・ドレイ
ン間に印加される電圧を小さくして、その耐圧破壊を防
止することができ、これによってＶＰＰ発生回路ひいて
はこれを含むダイナミック型ＲＡＭ等の信頼性を高める
ことができる。

【０１０７】上記内部電圧昇圧回路の出力端子と内部電
圧供給点との間にＰチャンネル型又はＮチャンネル型の
出力トランスファＭＯＳＦＥＴを設け、この出力トラン
スファＭＯＳＦＥＴのゲートに、内部電圧昇圧回路と同
様な構成とされ１段多い単位ブースト回路を含むゲート
電圧昇圧回路の出力電圧又はレベルシフト回路により電
位変換された制御電圧を供給することで、内部電圧の電
位に関係なく、内部電圧昇圧回路により生成された高電
位が出力トランスファＭＯＳＦＥＴのしきい値電圧によ
って低下されるのを防止することができ、これによって
ＶＰＰ発生回路ひいてはこれを含むダイナミック型ＲＡ
Ｍ等の供給効率をさらに高め、その供給電流をさらに大
きくすることができる。

【０１０８】第１の電源電圧供給点と上記プリチャージ
ＭＯＳＦＥＴのゲート及び第４の容量の一方の電極が結
合される第１の内部ノードとの間に、内部電圧昇圧回路
又はゲート電圧昇圧回路を構成する所定の単位ブースト
回路の昇圧電圧を受けるＮチャンネル型の第６のＭＯＳ
ＦＥＴを設けることで、電源バンプ等により第１の内部
ノードの電位が不特定となるのを防止でき、ＶＰＰ発生
回路ひいてはダイナミック型ＲＡＭ等の動作をさらに安
定化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭのＶＰＰ発生回路
に含まれるワンショットパルス発生回路の一実施例を示
す回路図である。

【図３】図１のダイナミック型ＲＡＭのＶＰＰ発生回路
に含まれるレベルセンサの一実施例を示す回路図であ
る。

【図４】図１のダイナミック型ＲＡＭのＶＰＰ発生回路
に含まれる発振回路の一実施例を示す回路図である。

【図５】図１のダイナミック型ＲＡＭのＶＰＰ発生回路
に含まれるパルス合成回路の一実施例を示す回路図であ
る。

【図６】図１のダイナミック型ＲＡＭのＶＰＰ発生回路
に含まれるチャージポンプ回路の第１の実施例を示す回
路図である。

【図７】図６のチャージポンプ回路の一実施例を示す信
号波形図である。

【図８】図１のダイナミック型ＲＡＭのＶＰＰ発生回路
に含まれるチャージポンプ回路の第２の実施例を示す回
路図である。

【図９】図１のダイナミック型ＲＡＭのＶＰＰ発生回路
に含まれるチャージポンプ回路の第３の実施例を示す回
路図である。

【図１０】図１のダイナミック型ＲＡＭのＶＰＰ発生回
路に含まれるチャージポンプ回路の第４の実施例を示す
回路図である。

【図１１】図１のダイナミック型ＲＡＭのＶＰＰ発生回
路に含まれるチャージポンプ回路の第５の実施例を示す
回路図である。

【図１２】図６ならびに図８ないし図１１のチャージポ
ンプ回路の供給効率を説明するための一実施例を示す特
性図である。

【図１３】図６ならびに図８ないし図１１のチャージポ
ンプ回路の供給電流を説明するための一実施例を示す特
性図である。

【図１４】図１のダイナミック型ＲＡＭのＶＰＰ発生回
路に含まれるチャージポンプ回路の第６の実施例を示す
部分的な回路図である。

【図１５】従来のチャージポンプ回路の一例を示す回路
図である。

【符号の説明】

ＩＦ……インターフェイス回路、ＢＡＮＫ０〜ＢＡＮＫ
３……バンク、ＡＲＹ０〜ＡＲＹ３……メモリアレイ、
ＢＣ０〜ＢＣ３……バンクコントローラ、ＲＢＡ……ロ
ウバンクアドレス信号、ＣＢＡ……カラムバンクアドレ
ス信号、ＢＲ０〜ＢＲ３……ロウバンク選択信号、ＲＤ
０〜ＲＤ３……ロウアドレスデコーダ、ＲＡ……ロウア
ドレス信号、ＳＡ……センスアンプ、ＣＤ……カラムア
ドレスデコーダ、ＣＡ……カラムアドレス信号、ＶＰＰ
Ｇ……ＶＰＰ発生回路、ＯＰ０〜ＯＰ３……ワンショッ
トパルス発生回路、ＬＳ……レベルセンサ、ＶＰＰ……
ワード線選択電圧、ＶＲ……参照電圧、ＯＳＣ……発振
回路、ＡＤＤ０〜ＡＤＤ３……パルス合成回路、ＰＣ０
〜ＰＣ３……チャージポンプ回路。ＵＢ１〜ＵＢｊ……
単位ブースト回路、ＬＳＦ……レベルシフト回路。ＵＶ
Ｂ１〜ＵＶＢｋ……単位昇圧回路、Ｓ１〜Ｓ２……スイ
ッチ。ＤＥＴ……内部制御信号、ＰＣＣ０……チャージ
ポンプ制御信号。Ｐ１〜ＰＣ，Ｐ８１〜Ｐ８ｊ……Ｐチ
ャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＵ，Ｎ９１〜Ｎ９ｊ，
ＮＡ１〜ＮＡｊ，ＮＣ１〜ＮＣｊ，Ｎａ〜Ｎｆ……Ｎチ
ャンネルＭＯＳＦＥＴ、Ｒ１〜Ｒ８……抵抗、Ｃ１〜Ｃ
５，Ｃ１１〜Ｃ１８，Ｃ３１〜Ｃ３ｊ，Ｃａ〜Ｃｅ，Ｃ
ｏ……容量、Ｖ１〜ＶＭ，Ｖａ〜Ｖｄ……インバータ、
ＥＯ１……排他的論理和回路、ＮＯ１〜ＮＯ６……ノア
（ＮＯＲ）ゲート、ｎ１〜ｎ８，ｂ１〜ｂ４，ｎａ〜ｎ
ｂ，ｎｖ，ｎ１１〜ｎ１ｋ……内部ノード、ＶＣＣ……
電源電圧、ＶＳＳ……接地電位、ＶＰＰ，ＶＤＬ……内
部電圧。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ１１Ｃ 17/00 ６３２Ａ

Claims

【特許請求の範囲】

【請求項１】その一方の電極が対応するプリチャージ
ＭＯＳＦＥＴを介して第１の電位供給点に結合される第
１の容量と、その一方の電極が第１のノードに結合されさらに対応す
るプリチャージＭＯＳＦＥＴを介して上記第１の電位供
給点に結合される第２の容量と、該第２の容量の他方の
電極と第２の電位供給点との間に直列形態に設けられそ
のゲートに第３の電位を受ける第１導電型の第１のＭＯ
ＳＦＥＴ及びそのゲートに第１の内部信号を受ける第１
導電型の第２のＭＯＳＦＥＴと、上記第２の容量の他方
の電極と第２のノードとの間に設けられそのゲートに上
記第３の電位を受ける第２導電型の第３のＭＯＳＦＥＴ
とを含む単位ブースト回路とを含み、上記単位ブースト回路の上記第２のノードが上記第１の
容量の一方の電極に結合されてなることを特徴とする昇
圧回路。
【請求項２】請求項１において、上記第１の容量及び単位ブースト回路は、ゲート電圧昇
圧回路を構成するものであって、上記昇圧回路は、さらに、その一方の電極が対応するプリチャージＭＯＳＦＥＴを
介して上記第１の電位供給点に結合される第３の容量を
含む内部電圧昇圧回路と、上記第３の容量の一方の電極と内部電圧供給点との間に
設けられそのゲートに上記ゲート電圧昇圧回路の出力電
圧を受ける第１導電型の出力トランスファＭＯＳＦＥＴ
とを含むものであることを特徴とする昇圧回路。
【請求項３】請求項２において、上記内部電圧昇圧回路は、さらに、その上記第２のノードが上記第３の容量の一方の電極又
は前段回路の上記第１のノードに順次結合される形で実
質直列結合されるｉ個の上記単位ブースト回路を含むも
のであって、上記ゲート電圧昇圧回路は、その上記第２のノードが上記第１の容量の一方の電極又
は前段回路の上記第１のノードに順次結合される形で実
質直列結合されるｉ＋１個の上記単位ブースト回路を含
むものであることを特徴とする昇圧回路。
【請求項４】請求項１において、上記第１の容量及び単位ブースト回路は、内部電圧昇圧
回路を構成するものであって、上記昇圧回路は、さらに、上記内部電圧供給点における内部電圧を高電位側動作電
源とし、上記第２の電位を低電位側動作電源とし、かつ
第２の内部信号に従ってその出力信号を選択的に有効レ
ベルとするレベルシフト回路と、上記第１の容量の一方の電極と内部電圧供給点との間に
設けられそのゲートに上記レベルシフト回路の出力信号
を受ける第２導電型の出力トランスファＭＯＳＦＥＴと
を含むものであることを特徴とする昇圧回路。
【請求項５】請求項１において、上記第１の容量及び単位ブースト回路は、内部電圧昇圧
回路を構成するものであって、上記昇圧回路は、さらに、上記第１の容量の一方の電極と内部電圧供給点との間に
設けられ上記第１の容量の一方の電極側をアノードとす
る形でダイオード形態とされる第１導電型又は第２導電
型の出力トランスファＭＯＳＦＥＴを含むものであるこ
とを特徴とする昇圧回路。
【請求項６】請求項１，請求項２，請求項３，請求項
４又は請求項５において、上記プリチャージＭＯＳＦＥＴのゲートは、第１の内部
ノードに結合されるものであって、上記昇圧回路は、さらに、その一方の電極が上記第１の内部ノードに結合される第
４の容量と、第１の電位供給点と上記第１の内部ノードとの間に設け
られ上記第１の内部ノード側をアノードとする形でダイ
オード形態とされる所定数の第１導電型の第４のＭＯＳ
ＦＥＴと、第１の電位供給点と上記第１の内部ノードとの間に設け
られ上記第１の電位供給点側をアノードとする形でダイ
オード形態とされる所定数の第１導電型の第５のＭＯＳ
ＦＥＴと、上記第１の電位供給点と上記第１の内部ノードとの間に
設けられそのゲートが上記第１又は第３の容量の一方の
電極に結合される第１導電型の第６のＭＯＳＦＥＴを含
むものであることを特徴とする昇圧回路。
【請求項７】請求項１，請求項２，請求項３，請求項
４，請求項５又は請求項６において、上記第１の電位供給点は、第１の電源電圧供給点であ
り、上記第２の電位供給点は、第２の電源電圧供給点で
あって、上記第３の電位は、第１の電源電圧電位であることを特
徴とする昇圧回路。
【請求項８】請求項１，請求項２，請求項３，請求項
４，請求項５又は請求項６において、上記第１の電位供給点は、第１の電源電圧供給点であ
り、上記第２の電位供給点は、第２の電源電圧供給点で
あって、上記第３の電位は、前段の上記単位ブースト回路の上記
第１のノードにおける電位であることを特徴とする昇圧
回路。
【請求項９】請求項１，請求項２，請求項３，請求項
４，請求項５，請求項６，請求項７又は請求項８におい
て、上記昇圧回路は、複数のバンクを具備するダイナミック
型ＲＡＭに含まれ、かつ上記バンクのそれぞれに対応し
て設けられるものであって、上記内部電圧供給点における内部電圧は、上記バンクを
構成するワード線の選択電位として用いられるものであ
ることを特徴とする昇圧回路。