JP2000215690A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 バーンインテスト時において、昇圧電源回路
における半導体素子を破壊させることなく、安定して昇
圧電圧を供給する。 【解決手段】 バーンインテストが設定されると、テス
ト制御信号ＳＷがブースト切り替え制御部１５に入力さ
れてインバータ２２からＨｉ信号が出力され、ノード
Ｂ，ＤがＨｉレベル固定される。よって、トランジスタ
３２は、静電容量素子３４だけでブーストされるシング
ルブーストレベルによって駆動されて昇圧電圧ＶPPを出
力する。また、通常の電源電圧ＶCCの場合には、テスト
制御信号ＳＷがＬｏレベルとなり、静電容量素子３３，
３４によってブーストされたダブルブーストとなり、ダ
ブルブーストを用いてトランジスタ３２をＯＮさせるこ
とによって昇圧電圧ＶPPを出力する。
における半導体素子を破壊させることなく、安定して昇
圧電圧を供給する。 【解決手段】 バーンインテストが設定されると、テス
ト制御信号ＳＷがブースト切り替え制御部１５に入力さ
れてインバータ２２からＨｉ信号が出力され、ノード
Ｂ，ＤがＨｉレベル固定される。よって、トランジスタ
３２は、静電容量素子３４だけでブーストされるシング
ルブーストレベルによって駆動されて昇圧電圧ＶPPを出
力する。また、通常の電源電圧ＶCCの場合には、テスト
制御信号ＳＷがＬｏレベルとなり、静電容量素子３３，
３４によってブーストされたダブルブーストとなり、ダ
ブルブーストを用いてトランジスタ３２をＯＮさせるこ
とによって昇圧電圧ＶPPを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、電源供給の安定化
技術に関し、特に、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）における昇圧電源
の安定供給に適用して有効な技術に関するものである。
技術に関し、特に、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）における昇圧電源
の安定供給に適用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、Ｄ
ＲＡＭなどの半導体集積回路装置においては、メモリセ
ルのＳ／Ｎ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ｒａｔ
ｉｏ）を向上させるためにワード線電位を昇圧するワー
ド線昇圧方式がある。
ＲＡＭなどの半導体集積回路装置においては、メモリセ
ルのＳ／Ｎ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ｒａｔ
ｉｏ）を向上させるためにワード線電位を昇圧するワー
ド線昇圧方式がある。
【０００３】このワード線昇圧方式の半導体集積回路装
置では、動作電圧である電源電圧ＶCCを、該半導体集積
回路装置内部に設けられた昇圧電源回路によって昇圧
し、ワード線電位ＶPPとして供給している。
置では、動作電圧である電源電圧ＶCCを、該半導体集積
回路装置内部に設けられた昇圧電源回路によって昇圧
し、ワード線電位ＶPPとして供給している。
【０００４】また、昇圧電源回路は、リングオシレータ
により昇圧部に設けられたポンピングキャパシタを駆動
することによって負荷に電荷を供給し、レベルを上昇さ
せている。
により昇圧部に設けられたポンピングキャパシタを駆動
することによって負荷に電荷を供給し、レベルを上昇さ
せている。
【０００５】このポンピングキャパシタによるブースト
は、電源電圧ＶCCの３倍程度までブーストアップ（３Ｖ
CC）されたレベルが用いられており、３ＶCCのレベルに
よってトランスファゲートをＯＮさせる、いわゆるトラ
ンスファダブルブースト昇圧電源回路によって昇圧電圧
ＶPPが生成されている。
は、電源電圧ＶCCの３倍程度までブーストアップ（３Ｖ
CC）されたレベルが用いられており、３ＶCCのレベルに
よってトランスファゲートをＯＮさせる、いわゆるトラ
ンスファダブルブースト昇圧電源回路によって昇圧電圧
ＶPPが生成されている。
【０００６】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ３１
５〜Ｐ３２２があり、この文献には、ＤＲＡＭに設けら
れた昇圧電源回路方式が記載されている。
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ３１
５〜Ｐ３２２があり、この文献には、ＤＲＡＭに設けら
れた昇圧電源回路方式が記載されている。
【０００７】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。
【０００８】半導体集積回路装置においては、小型化の
ために半導体素子が微細化され、トランジスタのゲート
酸化膜厚も薄膜化される傾向にある。
ために半導体素子が微細化され、トランジスタのゲート
酸化膜厚も薄膜化される傾向にある。
【０００９】たとえば、３．３Ｖ程度の電源電圧ＶCCが
供給される半導体集積回路装置の場合、バーンインテス
ト時には、定格を越える５．０Ｖ程度の電圧が電源電圧
ＶCCとして印加されることになる。トランスファダブル
ブースト昇圧電源回路では、前述したように３ＶCCのレ
ベルがトランスファゲートに印加される。
供給される半導体集積回路装置の場合、バーンインテス
ト時には、定格を越える５．０Ｖ程度の電圧が電源電圧
ＶCCとして印加されることになる。トランスファダブル
ブースト昇圧電源回路では、前述したように３ＶCCのレ
ベルがトランスファゲートに印加される。
【００１０】よって、トランスファゲートであるＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタのゲート−ソース間には２ＶCC／ｔＯ
Ｘの電界がかかることになり、該ＭＯＳトランジスタに
は、素子耐圧を越える強電界がかかる恐れが生じてしま
い、トランジスタの破壊などが発生し、半導体集積回路
装置の動作不良などが発生するという問題がある。
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタのゲート−ソース間には２ＶCC／ｔＯ
Ｘの電界がかかることになり、該ＭＯＳトランジスタに
は、素子耐圧を越える強電界がかかる恐れが生じてしま
い、トランジスタの破壊などが発生し、半導体集積回路
装置の動作不良などが発生するという問題がある。
【００１１】本発明の目的は、バーンインテスト時にお
いて、昇圧電源回路における半導体素子を破壊させるこ
となく、安定して昇圧電圧を供給することのできる半導
体集積回路装置を提供することにある。
いて、昇圧電源回路における半導体素子を破壊させるこ
となく、安定して昇圧電圧を供給することのできる半導
体集積回路装置を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、本発明の半導体集積回路装置
は、電源電圧よりも高い第１の電圧レベルによって高レ
ベル電圧を出力するトランスファゲートを駆動させ、電
源電圧から高レベル電圧を生成する第１の昇圧部と、第
１の電圧レベルよりも低い第２の電圧レベルによって高
レベル電圧を出力するトランスファゲートを駆動させ、
電源電圧から高レベル電圧を生成する第２の昇圧部とか
らなる昇圧電源部と、テスト制御信号に基づいて該昇圧
電源部に切り替え制御信号を出力し、第１の昇圧部また
は第２の昇圧部のいずれかを動作させるブースト切り替
え制御部とよりなる昇圧電源発生手段を備えたものであ
る。
は、電源電圧よりも高い第１の電圧レベルによって高レ
ベル電圧を出力するトランスファゲートを駆動させ、電
源電圧から高レベル電圧を生成する第１の昇圧部と、第
１の電圧レベルよりも低い第２の電圧レベルによって高
レベル電圧を出力するトランスファゲートを駆動させ、
電源電圧から高レベル電圧を生成する第２の昇圧部とか
らなる昇圧電源部と、テスト制御信号に基づいて該昇圧
電源部に切り替え制御信号を出力し、第１の昇圧部また
は第２の昇圧部のいずれかを動作させるブースト切り替
え制御部とよりなる昇圧電源発生手段を備えたものであ
る。
【００１５】また、本発明の半導体集積回路装置は、前
記第１、第２の昇圧部を１つの回路により構成したもの
である。
記第１、第２の昇圧部を１つの回路により構成したもの
である。
【００１６】さらに、本発明の半導体集積回路装置は、
前記ブースト切り替え制御部に入力されるテスト制御信
号が、バーンインテストの設定の際に制御回路から出力
される信号よりなるものである。
前記ブースト切り替え制御部に入力されるテスト制御信
号が、バーンインテストの設定の際に制御回路から出力
される信号よりなるものである。
【００１７】また、本発明の半導体集積回路装置は、前
記第１の電圧レベルが電源電圧の３倍にブーストされた
レベルであり、前記第２の電圧レベルが電源電圧の２倍
にブーストされたレベルよりなるものである。
記第１の電圧レベルが電源電圧の３倍にブーストされた
レベルであり、前記第２の電圧レベルが電源電圧の２倍
にブーストされたレベルよりなるものである。
【００１８】以上のことにより、バーンインテストなど
の通常よりも高い電源電圧が印加される場合には、通常
よりも低い電圧レベルである第２の電圧レベルを用いて
トランスファゲートを駆動させるので、昇圧電源部のト
ランジスタにかかる電界強度を耐圧以下にすることがで
きるので半導体集積回路装置の信頼性を向上することが
できる。
の通常よりも高い電源電圧が印加される場合には、通常
よりも低い電圧レベルである第２の電圧レベルを用いて
トランスファゲートを駆動させるので、昇圧電源部のト
ランジスタにかかる電界強度を耐圧以下にすることがで
きるので半導体集積回路装置の信頼性を向上することが
できる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２０】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられた昇圧電源回路の回路図である。
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられた昇圧電源回路の回路図である。
【００２１】本実施の形態において、ＤＲＡＭであるメ
モリ（半導体集積回路装置）１には、記憶の最小単位で
あるメモリセルが規則正しくアレイ状に並べられてメモ
リマット２が設けられている。
モリ（半導体集積回路装置）１には、記憶の最小単位で
あるメモリセルが規則正しくアレイ状に並べられてメモ
リマット２が設けられている。
【００２２】このメモリマット２には、ワードドライバ
３およびローデコーダ４が接続されており、ワードドラ
イバ３はローデコーダ４の出力を受けてワード線に選択
パルス電圧を与え、ローデコーダ４はメモリマット２の
内、ロー（行）方向のワード線を選択する。
３およびローデコーダ４が接続されており、ワードドラ
イバ３はローデコーダ４の出力を受けてワード線に選択
パルス電圧を与え、ローデコーダ４はメモリマット２の
内、ロー（行）方向のワード線を選択する。
【００２３】また、メモリマット２には、センスアンプ
５が接続されており、このセンスアンプ５は、メモリマ
ット２のセル読み出し信号を増幅する。センスアンプ５
には、カラムドライバ６ならびにカラムデコーダ７が接
続されている。カラムドライバ６は、カラムデコーダ７
の出力を受けてビット線に選択パルス電圧を与え、カラ
ムデコーダ７は、カラム（列）方向のビット線を選択す
る。
５が接続されており、このセンスアンプ５は、メモリマ
ット２のセル読み出し信号を増幅する。センスアンプ５
には、カラムドライバ６ならびにカラムデコーダ７が接
続されている。カラムドライバ６は、カラムデコーダ７
の出力を受けてビット線に選択パルス電圧を与え、カラ
ムデコーダ７は、カラム（列）方向のビット線を選択す
る。
【００２４】また、ローデコーダ４には、ローアドレス
バッファ８が接続されており、このローアドレスバッフ
ァ８は、ロー方向のアドレス信号が入力され、それぞれ
の内部アドレス信号を発生させてローデコーダ４に出力
する。
バッファ８が接続されており、このローアドレスバッフ
ァ８は、ロー方向のアドレス信号が入力され、それぞれ
の内部アドレス信号を発生させてローデコーダ４に出力
する。
【００２５】さらに、カラムデコーダ７には、カラムア
ドレスバッファ９が接続されており、該カラムアドレス
バッファ９は、カラム方向のアドレス信号が入力され、
それぞれの内部アドレス信号を発生させてカラムデコー
ダ７に出力する。
ドレスバッファ９が接続されており、該カラムアドレス
バッファ９は、カラム方向のアドレス信号が入力され、
それぞれの内部アドレス信号を発生させてカラムデコー
ダ７に出力する。
【００２６】また、センスアンプ５には、制御回路１０
が接続されている。この制御回路１０は、データ入力バ
ッファ１１、データ出力バッファ１２とも接続されてい
る。
が接続されている。この制御回路１０は、データ入力バ
ッファ１１、データ出力バッファ１２とも接続されてい
る。
【００２７】制御回路１０は、センスアンプ５、データ
入力バッファ１１、およびデータ出力バッファ１２にお
けるデータのやり取りの制御を行う。データ入力バッフ
ァ１１は、入力データを所定のタイミングにより取り込
み、データ出力バッファ１２は、出力データを所定のタ
イミングによって出力する。
入力バッファ１１、およびデータ出力バッファ１２にお
けるデータのやり取りの制御を行う。データ入力バッフ
ァ１１は、入力データを所定のタイミングにより取り込
み、データ出力バッファ１２は、出力データを所定のタ
イミングによって出力する。
【００２８】さらに、メモリマット２、ロードライバ
３、およびローデコーダ４には、昇圧電源回路（昇圧電
源発生手段）１３が接続されており、センスアンプ５に
は、降圧電源回路１４が接続されている。昇圧電源回路
１３は、メモリ１の動作電圧となる、たとえば、３．３
Ｖ程度の電源電圧ＶCCを昇圧して、たとえば、５．０Ｖ
程度の昇圧電圧（高レベル電圧）ＶPPを生成する。
３、およびローデコーダ４には、昇圧電源回路（昇圧電
源発生手段）１３が接続されており、センスアンプ５に
は、降圧電源回路１４が接続されている。昇圧電源回路
１３は、メモリ１の動作電圧となる、たとえば、３．３
Ｖ程度の電源電圧ＶCCを昇圧して、たとえば、５．０Ｖ
程度の昇圧電圧（高レベル電圧）ＶPPを生成する。
【００２９】この昇圧電圧ＶPPを前述したメモリマット
２、ロードライバ３、ローデコーダ４に供給され、ワー
ド線電位などに用いられる。また、降圧電源回路１４
は、電源電圧ＶCCを降圧して降圧電圧ＶDLを生成し、メ
モリマット２に供給している。
２、ロードライバ３、ローデコーダ４に供給され、ワー
ド線電位などに用いられる。また、降圧電源回路１４
は、電源電圧ＶCCを降圧して降圧電圧ＶDLを生成し、メ
モリマット２に供給している。
【００３０】次に、昇圧電源回路１３の回路構成につい
て、図２を用いて説明する。
て、図２を用いて説明する。
【００３１】昇圧電源回路１３は、図２に示すように、
ブースト切り替え制御部１５、および昇圧回路（第１，
第２の昇圧部、昇圧電源部）１６から構成されている。
ブースト切り替え制御部１５は、メモリ１に設けられた
テスト時の制御を行うテスト制御回路から出力されたテ
スト制御信号ＳＷに基づいて切り替え制御信号ＳＣを出
力する。
ブースト切り替え制御部１５、および昇圧回路（第１，
第２の昇圧部、昇圧電源部）１６から構成されている。
ブースト切り替え制御部１５は、メモリ１に設けられた
テスト時の制御を行うテスト制御回路から出力されたテ
スト制御信号ＳＷに基づいて切り替え制御信号ＳＣを出
力する。
【００３２】昇圧回路１６は、切り替え制御信号ＳＣに
基づいてシングルブースト（第２の電圧レベル）による
ポンピング動作、またはダブルブースト（第１の電圧レ
ベル）によるポンピング動作を切り替えて昇圧を行い、
昇圧電圧ＶPPを生成する。
基づいてシングルブースト（第２の電圧レベル）による
ポンピング動作、またはダブルブースト（第１の電圧レ
ベル）によるポンピング動作を切り替えて昇圧を行い、
昇圧電圧ＶPPを生成する。
【００３３】ブースト切り替え制御部１５は、Ｐチャネ
ルＭＯＳのトランジスタ１７、ＮチャネルＭＯＳである
トランジスタ１８〜２０、インバータ２１，２２、２入
力の否定論理積回路２３、ならびに２入力の否定論理和
回路２４から構成されている。
ルＭＯＳのトランジスタ１７、ＮチャネルＭＯＳである
トランジスタ１８〜２０、インバータ２１，２２、２入
力の否定論理積回路２３、ならびに２入力の否定論理和
回路２４から構成されている。
【００３４】また、昇圧回路１６は、ＰチャネルＭＯＳ
のトランジスタ２５、ＮチャネルＭＯＳのトランジスタ
２６〜３２、静電容量素子３３〜３６、およびインバー
タ３７によって構成されている。
のトランジスタ２５、ＮチャネルＭＯＳのトランジスタ
２６〜３２、静電容量素子３３〜３６、およびインバー
タ３７によって構成されている。
【００３５】否定論理積回路２３の一方の入力部には、
ディテクタによって動作制御されるリングオシレータに
よって生成された所定周波数のパルスＯＳＣが入力され
るように接続されている。このパルスＯＳＣは、否定論
理和回路２４の他方の入力部にも入力されるように接続
されている。
ディテクタによって動作制御されるリングオシレータに
よって生成された所定周波数のパルスＯＳＣが入力され
るように接続されている。このパルスＯＳＣは、否定論
理和回路２４の他方の入力部にも入力されるように接続
されている。
【００３６】否定論理積回路２３の他方の入力部には、
前述したテスト制御回路から出力されるテスト制御信号
ＳＷが入力されるように接続されている。このテスト制
御信号ＳＷは、トランジスタ１８のゲート、インバータ
２１の入力部、および否定論理和回路２４の一方の入力
部にも入力されるように接続されている。
前述したテスト制御回路から出力されるテスト制御信号
ＳＷが入力されるように接続されている。このテスト制
御信号ＳＷは、トランジスタ１８のゲート、インバータ
２１の入力部、および否定論理和回路２４の一方の入力
部にも入力されるように接続されている。
【００３７】否定論理和回路２３の出力部には、トラン
ジスタ１７のゲートが接続されており、トランジスタ１
７の一方の接続部には、電源電圧ＶCCが供給されてい
る。トランジスタ１７の他方の接続部には、トランジス
タ１８，１９の一方の接続部が接続されている。
ジスタ１７のゲートが接続されており、トランジスタ１
７の一方の接続部には、電源電圧ＶCCが供給されてい
る。トランジスタ１７の他方の接続部には、トランジス
タ１８，１９の一方の接続部が接続されている。
【００３８】トランジスタ１８の他方の接続部には、昇
圧回路１６におけるトランジスタ３０の他方の接続部、
トランジスタ３１の一方の接続部、静電容量素子３４の
他方の接続部がそれぞれ接続されている。
圧回路１６におけるトランジスタ３０の他方の接続部、
トランジスタ３１の一方の接続部、静電容量素子３４の
他方の接続部がそれぞれ接続されている。
【００３９】トランジスタ１９のゲートには、電源電圧
ＶCCが供給されており、他方の接続部には、トランジス
タ２０の一方の接続部が接続されている。トランジスタ
２０のゲートには、インバータ２１の出力部が接続され
ており、該トランジスタ２０の他方の接続部には基準電
位ＶSSが接続されている。
ＶCCが供給されており、他方の接続部には、トランジス
タ２０の一方の接続部が接続されている。トランジスタ
２０のゲートには、インバータ２１の出力部が接続され
ており、該トランジスタ２０の他方の接続部には基準電
位ＶSSが接続されている。
【００４０】否定論理和回路２４の出力部には、インバ
ータ２２の入力部が接続されており、このインバータ２
２の出力部には、昇圧回路１６における静電容量素子３
３の他方の接続部が接続されている。
ータ２２の入力部が接続されており、このインバータ２
２の出力部には、昇圧回路１６における静電容量素子３
３の他方の接続部が接続されている。
【００４１】また、昇圧回路１６において、インバータ
３７の入力部には、パルスＯＳＣが入力されており、こ
のインバータ３７の出力部には静電容量素子３６の一方
の接続部、トランジスタ３１のゲートが接続されてい
る。
３７の入力部には、パルスＯＳＣが入力されており、こ
のインバータ３７の出力部には静電容量素子３６の一方
の接続部、トランジスタ３１のゲートが接続されてい
る。
【００４２】静電容量素子３６の他方の接続部には、ト
ランジスタ２６の他方の接続部、トランジスタ２７〜２
９のゲートが、それぞれ接続されている。トランジスタ
２６〜２９の一方の接続部には、電源電圧ＶCCが供給さ
れている。
ランジスタ２６の他方の接続部、トランジスタ２７〜２
９のゲートが、それぞれ接続されている。トランジスタ
２６〜２９の一方の接続部には、電源電圧ＶCCが供給さ
れている。
【００４３】トランジスタ２６のゲートには、トランジ
スタ２９の他方の接続部、トランジスタ（トランスファ
ゲート）３２のゲート、ならびに静電容量素子３４の一
方の接続部がそれぞれ接続されている。
スタ２９の他方の接続部、トランジスタ（トランスファ
ゲート）３２のゲート、ならびに静電容量素子３４の一
方の接続部がそれぞれ接続されている。
【００４４】トランジスタ２７の他方の接続部には、ト
ランジスタ３２の一方の接続部、静電容量素子３５の一
方の接続部が接続されている。また、トランジスタ３２
の他方の接続部が、昇圧電圧ＶPPの出力部となる。静電
容量素子３５の他方の接続部には、パルスＯＳＣが入力
されるように接続されている。
ランジスタ３２の一方の接続部、静電容量素子３５の一
方の接続部が接続されている。また、トランジスタ３２
の他方の接続部が、昇圧電圧ＶPPの出力部となる。静電
容量素子３５の他方の接続部には、パルスＯＳＣが入力
されるように接続されている。
【００４５】トランジスタ２８の他方の接続部には、ト
ランジスタ２５の一方の接続部静電容量素子３３の一方
の接続部が接続されており、トランジスタ２５，３０の
ゲートには電源電圧ＶCCが供給されている。
ランジスタ２５の一方の接続部静電容量素子３３の一方
の接続部が接続されており、トランジスタ２５，３０の
ゲートには電源電圧ＶCCが供給されている。
【００４６】トランジスタ２５の他方の接続部には、ト
ランジスタ３０の一方の接続部が接続されており、トラ
ンジスタ３１の他方の接続部には基準電位ＶSSが接続さ
れている。
ランジスタ３０の一方の接続部が接続されており、トラ
ンジスタ３１の他方の接続部には基準電位ＶSSが接続さ
れている。
【００４７】次に、本実施の形態の作用について説明す
る。
る。
【００４８】まず、メモリ１がバーンインテストされる
場合、メモリ１には、外部クロック信号に同期した４つ
のコマンド制御信号組み合わせ（チップセレクト／ Ｃ
Ｓ、ローアドレスストローブ／ＲＡＳ、カラムアドレス
ストローブ／ＣＡＳ、ライトイネーブル／ＷＥ）による
ＭＲＳ（Ｍｏｄｅ Ｒｅｓｉｓｔｏｒ Ｓｅｔ）コマン
ドと、特定のアドレス端子に入力される信号とによって
バーンインテストの設定が行われる。
場合、メモリ１には、外部クロック信号に同期した４つ
のコマンド制御信号組み合わせ（チップセレクト／ Ｃ
Ｓ、ローアドレスストローブ／ＲＡＳ、カラムアドレス
ストローブ／ＣＡＳ、ライトイネーブル／ＷＥ）による
ＭＲＳ（Ｍｏｄｅ Ｒｅｓｉｓｔｏｒ Ｓｅｔ）コマン
ドと、特定のアドレス端子に入力される信号とによって
バーンインテストの設定が行われる。
【００４９】この特定のアドレス端子は、たとえば、ア
ドレスＡ７が入力されるアドレス端子であり、このアド
レス端子にＨｉ信号が入力されることによりバーンイン
テストが設定される。
ドレスＡ７が入力されるアドレス端子であり、このアド
レス端子にＨｉ信号が入力されることによりバーンイン
テストが設定される。
【００５０】ＭＲＳコマンドはテスト制御回路に入力さ
れ、該テスト制御回路からＨｉレベルのテスト制御信号
ＳＷが、ブースト切り替え制御部１５における否定論理
積回路２３の他方の接続部、否定論理和回路２４の一方
の接続部、およびトランジスタ１８のゲートに入力され
る。
れ、該テスト制御回路からＨｉレベルのテスト制御信号
ＳＷが、ブースト切り替え制御部１５における否定論理
積回路２３の他方の接続部、否定論理和回路２４の一方
の接続部、およびトランジスタ１８のゲートに入力され
る。
【００５１】Ｈｉレベルのテスト制御信号ＳＷが他方の
接続部に入力された否定論理積回路２３は、パルスＯＳ
ＣがＨｉレベル、Ｌｏレベルのどちらでも、Ｌｏレベル
出力となり、インバータ２２によって反転されたＨｉレ
ベルの信号が静電容量素子３３の他方の接続部に入力さ
れ、ノードＢ，ＤがＨｉレベル固定される。
接続部に入力された否定論理積回路２３は、パルスＯＳ
ＣがＨｉレベル、Ｌｏレベルのどちらでも、Ｌｏレベル
出力となり、インバータ２２によって反転されたＨｉレ
ベルの信号が静電容量素子３３の他方の接続部に入力さ
れ、ノードＢ，ＤがＨｉレベル固定される。
【００５２】また、Ｈｉレベルのテスト制御信号ＳＷが
一方の接続部に入力された否定論理和回路２４は、パル
スＯＳＣの反転信号が出力され、トランジスタ１８がＯ
Ｎとなるので、ノードＥ，ＦはパルスＯＳＣによって電
源電圧ＶCC〜基準電位ＶSSまで振幅し、ノードＧを電源
電圧ＶCC−Ｖｔｈ（トランジスタのしきい値）レベルま
で振幅させる。
一方の接続部に入力された否定論理和回路２４は、パル
スＯＳＣの反転信号が出力され、トランジスタ１８がＯ
Ｎとなるので、ノードＥ，ＦはパルスＯＳＣによって電
源電圧ＶCC〜基準電位ＶSSまで振幅し、ノードＧを電源
電圧ＶCC−Ｖｔｈ（トランジスタのしきい値）レベルま
で振幅させる。
【００５３】その後、静電容量素子３４によってブース
トされ、ノードＣを２ＶCC−Ｖｔｈまでレベルアップさ
せたブーストレベル、すなわち、シングルブーストレベ
ルによってトランスファゲートであるトランジスタ３２
をＯＮさせて昇圧電圧ＶPPを出力する。
トされ、ノードＣを２ＶCC−Ｖｔｈまでレベルアップさ
せたブーストレベル、すなわち、シングルブーストレベ
ルによってトランスファゲートであるトランジスタ３２
をＯＮさせて昇圧電圧ＶPPを出力する。
【００５４】よって、定格を越える電源電圧ＶCCが印加
されても、トランジスタ２６，２９のゲート−ソース
（他方の接続部）間にかかる電界強度はＶCC／ｔＯＸと
なるので、ゲート耐圧マージンを向上することができ
る。
されても、トランジスタ２６，２９のゲート−ソース
（他方の接続部）間にかかる電界強度はＶCC／ｔＯＸと
なるので、ゲート耐圧マージンを向上することができ
る。
【００５５】バーンインテストが終了し、メモリ１を通
常動作させる場合には、該メモリ１にテスト終了のＭＲ
Ｓコマンドと、前述したアドレスＡ７のアドレス端子に
Ｌｏレベルの信号とを入力することによってバーンイン
テストモードを解除させる。
常動作させる場合には、該メモリ１にテスト終了のＭＲ
Ｓコマンドと、前述したアドレスＡ７のアドレス端子に
Ｌｏレベルの信号とを入力することによってバーンイン
テストモードを解除させる。
【００５６】テスト制御回路からは、Ｌｏレベルのテス
ト制御信号ＳＷが出力されるので、トランジスタ１８が
ＯＦＦとなり、静電容量素子３３の他方の接続部には、
否定論理和回路２４，インバータ２２を介してパルスＯ
ＳＣが入力される。
ト制御信号ＳＷが出力されるので、トランジスタ１８が
ＯＦＦとなり、静電容量素子３３の他方の接続部には、
否定論理和回路２４，インバータ２２を介してパルスＯ
ＳＣが入力される。
【００５７】このパルスＯＳＣがＬｏレベルの場合、ト
ランジスタ２６〜２９はＯＮとなり、ノードＡ，Ｂ，Ｃ
が電源電圧ＶCCに、ノードＤが基準電位ＶSSにプリチャ
ージされる。
ランジスタ２６〜２９はＯＮとなり、ノードＡ，Ｂ，Ｃ
が電源電圧ＶCCに、ノードＤが基準電位ＶSSにプリチャ
ージされる。
【００５８】その後、パルスＯＳＣがＬｏレベルからＨ
ｉレベルに遷移すると、トランジスタ２６〜２９がＯＦ
Ｆし、静電容量素子３４によってノードＢが２ＶCCまで
ブーストされる。
ｉレベルに遷移すると、トランジスタ２６〜２９がＯＦ
Ｆし、静電容量素子３４によってノードＢが２ＶCCまで
ブーストされる。
【００５９】このとき、トランジスタ３１はＯＦＦなの
で、ノードＤは２ＶCC、ノードＣは、静電容量素子３４
によってブーストされて３ＶCC、すなわち、ダブルブー
ストされる。そして、３ＶCCのダブルブーストを用いて
トランジスタ３２をＯＮさせることによって昇圧電圧Ｖ
PPを出力する。
で、ノードＤは２ＶCC、ノードＣは、静電容量素子３４
によってブーストされて３ＶCC、すなわち、ダブルブー
ストされる。そして、３ＶCCのダブルブーストを用いて
トランジスタ３２をＯＮさせることによって昇圧電圧Ｖ
PPを出力する。
【００６０】よって、通常時には高効率な昇圧が可能な
ダブルブーストによって昇圧電圧ＶPPを生成することが
できる。
ダブルブーストによって昇圧電圧ＶPPを生成することが
できる。
【００６１】それにより、本実施の形態によれば、昇圧
電源回路１３を設けたことにより、バーンインテストな
どで定格を越えた電源電圧ＶCCがメモリ１に印加されて
も昇圧回路１６のトランジスタ２６，２９におけるゲー
ト−ソース間にかかる電界強度を小さくすることができ
るので、昇圧電圧ＶPPを安定して供給でき、メモリ１の
信頼性を向上することができる。
電源回路１３を設けたことにより、バーンインテストな
どで定格を越えた電源電圧ＶCCがメモリ１に印加されて
も昇圧回路１６のトランジスタ２６，２９におけるゲー
ト−ソース間にかかる電界強度を小さくすることができ
るので、昇圧電圧ＶPPを安定して供給でき、メモリ１の
信頼性を向上することができる。
【００６２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６３】たとえば、前記実施の形態においては、通
常のＤＲＡＭについて記載したが、たとえば、シンクロ
ナスＤＲＡＭなどの昇圧電圧が用いられる半導体集積回
路装置に前記実施の形態における昇圧電源回路を設ける
ようにしてもよい。これによっても、半導体集積回路装
置の信頼性を大幅に向上することができる。
常のＤＲＡＭについて記載したが、たとえば、シンクロ
ナスＤＲＡＭなどの昇圧電圧が用いられる半導体集積回
路装置に前記実施の形態における昇圧電源回路を設ける
ようにしてもよい。これによっても、半導体集積回路装
置の信頼性を大幅に向上することができる。
【００６４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６５】（１）本発明によれば、通常よりも高い電
源電圧が印加される場合に通常よりも低い電圧レベルで
ある第２の電圧レベルを用いてトランスファゲートを駆
動させるので、昇圧電源部のトランジスタにかかる電界
強度を耐圧以下にすることができる。
源電圧が印加される場合に通常よりも低い電圧レベルで
ある第２の電圧レベルを用いてトランスファゲートを駆
動させるので、昇圧電源部のトランジスタにかかる電界
強度を耐圧以下にすることができる。
【００６６】（２）また、本発明では、第１、第２の昇
圧部を１つの回路によって構成することにより、半導体
チップのレイアウト面積を小さくすることができる。
圧部を１つの回路によって構成することにより、半導体
チップのレイアウト面積を小さくすることができる。
【００６７】（３）さらに、本発明においては、バーン
インテストの設定の際に制御回路から出力される信号に
基づいてテスト制御信号を生成することにより、バーン
インテストなどの高レベルの電源電圧が印加される際に
も自動的に第２の電圧レベルを用いてトランスファゲー
トを駆動させることができる。
インテストの設定の際に制御回路から出力される信号に
基づいてテスト制御信号を生成することにより、バーン
インテストなどの高レベルの電源電圧が印加される際に
も自動的に第２の電圧レベルを用いてトランスファゲー
トを駆動させることができる。
【００６８】（４）本発明によれば、上記（１）〜
（３）により、昇圧電源部におけるトランジスタの絶縁
膜破壊などを大幅に低減でき、半導体集積回路装置の信
頼性を向上することができる。
（３）により、昇圧電源部におけるトランジスタの絶縁
膜破壊などを大幅に低減でき、半導体集積回路装置の信
頼性を向上することができる。
【図１】本発明の一実施の形態によるメモリのブロック
図である。
図である。
【図２】本発明の一実施の形態によるメモリに設けられ
た昇圧電源回路の回路図である。
た昇圧電源回路の回路図である。
１ メモリ（半導体集積回路装置） ２ メモリマット ３ ワードドライバ ４ ローデコーダ ５ センスアンプ ６ カラムドライバ ７ カラムデコーダ ８ ローアドレスバッファ ９ カラムアドレスバッファ １０ 制御回路 １１ データ入力バッファ １２ データ出力バッファ １３ 昇圧電源回路（昇圧電源発生手段） １４ 降圧電源回路 １５ ブースト切り替え制御部 １６ 昇圧回路（第１，第２の昇圧部、昇圧電源部） １７〜２０ トランジスタ ２１，２２ インバータ ２３ 否定論理積回路 ２４ 否定論理和回路 ２５〜３２ トランジスタ ３３〜３６ 静電容量素子 ３７ インバータ ＳＷ テスト制御信号 ＳＣ 切り替え制御信号 ＯＳＣ パルス ＶCC 電源電圧 ＶPP 昇圧電圧（高レベル電圧）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 ９Ａ００１ 21/822 (72)発明者 木下 嘉隆 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 Ｆターム(参考） 2G032 AA07 AB02 AE14 5B024 AA03 BA27 CA10 EA01 5F038 BB02 BE09 BG03 BG07 CD08 DF01 DF05 DF14 DF17 DT02 DT10 EZ20 5H410 BB04 CC02 DD02 EA11 EB01 EB37 5L106 AA01 DD36 EE02 FF01 GG05 9A001 BB03 BB05 KK31 LL05
Claims (4)
- 【請求項１】 ワード線電位として動作電圧である電源
電圧よりも高い高レベル電圧が供給される半導体集積回
路装置であって、 電源電圧よりも高い第１の電圧レベルによって高レベル
電圧を出力するトランスファゲートを駆動させ、電源電
圧から高レベル電圧を生成する第１の昇圧部と、前記第
１の電圧レベルよりも低い第２の電圧レベルによって高
レベル電圧を出力するトランスファゲートを駆動させ、
電源電圧から高レベル電圧を生成する第２の昇圧部とか
らなる昇圧電源部と、 テスト制御信号に基づいて前記昇圧電源部に切り替え制
御信号を出力し、前記第１の昇圧部または前記第２の昇
圧部のいずれかを動作させるブースト切り替え制御部と
よりなる昇圧電源発生手段を備えたことを特徴とする半
導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１の昇圧部、ならびに前記第２の昇圧部を
１つの回路により構成したことを特徴とする半導体集積
回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記ブースト切り替え制御部に入力され
るテスト制御信号が、バーンインテストの設定の際に制
御回路から出力される信号であることを特徴とする半導
体集積回路装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置において、前記第１の電圧レベルが、
電源電圧の３倍にブーストされたレベルであり、前記第
２の電圧レベルが、電源電圧の２倍にブーストされたレ
ベルであることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016930A JP2000215690A (ja) | 1999-01-26 | 1999-01-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016930A JP2000215690A (ja) | 1999-01-26 | 1999-01-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000215690A true JP2000215690A (ja) | 2000-08-04 |
Family
ID=11929853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11016930A Withdrawn JP2000215690A (ja) | 1999-01-26 | 1999-01-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000215690A (ja) |
-
1999
- 1999-01-26 JP JP11016930A patent/JP2000215690A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |