JPS6025322A - Ｍｏｓデイジタル回路用入力信号レベル変換器 - Google Patents
Ｍｏｓデイジタル回路用入力信号レベル変換器Info
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- JPS6025322A JPS6025322A JP59134058A JP13405884A JPS6025322A JP S6025322 A JPS6025322 A JP S6025322A JP 59134058 A JP59134058 A JP 59134058A JP 13405884 A JP13405884 A JP 13405884A JP S6025322 A JPS6025322 A JP S6025322A
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔卒業」二の利用分野〕
本発明は、ＭＯＳディジタル回路と一緒にｎｙ−ヤイ・
ルＩＶｌ’Ｏ８技術で構成されており、ＴＴＬ信号を与
えられる信号入力端が第１および第２のＭＯ８電界効果
トランジスタの制御の役割をしており、第１のＭＯ８電
界効果トランジスタのソース端子は基準電位を導く供給
端子に接続さ几ており、またそのドレイン端子は一方で
は第２のＭＯ８電界効果トランジスタのソース端子に接
続さ几ており、また他方では第３のＭＯ８電界効果トラ
ンジスタのソース−ドレイン間を介して供給電位を供給
する供給端子と接続されており、さらに第２のＭ（ＪＳ
電界効果トランジスタのドレイン端子が一方では入力信
号レベル変換器の信号出力端を形成しており、また他方
ではブートストラップ・コンデンサと抵抗として接続さ
ｎた第５のＭＯ８電界効果トランジスタとの直列回路と
第４のＭＯ８電界効果トランジスタとの並列回路を介し
て供給電位を供給する供給端子と接続されており、最後
に信号出力端が入力信号レベル変換器と同一の基準電位
および同一の供給電位を用いる■■ＯＳディジタル回路
の信号大力端と直接に接続されているＩＶ］ ＯＳディ
ジタル回路用入力信号レベル変換器に関する。
ルＩＶｌ’Ｏ８技術で構成されており、ＴＴＬ信号を与
えられる信号入力端が第１および第２のＭＯ８電界効果
トランジスタの制御の役割をしており、第１のＭＯ８電
界効果トランジスタのソース端子は基準電位を導く供給
端子に接続さ几ており、またそのドレイン端子は一方で
は第２のＭＯ８電界効果トランジスタのソース端子に接
続さ几ており、また他方では第３のＭＯ８電界効果トラ
ンジスタのソース−ドレイン間を介して供給電位を供給
する供給端子と接続されており、さらに第２のＭ（ＪＳ
電界効果トランジスタのドレイン端子が一方では入力信
号レベル変換器の信号出力端を形成しており、また他方
ではブートストラップ・コンデンサと抵抗として接続さ
ｎた第５のＭＯ８電界効果トランジスタとの直列回路と
第４のＭＯ８電界効果トランジスタとの並列回路を介し
て供給電位を供給する供給端子と接続されており、最後
に信号出力端が入力信号レベル変換器と同一の基準電位
および同一の供給電位を用いる■■ＯＳディジタル回路
の信号大力端と直接に接続されているＩＶ］ ＯＳディ
ジタル回路用入力信号レベル変換器に関する。
上記の定義による入力信号レベル変換器の１つの公知の
回路が第１図に示されている。本発明の目的を詳細に説
明するためには、先ずシュミットトリガとして作用する
第１図の回路を説明しておく必要がある。この回路は自
己阻止形の１１チャネルＭＯ８岨界効果トランジスタで
構成されている。
回路が第１図に示されている。本発明の目的を詳細に説
明するためには、先ずシュミットトリガとして作用する
第１図の回路を説明しておく必要がある。この回路は自
己阻止形の１１チャネルＭＯ８岨界効果トランジスタで
構成されている。
この公知の回路の信号入力端Ｅは、特に１つの前置抵抗
Ｒを介して第１のＭＯ８電界効果トランジスタｔ】のゲ
ートおよび第２のＭＯ３Ｏ３電界効果トランジスタｔゲ
ートに接続さｎている。第１のトランジスタｔ１のソー
ス端子は基準電位ｖ８８ を悼く供給端子に、またその
ドレインは前記第２のＭＯ８電界効果トランジスタのソ
ース端子と第３（１）ＭＯ８Ｏ８電界効果トランジスタ
ｔソース端子とに接続されている。弗２のＭＯ８電界効
果トランジスタＬ２のドレイン端子は一方ではｍ４３０
）ＩＶＩＩＯ３）ランクヌタＬ３のゲートと接続されて
おり、また他方では第４のＭＯ８Ｏ８電界効果トランジ
スタｔソース端子と一緒にレベル変換器の信号出力端Ａ
を形成している。前記第４のＭＯ８Ｏ８電界効果トラン
ジスタｔそのドレインで供給電位ＶＤＤを導く供給端子
と、またそのゲートで第５のｐｉ ｏ ｓ 電界効果ト
ランジスタｔ５１７）ソース端子と接続されており、こ
の第５のトランジスタｔ５のドレインおよびゲートは供
給電位ＶＤＤの端子と接続さｎている。第４のトランジ
スタｔ４のゲートとソースとの間の接続は、プートスト
ラップ作用（二連ずる１つの１＼１’ＯＳコンデンサＣ
により実現されている。最１に、信号出力端Ａは基準電
位■８８の端子と、たとえば制御すべきＭＯＳディジタ
ル回路（二より与えられている１つの（場合によっては
寄生的な）負荷コンダンサのＣＬにより接続されていて
よい。制御子べきディジタル回路は同じく供給電位ｖＤ
Ｄおよび基亭電位ｖ８ｓを与えら几ており、またその信
号入力端でレベル変換器の信号出力端Ａに接続されてい
る。好ましくはレベル変換器は（図面に示さ、ｌｔてい
ない）ディジタルＩＶＩＯ８回路とモノリシックにまと
められている。第３のトランジスタｔ３のドレインは電
位ｖＤＤに接続されている。
Ｒを介して第１のＭＯ８電界効果トランジスタｔ】のゲ
ートおよび第２のＭＯ３Ｏ３電界効果トランジスタｔゲ
ートに接続さｎている。第１のトランジスタｔ１のソー
ス端子は基準電位ｖ８８ を悼く供給端子に、またその
ドレインは前記第２のＭＯ８電界効果トランジスタのソ
ース端子と第３（１）ＭＯ８Ｏ８電界効果トランジスタ
ｔソース端子とに接続されている。弗２のＭＯ８電界効
果トランジスタＬ２のドレイン端子は一方ではｍ４３０
）ＩＶＩＩＯ３）ランクヌタＬ３のゲートと接続されて
おり、また他方では第４のＭＯ８Ｏ８電界効果トランジ
スタｔソース端子と一緒にレベル変換器の信号出力端Ａ
を形成している。前記第４のＭＯ８Ｏ８電界効果トラン
ジスタｔそのドレインで供給電位ＶＤＤを導く供給端子
と、またそのゲートで第５のｐｉ ｏ ｓ 電界効果ト
ランジスタｔ５１７）ソース端子と接続されており、こ
の第５のトランジスタｔ５のドレインおよびゲートは供
給電位ＶＤＤの端子と接続さｎている。第４のトランジ
スタｔ４のゲートとソースとの間の接続は、プートスト
ラップ作用（二連ずる１つの１＼１’ＯＳコンデンサＣ
により実現されている。最１に、信号出力端Ａは基準電
位■８８の端子と、たとえば制御すべきＭＯＳディジタ
ル回路（二より与えられている１つの（場合によっては
寄生的な）負荷コンダンサのＣＬにより接続されていて
よい。制御子べきディジタル回路は同じく供給電位ｖＤ
Ｄおよび基亭電位ｖ８ｓを与えら几ており、またその信
号入力端でレベル変換器の信号出力端Ａに接続されてい
る。好ましくはレベル変換器は（図面に示さ、ｌｔてい
ない）ディジタルＩＶＩＯ８回路とモノリシックにまと
められている。第３のトランジスタｔ３のドレインは電
位ｖＤＤに接続されている。
第２図による公知の回路を二関して下記のことがいえる
。この回路はバイポーラＴ Ｔ Ｌ、論理から供給され
たデータをたとえばダイナミックＲＡＭメモリのＭＯＳ
ディジタル回路に与えることを可能にする。Ｔ Ｔ Ｌ
論理の出力端から供給されるディジタル信号の標準レベ
ルは６高″状態では最小２．４Ｖ、また“低”状態では
最大０．８ Ｖである。
。この回路はバイポーラＴ Ｔ Ｌ、論理から供給され
たデータをたとえばダイナミックＲＡＭメモリのＭＯＳ
ディジタル回路に与えることを可能にする。Ｔ Ｔ Ｌ
論理の出力端から供給されるディジタル信号の標準レベ
ルは６高″状態では最小２．４Ｖ、また“低”状態では
最大０．８ Ｖである。
ｎチャネルＭＯ８回路に対してはレベルＵＡｍａｘ−Ｖ
Ｄ Ｄ であり、またレベルＵ ・ は約ｏｖで１ｌｌ
Ｉｎ ある。レベル変換はできるかぎりわずがな損失電力で、
またできるがぎりわずかな遅れで行なわれるべきである
。
Ｄ Ｄ であり、またレベルＵ ・ は約ｏｖで１ｌｌ
Ｉｎ ある。レベル変換はできるかぎりわずがな損失電力で、
またできるがぎりわずかな遅れで行なわれるべきである
。
わずかな入カヤヤパシタンスおよびできるがぎり低い出
ブど低″゛屯圧（ｖ８８ 乞基準にして）２有するレベ
ル変換器回路を得るべく努力さｉｔている。
ブど低″゛屯圧（ｖ８８ 乞基準にして）２有するレベ
ル変換器回路を得るべく努力さｉｔている。
さて、第１図に示さ几ている回路は、信号入力電圧’［
Ｊ、−０，８ＶおよびＵＴ＜０．８Ｖｌ：おいても出力
電圧ＵＡがＵＡ＝■ＤＤ となることを保証する。プー
トストラップ・コンデンサＣにより、信号出力端Ａを供
給電位ｖＤＤ と接続するトランジスタｔ４のゲートは
、丁べての切換過程の曲ζニトランジスタｔ４をスター
ト範囲内に保つために十分に高い電圧を得る。それによ
り変換器の出力電圧ＵＡは値■ＤＤ を得ることができ
る。さらに、負荷キャパシタンスＣＩ、のダイナミック
な充放電過程が望ましい影響を受ける。なせならば、Ｍ
ＯＳトランジスタの内部抵抗はスタート範囲内では飽和
範囲内にくらべて低いからである。
Ｊ、−０，８ＶおよびＵＴ＜０．８Ｖｌ：おいても出力
電圧ＵＡがＵＡ＝■ＤＤ となることを保証する。プー
トストラップ・コンデンサＣにより、信号出力端Ａを供
給電位ｖＤＤ と接続するトランジスタｔ４のゲートは
、丁べての切換過程の曲ζニトランジスタｔ４をスター
ト範囲内に保つために十分に高い電圧を得る。それによ
り変換器の出力電圧ＵＡは値■ＤＤ を得ることができ
る。さらに、負荷キャパシタンスＣＩ、のダイナミック
な充放電過程が望ましい影響を受ける。なせならば、Ｍ
ＯＳトランジスタの内部抵抗はスタート範囲内では飽和
範囲内にくらべて低いからである。
しかし、電圧値Ｕｃ−ｖＤＤ−ＵＴ （ＵＴはＭＯ８電
界効果トランジスタのしきい電圧）へのプートストラッ
プ・コンデンサＣの予充禮は下記の２つの不利な現象に
通ずる。
界効果トランジスタのしきい電圧）へのプートストラッ
プ・コンデンサＣの予充禮は下記の２つの不利な現象に
通ずる。
ａ）Ｍ’Ｏ８）ランジスタＬ４のゲート電圧が休止状態
（Ｕｌ、−”高”′）で既に比較的高い（Ｕ。
（Ｕｌ、−”高”′）で既に比較的高い（Ｕ。
”””ＤＤ’−ＵＴ）が、他方において出力電圧ＵＡは
できるかぎり低くなけ几ばならないので、ＵＡ〈０、５
■に対してｔ４とｔ２およびｔｌとの大きさの比が約
１対ｌＯ〜２０という望ましくない値となる（近似式：
ＩＷ／Ｌを有するｔ４−’）１０〜２０Ｗ／Ｌを有する
ｔｌ）。
できるかぎり低くなけ几ばならないので、ＵＡ〈０、５
■に対してｔ４とｔ２およびｔｌとの大きさの比が約
１対ｌＯ〜２０という望ましくない値となる（近似式：
ＩＷ／Ｌを有するｔ４−’）１０〜２０Ｗ／Ｌを有する
ｔｌ）。
ｂ）入力信宅Ｕ１うの速い立上がり（または立下がり）
の際の動的挙動がトランジスタｔ４および負荷コンデン
サＣＬにより定められるので、主としてトランジスタｔ
４により定められる比較的高い休止電流が出力電圧の所
与の立上がり（または立下がり）スロープｔｒおよび所
与の負荷キャパシタンスＣＬに属′ｆる。さらに、ｔｌ
およびｔ２のゲート・キャパシタンスｆ二より定めろ几
る入力キャパシタンスを有する。これは、たとえばモノ
リノック集積回路の入ノｊ保護構造により条件づけられ
る前置抵抗Ｒと結びついて、レリーズする入力信号Ｕ８
に対して相対的に出力信号ＵＡの著しい遅れを惹起し得
る。
の際の動的挙動がトランジスタｔ４および負荷コンデン
サＣＬにより定められるので、主としてトランジスタｔ
４により定められる比較的高い休止電流が出力電圧の所
与の立上がり（または立下がり）スロープｔｒおよび所
与の負荷キャパシタンスＣＬに属′ｆる。さらに、ｔｌ
およびｔ２のゲート・キャパシタンスｆ二より定めろ几
る入力キャパシタンスを有する。これは、たとえばモノ
リノック集積回路の入ノｊ保護構造により条件づけられ
る前置抵抗Ｒと結びついて、レリーズする入力信号Ｕ８
に対して相対的に出力信号ＵＡの著しい遅れを惹起し得
る。
さて、本発明の目的は、冒頭に記載した種類の入力信号
レベル変換器用回路として、公知の回路の上記２つの主
要な欠点を回避または少なくとも緩和することができ、
しかもその際１ニレベル変換器の他の特性、特Ｃ二その
動的挙動、を悪化させるという犠牲を伴なわないものを
提供することである。加えて、下記の２つの問題が解決
されなければならない。
レベル変換器用回路として、公知の回路の上記２つの主
要な欠点を回避または少なくとも緩和することができ、
しかもその際１ニレベル変換器の他の特性、特Ｃ二その
動的挙動、を悪化させるという犠牲を伴なわないものを
提供することである。加えて、下記の２つの問題が解決
されなければならない。
１）休止状態（ＴなわちＵお一′高″）では第４のトラ
ンジスタ、すなわちトランジスタｔ４、のゲート電圧が
著しく低くされなけｎばならない。
ンジスタ、すなわちトランジスタｔ４、のゲート電圧が
著しく低くされなけｎばならない。
このことは、レベル変換器を経て流れる供給′電流が小
さくなることを意味する。さら（二、この場合には、第
］および第２のトランジスタ、すなわち両入力トランジ
スタｔ１およびｔ２、が信号出力端Ａにお鵞する低レベ
ルに相Ｌδする最大出力電圧ＵＡ Ｌ。ｍａＸに８いて
一層小さく設計され得るので、結局人力キャパシタンス
ＣＩ□１が減ぜられる。
さくなることを意味する。さら（二、この場合には、第
］および第２のトランジスタ、すなわち両入力トランジ
スタｔ１およびｔ２、が信号出力端Ａにお鵞する低レベ
ルに相Ｌδする最大出力電圧ＵＡ Ｌ。ｍａＸに８いて
一層小さく設計され得るので、結局人力キャパシタンス
ＣＩ□１が減ぜられる。
２）他方において、第４のトランジスタ、丁なわち第１
図に示さｇている回路構造にどけるトランジスタｔ４、
のゲートにおける電圧を切換過程において十分に高める
ため、ブートストラップ・キャパシタンスＣのできるか
ぎり高い予充電が望ま；Ｉｔている。
図に示さｇている回路構造にどけるトランジスタｔ４、
のゲートにおける電圧を切換過程において十分に高める
ため、ブートストラップ・キャパシタンスＣのできるか
ぎり高い予充電が望ま；Ｉｔている。
冒頒に記載した種卵１のレベル変換器と上記の意味で改
良゛づ−るため、本発明によれば、第６および第７のＭ
ＯＳ電界効果トランジスタが設けられており、第６の
■＼１０Ｓ電界効果トランジスタはそのソース端子で第
１のｒＡｏ Ｓ電界効果トランジスタのドレイン端子と
、またそのゲートで第１のＭＯ８電界効果トランジスタ
のゲートと直接に接続されており、他方弔６のへ１０Ｓ
電界効果トランジスタのドレイン端子は第３のＭ’Ｏ８
電界効果トランジスタのゲートの制御も第４のＭＯ８電
界効果トランジスタのゲートの制御も行なうように接続
さ几ており、また第７のＭＯ８電界効果トランジスタの
ソース端子と接続さ几ており、他方第７のＭＯ８電界効
果トランジスタのゲートおよびドレインは第２のＭＯ８
電界効果トランジスタと反対側のブートストラップ・コ
ンダンサの端子にも第５のＭ’ＯＳ電界効果トランジス
タのソースにも接続されている。
良゛づ−るため、本発明によれば、第６および第７のＭ
ＯＳ電界効果トランジスタが設けられており、第６の
■＼１０Ｓ電界効果トランジスタはそのソース端子で第
１のｒＡｏ Ｓ電界効果トランジスタのドレイン端子と
、またそのゲートで第１のＭＯ８電界効果トランジスタ
のゲートと直接に接続されており、他方弔６のへ１０Ｓ
電界効果トランジスタのドレイン端子は第３のＭ’Ｏ８
電界効果トランジスタのゲートの制御も第４のＭＯ８電
界効果トランジスタのゲートの制御も行なうように接続
さ几ており、また第７のＭＯ８電界効果トランジスタの
ソース端子と接続さ几ており、他方第７のＭＯ８電界効
果トランジスタのゲートおよびドレインは第２のＭＯ８
電界効果トランジスタと反対側のブートストラップ・コ
ンダンサの端子にも第５のＭ’ＯＳ電界効果トランジス
タのソースにも接続されている。
本発明の上記の定義による入力信号レベル変換器の回路
が第２図に示されている。
が第２図に示されている。
第２図（二よる回路では、処理下べきＴＴＬ信号（二対
する入力端わは１つの前置抵抗Ｒを介して第１のＭＯ８
電界効果トランジスタＴＩのゲートと第２のＭＯ８電界
効果トランジスタＴ２のゲートとに接続されている。第
１４７）ＭＯＳ）ランジスタＴ１のソース端子は基準電
位■、］３ に接続されており、またそのドレイン端子
は、第３のＭＯ３’４界幼呆トラ′／ジスタＴ３のソー
ス端子、第２の１■Ｏ８電界効果トランジスタＴ２のソ
ース端子および第６のＭＯ３電界効果トランンスタＴ６
のソース端子も接続さ几ている１つの回路点に接続さ肚
ている。
する入力端わは１つの前置抵抗Ｒを介して第１のＭＯ８
電界効果トランジスタＴＩのゲートと第２のＭＯ８電界
効果トランジスタＴ２のゲートとに接続されている。第
１４７）ＭＯＳ）ランジスタＴ１のソース端子は基準電
位■、］３ に接続されており、またそのドレイン端子
は、第３のＭＯ３’４界幼呆トラ′／ジスタＴ３のソー
ス端子、第２の１■Ｏ８電界効果トランジスタＴ２のソ
ース端子および第６のＭＯ３電界効果トランンスタＴ６
のソース端子も接続さ几ている１つの回路点に接続さ肚
ている。
第２のＭＯ８電界効果トランジスタＴ２のドレ・ｒン端
子は、第１図中のトランジスタＬ２と同様に、一方では
変換器の信号出力端Ａ（＝接続されており、他方では第
４のｌＹ／ｒＯＳ電界効果トランジスタＴ４のソース−
ドレイン間を介して供給電位ｖＤＤ に、また１つのブ
ートストラップ・コンデツクＣを介して他の１つの回路
点と接続されている。この回路点には、第７０）ＭＯ８
電界効果トランジスタＴ７のドレインおよびゲートと第
５のＭＯ３ｔ界効果トランジスタＴ５のソース端子とが
直接に接続されている。第５θ月−ＡＯ８電界効果トラ
ンジスタのゲートおよびドレイン端子は（第１図中のト
ランジスタｔ５と同じく）供給電位ｖＤＤ に接続され
ているので、このトランジスタは抵抗として作動する。
子は、第１図中のトランジスタＬ２と同様に、一方では
変換器の信号出力端Ａ（＝接続されており、他方では第
４のｌＹ／ｒＯＳ電界効果トランジスタＴ４のソース−
ドレイン間を介して供給電位ｖＤＤ に、また１つのブ
ートストラップ・コンデツクＣを介して他の１つの回路
点と接続されている。この回路点には、第７０）ＭＯ８
電界効果トランジスタＴ７のドレインおよびゲートと第
５のＭＯ３ｔ界効果トランジスタＴ５のソース端子とが
直接に接続されている。第５θ月−ＡＯ８電界効果トラ
ンジスタのゲートおよびドレイン端子は（第１図中のト
ランジスタｔ５と同じく）供給電位ｖＤＤ に接続され
ているので、このトランジスタは抵抗として作動する。
さらに、第７のλｆｆ１Ｏ８電界効果トランジスタＴ７
のソース端子は第６のＭＯ８電界効果トランジスタＴｏ
のドレイン端子Ｃ二、従ってまた第３のＭＯ８電界効果
トランジスタＴ３および第４のＭＯ３電界効果トランジ
スタＴ４のゲートに接続されている。
のソース端子は第６のＭＯ８電界効果トランジスタＴｏ
のドレイン端子Ｃ二、従ってまた第３のＭＯ８電界効果
トランジスタＴ３および第４のＭＯ３電界効果トランジ
スタＴ４のゲートに接続されている。
第１図による回路の場会と同じく、有効キャパシタンス
ＣＬを有する負荷が信号出力端Ａと基準電位Ｖｓｓ と
のキャパシティブ接続の役割をしている。この負荷は、
好ましくはレベル変換器とモノリンツクにまとめられて
おりレベル変換器を介して制御されるｎ−ＭＯＳディジ
タル回路Ｃ二より与えられていることが有利である。
ＣＬを有する負荷が信号出力端Ａと基準電位Ｖｓｓ と
のキャパシティブ接続の役割をしている。この負荷は、
好ましくはレベル変換器とモノリンツクにまとめられて
おりレベル変換器を介して制御されるｎ−ＭＯＳディジ
タル回路Ｃ二より与えられていることが有利である。
本発明Ｃ二よる９Ｆ−２図の回路の第１図の回路との相
違点は、第６および第７のトランジスタＴ６および第７
の存在と第３および第４の’ＰＡ ＯＳ電界効果トラン
ジスタの制御の仕方とである。
違点は、第６および第７のトランジスタＴ６および第７
の存在と第３および第４の’ＰＡ ＯＳ電界効果トラン
ジスタの制御の仕方とである。
本発明による回路では、トランジスタＴ５．Ｔらお」；
び第７が休止状態（ＴなわちＵ８−゛高″）で、一方で
はブートストラップ・コンデンサＣ＋二、結ける電圧が
大きくまた第４のｌφｏｓ電界効電界効果トランジスタ
デ４トにおける電圧が著しく低下されるようにし得るｊ
つのスタティック分圧器を形成する。他方において、抵
抗としての役割乞する第７１，１） Ｍ ＯＳ電界効果
トランジスタ’ｌ”７ｉ、ま、コンデンサ電圧のできる
かぎり多くがブートストラップ時にＴ ４のゲートに達
−・Ｊ−るように、低いＵＴ雷電圧みを有１〜るべきＣ
あろう。（第７のＭＯ８電界効果トランジスタＴ７の代
わりに場合によっては特Ｃニボリシリコンから成る抵抗
が用いられ得ることは明らかである。） 基準電位■ｓｓ に対する端子と入力端子Ｅとの間に与
えるべき信号１ノ）電圧１−なわち電圧Ｕ０がＴ６のソ
・−ス竜圧およびＵ７．の和よりも小さくなると、Ｔ４
のゲート電圧がブートストラップ・コンデンサＣにおけ
る電圧ＬＪ。の値に上昇する。それにより出力′電圧Ｕ
Ａが」二昇するので、プートストラップ・コンデンサＣ
を介してｒ４のゲート電圧が高められる。このことは、
第２因によるレベル変換器のグイナミノク特性が著しい
阻害を受けないことを意味゛ｒる。
び第７が休止状態（ＴなわちＵ８−゛高″）で、一方で
はブートストラップ・コンデンサＣ＋二、結ける電圧が
大きくまた第４のｌφｏｓ電界効電界効果トランジスタ
デ４トにおける電圧が著しく低下されるようにし得るｊ
つのスタティック分圧器を形成する。他方において、抵
抗としての役割乞する第７１，１） Ｍ ＯＳ電界効果
トランジスタ’ｌ”７ｉ、ま、コンデンサ電圧のできる
かぎり多くがブートストラップ時にＴ ４のゲートに達
−・Ｊ−るように、低いＵＴ雷電圧みを有１〜るべきＣ
あろう。（第７のＭＯ８電界効果トランジスタＴ７の代
わりに場合によっては特Ｃニボリシリコンから成る抵抗
が用いられ得ることは明らかである。） 基準電位■ｓｓ に対する端子と入力端子Ｅとの間に与
えるべき信号１ノ）電圧１−なわち電圧Ｕ０がＴ６のソ
・−ス竜圧およびＵ７．の和よりも小さくなると、Ｔ４
のゲート電圧がブートストラップ・コンデンサＣにおけ
る電圧ＬＪ。の値に上昇する。それにより出力′電圧Ｕ
Ａが」二昇するので、プートストラップ・コンデンサＣ
を介してｒ４のゲート電圧が高められる。このことは、
第２因によるレベル変換器のグイナミノク特性が著しい
阻害を受けないことを意味゛ｒる。
本発明による回路のダイナミックな回路網シミュレーシ
ョンのために、トランジスタＴ１〜Ｔ ７０）ＷｌＬ比
が下記のように選定された：Ｔ１−５０、Ｔ２り５０．
’［’ ３−５． ’ｐ ４−１０． Ｔ ５−１８
． ’ｐ６−Ｇ、 Ｔ７−１゜目的にかなった仕方で１
つのＭＯＳコンデン２＋二より形成されるブートストラ
ップ・コンデンサＣは３５０ ｆＦの値ニ選定すれた。
ョンのために、トランジスタＴ１〜Ｔ ７０）ＷｌＬ比
が下記のように選定された：Ｔ１−５０、Ｔ２り５０．
’［’ ３−５． ’ｐ ４−１０． Ｔ ５−１８
． ’ｐ６−Ｇ、 Ｔ７−１゜目的にかなった仕方で１
つのＭＯＳコンデン２＋二より形成されるブートストラ
ップ・コンデンサＣは３５０ ｆＦの値ニ選定すれた。
シミュレーションのために０．５ｆＦの負荷キャパシタ
７スＣＬが用いらｉｔた。ｖＤＤ用端子は通常の仕方で
＋５■に接続された（ｎチャネル技術に対して）。トラ
ンジスタＴ７は上記の理由からレベル変換器の池のトラ
ンジスタよりも低いしきい電圧ＵＴを有する。
７スＣＬが用いらｉｔた。ｖＤＤ用端子は通常の仕方で
＋５■に接続された（ｎチャネル技術に対して）。トラ
ンジスタＴ７は上記の理由からレベル変換器の池のトラ
ンジスタよりも低いしきい電圧ＵＴを有する。
第３図には、上記の条件のもとで得られた入力電圧ＵＥ
１出力′屯圧ＵＡおよび供給電流よりＤ の時間的経過
が示されている。
１出力′屯圧ＵＡおよび供給電流よりＤ の時間的経過
が示されている。
第１図に示さルた公知の回路がそのクイナミソク特性に
関して第２図による回路と等しくされるべきであ匙ば、
Ｗ／Ｌ比はｔｌ−９０（その際、ｔｌはＵＴ上昇の必要
性から一層大きなゲート長を有さなければならないであ
ろう）、ｔ２−１２５、ｔ ３−７．５． ｔ ４−５
． ｔ ５＝１に、またブートストラップ・コンタクｆ
Ｃは２５０ｆＦ４二選定さ几／′ｃければならない。９
３３図中に示された特性′？：得るために用いられたも
のと同一の負荷キャパシタンスＣＬにおいて、第１図に
よる回路の信号入力端Ｅに与えられるＴ Ｔ Ｌレベル
に基づいて、同じく第３図中に曲線ＵＡａ で示されて
いる特性が得られる。
関して第２図による回路と等しくされるべきであ匙ば、
Ｗ／Ｌ比はｔｌ−９０（その際、ｔｌはＵＴ上昇の必要
性から一層大きなゲート長を有さなければならないであ
ろう）、ｔ２−１２５、ｔ ３−７．５． ｔ ４−５
． ｔ ５＝１に、またブートストラップ・コンタクｆ
Ｃは２５０ｆＦ４二選定さ几／′ｃければならない。９
３３図中に示された特性′？：得るために用いられたも
のと同一の負荷キャパシタンスＣＬにおいて、第１図に
よる回路の信号入力端Ｅに与えられるＴ Ｔ Ｌレベル
に基づいて、同じく第３図中に曲線ＵＡａ で示されて
いる特性が得られる。
２つの場合にＴ Ｔ ｆ、入力電圧ＵＥをゲートに与え
られるトランジスタの大きさの相違から、２つの回路の
入力キャパシタンスが用達することは容易に理解さする
。（シミュレーションに用いられたトランジスタ・パラ
メータおよび大きさでは、本発明による回路のために４
００ ｆＦ ／Ｊ２００ｆＦの比が生ずる。） 第３図中の曲線’ＤＤａは公知の回路の電流経過乞、ま
た曲線よりＤｎは本発明による回路の電流経過を示して
いる。
られるトランジスタの大きさの相違から、２つの回路の
入力キャパシタンスが用達することは容易に理解さする
。（シミュレーションに用いられたトランジスタ・パラ
メータおよび大きさでは、本発明による回路のために４
００ ｆＦ ／Ｊ２００ｆＦの比が生ずる。） 第３図中の曲線’ＤＤａは公知の回路の電流経過乞、ま
た曲線よりＤｎは本発明による回路の電流経過を示して
いる。
第３図かられかるように、第１図による公知の回路およ
び第３図による本発明の回路の出力電圧の同一の立上が
り（または立下がり）ス１１−プシニおいて、本発明の
回路の休止電流受入ルは公知の回路と比較して約２７３
（すなわち０２７ｍＡ ＝０．８１ｍＡ）だけ低い。さ
らに、本発明の回路では、出力端Ａで得られる”低”レ
ベルが公知の回路のそれよりも低い。
び第３図による本発明の回路の出力電圧の同一の立上が
り（または立下がり）ス１１−プシニおいて、本発明の
回路の休止電流受入ルは公知の回路と比較して約２７３
（すなわち０２７ｍＡ ＝０．８１ｍＡ）だけ低い。さ
らに、本発明の回路では、出力端Ａで得られる”低”レ
ベルが公知の回路のそれよりも低い。
第１図は公知の入力信号レベル変換器の回路図、第２図
は本発明による入力信号レベル変換器の回路図、第３図
は本発明による入力信号レベル変換器における入力電圧
、出力電圧おｊ；び供給゛電流の時間的経過を示す図で
ある。 Ａ・・・出力端、 Ｃ・・・ コンデンサ、 ＣＬ・・
・負荷コンデ’ｙｔ、 Ｅ・・・入力端、 １尤・・・
抵抗、ｔ１〜ｔ５、Ｔ１〜Ｔ７・・・ＭＯ８電界効果ト
ランジスタ、 ＶＤＤ・・・供給電位、 Ｖ８８・・・
基準電位。
は本発明による入力信号レベル変換器の回路図、第３図
は本発明による入力信号レベル変換器における入力電圧
、出力電圧おｊ；び供給゛電流の時間的経過を示す図で
ある。 Ａ・・・出力端、 Ｃ・・・ コンデンサ、 ＣＬ・・
・負荷コンデ’ｙｔ、 Ｅ・・・入力端、 １尤・・・
抵抗、ｔ１〜ｔ５、Ｔ１〜Ｔ７・・・ＭＯ８電界効果ト
ランジスタ、 ＶＤＤ・・・供給電位、 Ｖ８８・・・
基準電位。
Claims (1)
- 【特許請求の範囲】 １）ＭＯＳディジタル回路と一緒にｎチャネルＭＯ８技
術で構成されており、ＴＴＬ信号を与えられる信号入力
端が第１および第２のＭＯ８電界効果トランジスタの制
御の役割をしており、第１の１■Ｏ８電界効果トランジ
スタのソース端子は基準電位を導く供給端子に接続さｉ
ｔており、またそのドレイン端子は一方では第２０月ｖ
ｌＯ８電界効果トランジスタのソース端子ζ：接続され
ており、また他方では第３のＭＯ８ｍ界効果トランジス
タのソース−ドレイン間乞介して供給電位を供給する供
給端子と接続されており、さらに二第２のＭＯ８電界効
果トランジスタのドレイン端子が一方では入力信号レベ
ル変換器の信号出力端を形成しており、また他方ではブ
ートストラップ・コンデンナと抵抗として接続さ几た第
５のＭＯ８電界効果トランジスタとの直列回路と第４の
ＭＯ８電界効果トランジスタとの並列回路を介して供給
電位を供給する供給端子と接続されており、最後に信号
出力端が入力信号レベル変換器と同一の基準電位および
同一の供給電位を用いるＭＯＳディジタル回路の信号入
力端と直接に接続さ２ｔている耐ｏＳディジタル回路用
入力信号レベル変換器（二おいて、第６および第７のＭ
Ｏ８電界効果トランジスタ（’ｐ６．’ｌ’７）が設け
られており、第６のＭＯ８電界効果トランジスタ（第６
）はそのソース端子で第１のＭＯ８電界効果トランジス
タ（Ｔｌ）の１・゛レイン端子と、またそのゲートで第
１のＭＯ８電界効果トランジスタ（Ｔｌ）のゲートと直
接（−接続されており、他方第６のＭＯ８電界効果トラ
ンジスタ（第６）の１・゛レイン端子は第３のＩＶＩＯ
８電界効果トランジスタ（第３）のゲートの制御も９シ
４のＭＯ８電界効果トランジスタ（第４）のゲートの制
御も行なうように接続されて２つ、また第７のＭＯ８電
界効果トランジスタ（第７）のソース端子と接続さオｔ
ており、他方第７のＭＯ３電界効果トランジスタ（第７
）のゲートおよびドレインは第２のＭ ＯＳ電界効果ト
ランジスタ（第２）と反対側のプートストラップ・コン
デンナ（Ｃ）の端子にも第５のＭ ＯＳ 電界効果トラ
ンジスタ（第５）のソースにも接続さ几ていることを特
徴とするＭＯＳディジタル回路用入力信号レベル変換器
。 ２）ディジタル′ｙＵＯ８回路と一緒Ｃニモノリシック
にまとめられていることを特徴とする特許請求の範囲第
１項記載のＭＯＳディジタル回路用入力信号レベル変換
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833323446 DE3323446A1 (de) | 1983-06-29 | 1983-06-29 | Eingangssignalpegelwandler fuer eine mos-digitalschaltung |
| DE3323446.9 | 1983-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6025322A true JPS6025322A (ja) | 1985-02-08 |
| JPH0562491B2 JPH0562491B2 (ja) | 1993-09-08 |
Family
ID=6202703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59134058A Granted JPS6025322A (ja) | 1983-06-29 | 1984-06-28 | Ｍｏｓデイジタル回路用入力信号レベル変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4587447A (ja) |
| EP (1) | EP0130587B1 (ja) |
| JP (1) | JPS6025322A (ja) |
| AT (1) | ATE69336T1 (ja) |
| DE (2) | DE3323446A1 (ja) |
| HK (1) | HK6893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4865718B2 (ja) * | 2004-10-04 | 2012-02-01 | アレバ・ティー・アンド・ディー・アーゲー | 導電体用絶縁支持ディスク及び該ディスクを備える電気アセンブリ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198620A (ja) * | 1984-03-21 | 1985-10-08 | Sharp Corp | Ｌｓｉ化したタイミング発生回路 |
| US4649300A (en) * | 1985-08-12 | 1987-03-10 | Intel Corporation | Bootstrap buffer |
| US4820937A (en) * | 1985-09-19 | 1989-04-11 | Xilinx, Incorporated | TTL/CMOS compatible input buffer |
| US4783607A (en) * | 1986-11-05 | 1988-11-08 | Xilinx, Inc. | TTL/CMOS compatible input buffer with Schmitt trigger |
| US4717845A (en) * | 1987-01-02 | 1988-01-05 | Sgs Semiconductor Corporation | TTL compatible CMOS input circuit |
| US4763021A (en) * | 1987-07-06 | 1988-08-09 | Unisys Corporation | CMOS input buffer receiver circuit with ultra stable switchpoint |
| FR2617976B1 (fr) * | 1987-07-10 | 1989-11-10 | Thomson Semiconducteurs | Detecteur electrique de niveau logique binaire |
| US4804870A (en) * | 1987-08-07 | 1989-02-14 | Signetics Corporation | Non-inverting, low power, high speed bootstrapped buffer |
| US5208488A (en) * | 1989-03-03 | 1993-05-04 | Kabushiki Kaisha Toshiba | Potential detecting circuit |
| DE3927192A1 (de) * | 1989-08-17 | 1991-02-21 | Telefunken Electronic Gmbh | Pegelumsetzer |
| JPH11285239A (ja) * | 1998-03-27 | 1999-10-15 | Toyota Autom Loom Works Ltd | スイッチング素子を駆動する回路 |
| KR20010072057A (ko) * | 1999-05-28 | 2001-07-31 | 롤페스 요하네스 게라투스 알베르투스 | 슬루 레이트 제어 수단을 구비한 레벨 컨버터 |
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| JPS5854875A (ja) * | 1981-09-29 | 1983-03-31 | Nec Corp | インバ−タ回路 |
Family Cites Families (12)
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| US4071784A (en) * | 1976-11-12 | 1978-01-31 | Motorola, Inc. | MOS input buffer with hysteresis |
| US4071783A (en) * | 1976-11-29 | 1978-01-31 | International Business Machines Corporation | Enhancement/depletion mode field effect transistor driver |
| JPS555563A (en) * | 1978-06-28 | 1980-01-16 | Nec Corp | Semiconductor circuit |
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| DE2935465A1 (de) * | 1979-09-01 | 1981-03-19 | Ibm Deutschland Gmbh, 7000 Stuttgart | Ttl-pegelumsetzer zur ansteuerung von feldeffekttransistoren |
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| US4500799A (en) * | 1980-07-28 | 1985-02-19 | Inmos Corporation | Bootstrap driver circuits for an MOS memory |
| US4379974A (en) * | 1980-09-10 | 1983-04-12 | Mostek Corporation | Delay stage for a clock generator |
| US4443715A (en) * | 1982-03-25 | 1984-04-17 | Gte Laboratories Incorporated | Driver circuit |
| US4471240A (en) * | 1982-08-19 | 1984-09-11 | Motorola, Inc. | Power-saving decoder for memories |
| US4540898A (en) * | 1983-03-07 | 1985-09-10 | Motorola, Inc. | Clocked buffer circuit using a self-bootstrapping transistor |
-
1983
- 1983-06-29 DE DE19833323446 patent/DE3323446A1/de not_active Withdrawn
-
1984
- 1984-05-04 US US06/607,267 patent/US4587447A/en not_active Expired - Fee Related
- 1984-06-28 EP EP84107518A patent/EP0130587B1/de not_active Expired - Lifetime
- 1984-06-28 AT AT84107518T patent/ATE69336T1/de not_active IP Right Cessation
- 1984-06-28 JP JP59134058A patent/JPS6025322A/ja active Granted
- 1984-06-28 DE DE8484107518T patent/DE3485235D1/de not_active Expired - Fee Related
-
1993
- 1993-01-28 HK HK68/93A patent/HK6893A/xx unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113626A (en) * | 1981-01-06 | 1982-07-15 | Nec Corp | Semiconductor integrated circuit |
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| JP4865718B2 (ja) * | 2004-10-04 | 2012-02-01 | アレバ・ティー・アンド・ディー・アーゲー | 導電体用絶縁支持ディスク及び該ディスクを備える電気アセンブリ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3323446A1 (de) | 1985-01-10 |
| EP0130587A2 (de) | 1985-01-09 |
| ATE69336T1 (de) | 1991-11-15 |
| JPH0562491B2 (ja) | 1993-09-08 |
| EP0130587A3 (en) | 1987-11-11 |
| US4587447A (en) | 1986-05-06 |
| EP0130587B1 (de) | 1991-11-06 |
| DE3485235D1 (de) | 1991-12-12 |
| HK6893A (en) | 1993-02-05 |
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