JP2006202491A - 半導体基板上の浮動ゲートメモリモジュール - Google Patents

Abstract

【課題】セル毎に複数ビットを記憶でき、ページモードで作動する浮動ゲートメモリアレーを提供すること。
【解決手段】多重レベル浮動ゲートメモリアレー(１０)は、アレー内の行に沿ってメモリセルに接続されたワード線(18)と、列に沿って接続されたビット線(12)を含む。メモリセルのそれぞれの閾値電圧に対応するワード線電圧を選択的に供給するワード線電源(27)が含まれる。複数のビットラッチがページバッファ(11)を形成する。ビットラッチは対応するビット線に結合され、第１と第２の状態を有する。ビットラッチは、選択されたワード線に接続された対応するビット線上のメモリセルの閾値電圧より大きいか等しい選択されたワード線上のワード線電圧に応じて生成された対応するビット線上の信号に応じてビットラッチを第１状態から第２状態に変える回路(213−216)を含む。
【選択図】図１

Description

本発明は、浮動ゲートトランジスタ技術に基づく集積回路記憶装置に関するものであり、より詳しくは、複数ビットのデータが各セルに記憶される高速ページモードフラッシュメモリに関する。

フラッシュメモリは、浮動ゲートトランジスタに基づく不揮発性記憶集積回路の中で益々広く利用されるようになってきている。フラッシュ装置にある記憶セルは、データが浮動ゲートを充電ないし放電することによってセル内に記憶される、いわゆる浮動ゲートトランジスタを使用して形成される。浮動ゲートは、通常ポリシリコンである伝導性材料であって、酸化物の薄い層又はその他の絶縁材によってトランジスタのチャネルから絶縁されており、絶縁材の第二層によってトランジスタの制御ゲートから絶縁されている。多数のビットを単一の浮動ゲートトランジスタに記憶するためには、浮動ゲートを複数の予め定められたレベルに充電或いは放電することが知られている。

複数の予め定められたレベルは、浮動ゲートトランジスタに対する異なる閾値電圧を確立するので、トランジスタがプログラムされるレベルは容易に感知される。１９７７年１０月１８日発行のオーデイル他による「アナログ信号の記憶のための方法と装置」と題する米国特許第４、０５４、８６４号（特許文献１）、１９８９年１２月２６日発行のシンコによる「高密度集積回路アナログ信号記録及び再生システム」と題する米国特許第４、８９０、２５９号（特許文献２）、１９９２年１１月１０日発行のメーロトラ他による「マルチステートＥＥＰＲＯＭ読み取り及び書き込み回路並びに技術」と題する米国特許第５、１６３、０２１号（特許文献３）、１９９３年６月８日発行のバンクスによる「メモリセル毎にＮビットを有する電気的に変更可能な不揮発性メモリ」と題する米国特許第５、２１８、５６９号（特許文献４）、１９９４年３月１５日発行のシンコによる「アナログ又はデジタル記憶のための単一トランジスタセルＥＥＰＲＯＭアレー」と題する米国特許第５、２９４、８１９号（特許文献５）、１９９５年５月２３日発行のトミオカ他による「不揮発性半導体メモリに書き込む方法」と題する米国特許第５、４１８、７４３号（特許文献６）、１９９５年６月６日発行のオングによる「電気的にプログラム可能な読み出し専用メモリアレーにおける改良されたプログラミング閾値電圧分布のための方法と装置」と題する米国特許第５、４２２、８４５号（特許文献７）、１９９５年９月１２日発行のクリストファーソン他による「多重レベルセルメモリシステムのためのグレイコーディング」と題する米国特許第５、４５０、３６３号（特許文献８）、１９９５年１２月１４日公告のインテル社による「ダイナミックシングルからセルメモリ毎の複数ビット」と題する国際公開番号第ＷＯ９５／３４０７４号（特許文献９）、１９９５年１２月１４日公告のインテル社による「多重レベルセルを有するフラッシュメモリのための感知スキーム」と題する国際公報番号第ＷＯ９５／３４０７５号（特許文献１０）、１９９５ＩＥＥＥ国際固体回路会議ページ１３２−１３３（１９９５年２月１６日）におけるバウアー他の「多重レベルセル３２Ｍｂフラッシュメモリ」（非特許文献１）、１９９６ＩＥＥＥ国際固体回路会議ページ３２−３３(１９９６年２月８日)におけるユング他の「大容量記憶アプリケーションのためのＡ３．３Ｖ・１２８Ｍｂ多重レベルＮＡＮＤフラッシュメモリ」（非特許文献２）を参照されたい。

先行技術の多重レベル浮動ゲートメモリシステムは、通常、バイト単位のプログラミングアルゴリズムを提供し、感知される浮動ゲート記憶装置における多重な伝導のレベルを検出可能な感度増幅器を必要とする。この様に、先行技術の多重レベルフラッシュ又は浮動ゲート記憶装置は、バイト単位のプログラミングと感知アルゴリズムによって速度が制限され、複雑な感度増幅器回路を必要とする。

データを浮動ゲートメモリセルに記憶するためには、浮動ゲートは、ファウラー−ノーダイムトンネル機構又はホット電子射出機構を使って充電ないし放電される。ファウラー−ノーダイムトンネル機構は、装置のゲートとソース又はドレインの間に大きな正（或いは負）電圧を確立することによって実行される。そうすると、電子が薄い絶縁体を通って浮動ゲートへ（或いはゲートから）射出される。ホット電子射出機構は、電子なだれ過程に基づく。ホット電子射出は、電位差を印加してセルのチャネルに高エネルギー電子を誘起することによって引き起こされ、その電子は薄い絶縁体を横切って浮動ゲートへ射出される。ホット電子射出を引き起こすために、電位差は、制御ゲート上の正電位差に沿って、装置のソースとドレインを横切って印加される。制御ゲート上の正電位差は、電子を装置のチャネルにおける電流から浮動ゲートへ引き出すように働く。

浮動ゲート記憶装置における浮動ゲートに充電又は放電する行為は、スタティックＲＡＭ又はダイナミックＲＡＭの様な他のタイプのメモリへの書き込みに比較すると比較的遅く、データを装置に書き込む速度を制限する。

浮動ゲートの充電と放電は、セルの大きなアレーに亘って制御するのが困難なため、浮動ゲート記憶装置に関連するもう一つの問題点が発生する。この様に、セルの幾つかは、同様の装置における他のものよりも早くプログラム或いは消去する。所定のプログラムないし消去操作において、操作を受ける全てのセルが、浮動ゲートに記憶された充電と同じ量を処理するわけではない。この様に、いわゆるプログラム検証並びに消去検証シーケンスは、メモリが正確にプログラムされ、消去されていることを効率よく確証するために開発されてきた。プログラム検証並びに消去検証操作は、浮動ゲートメモリアレーに記憶されたデータを意図したデータと比較することに基づいている。データを比較する過程は、比較的時間が掛かり、プログラム或いは消去されたセルを通してバイト単位に順序づけすることが含まれる。検証順序に不履行が検知された場合、プログラムないし消去操作は再試行される。プログラム再試行は、通常、先行技術装置においては、ワード単位ないしバイト単位で実行される。この様に、一つの障害のあるビットを有するバイトに首尾よくプログラムされたビットは、繰り返してプログラムサイクルを受ける。これは、オーバープログラミング及びセルの故障を生じる結果的となりかねない。更に、セル毎に複数ビットが記憶される場合、プログラム及び検証操作は、含まれる複数閾値レベルを確立するために何度も行われなければならない。

この問題を解決するための一つの方法が、メーロトラ他による米国特許第５、１６３、０２１号のコラム１９、１０行、図１４−１７に述べられている。プログラム及びプログラム検証操作の効率を改善するために、いわゆるページモードフラッシュ装置が開発されてきた。これら装置では、ページバッファがメモリアレーと結合されている。ページバッファは、一組のビットラッチを含み、一つのビットラッチは、アレーにある各全体（グローバル）ビット線と結合されている。アレーのページをプログラムするために、ページバッファには、バイト単位でプログラムデータをページバッファのビットラッチに転送することによってプログラムされるデータがロードされる。プログラム操作は、ビットラッチの内容によって制御されるビット線毎に並行して実行される。検証手順は、並行操作で首尾よくプログラムされるページバッファにあるビットラッチの全てを自動的にクリアすることに基づいている。次に、ページバッファは、全てのビットがクリアされていることを確認するためにバイト単位で読み込まれ、プログラム操作が首尾よくいったことを標示する。

ページモードプログラム過程は、例えば、１９９５年１月５日出願、出願番号第ＰＣＴ／ＵＳ９５／０００７７号「ページモードフラッシュメモリのための最新プログラム検証」と題する共有されている先行ＰＣＴ特許出願に述べられている。この出願では、プログラム検証操作は、メモリにある感度増幅器に頼っており、プログラムされるメモリセルの状態を感知するための数が、通常１６までに制限されている。セルが適切な状態にプログラムされると、ビットラッチは感度増幅器出力に基づいてリセットされる。感度増幅器は、ラッチ構造によってメモリアレーにあるビット線のレベルを感知する試みから生じる充電分配問題のために使用される。ビットラッチ構造は通常、ラッチを確実にリセットするためにかなりの電流を必要とする。感度増幅器回路は、ビットラッチをリセットするために十分な電流を提供でき、一方メモリセルを通るビット線電流は、セルの形が小さなため通常低い。

ページモードプログラム検証回路では他の試みも行なわれている。例えば、田中他「低電圧フラッシュメモリにふさわしい高速度プログラミングとプログラム検証方法」ＶＬＳＩ回路シンポジウム１９９４年技術論文要覧６４−６２頁、がそうである。この田中他の論文は、ビットラッチがアレーのビット線に直接接続されているシステムについて述べている。しかしながら、田中他によって提案された設計では、ビットラッチがビット線電圧と直接争う。この様にビット線はビットラッチをはじくために十分な電流を伝導する必要があり、または代替として、ビット線の放電に許された時間が検証シーケンスの間に引き延ばされなければならない。それ故、設計は効率的に実行することが難しく、ビット線とラッチが検証シーケンスの間に充電を争うため、データの完全性は疑わしい。

もう一つの先行技術の方法は、１９９５ＩＥＥＥ国際固体回路会議ページ１２８−１２９（１９９５年２月１６日）スー他の「インクレメンタルステップパルスプログラミングスキームを有するＡ３．３Ｖ・３２ＭｂＮＡＮＤフラッシュメモリ」に述べられている。このスー他の論文にはページバッファ構造が述べられており、カレントミラー構造がビットラッチをリセットするためのビット線の駆動能力を高めるために利用されている。スー他では、検証操作の間、ワード線が、セル電流を倍にするために増加された電圧へ汲み出される。カレントミラーは、セルと争うために各々のビット線に接続される。放電するために十分な時間ビット線を待った後に、ラッチの同時リセットは、ビット線電圧を結果として生じることに基づく。各ビットラッチに関連しているカレントミラーをあてにすると、検証過程の間に余分の電流駆動能力を必要とし、回路の複雑さを増やす。

スー他と田中他のどちらも、幾つかのタイプの浮動ゲートメモリプログラムないし消去操作に必要とされる様な、高電圧をビット線に印加することを含む過程と共に使用するためのビットラッチについては述べていない。低電流ビットラッチで作動し、ページモードでの、プログラム、プログラム検証、読み取り、消去検証過程を支援可能な改良されたページバッファが望まれている。

更に、高電圧パルスをページバッファの内容に基づいてビット線に印加するのに役に立つページバッファが望まれている。最終的に、セル記憶装置毎の複数ビットへこれら技術を拡大すれば、高速の、より大きなデータ記憶密度を有する、低価格のページモード浮動ゲート記憶装置が可能になる。

米国特許第４、０５４、８６４号 米国特許第４、８９０、２５９号 米国特許第５、１６３、０２１号 米国特許第５、２１８、５６９号 米国特許第５、２９４、８１９号 米国特許第５、４１８、７４３号 米国特許第５、４２２、８４５号 米国特許第５、４５０、３６３号 国際公開番号第ＷＯ９５／３４０７４号 国際公報番号第ＷＯ９５／３４０７５号 １９９５ＩＥＥＥ国際固体回路会議ページ１３２−１３３（１９９５年２月１６日）におけるバウアー他の「多重レベルセル３２Ｍｂフラッシュメモリ」 １９９６ＩＥＥＥ国際固体回路会議ページ３２−３３(１９９６年２月８日)におけるユング他の「大容量記憶アプリケーションのためのＡ３．３Ｖ・１２８Ｍｂ多重レベルＮＡＮＤフラッシュメモリ」

本発明は、セル毎に複数ビットを記憶でき、ページモードで作動する浮動ゲートメモリアレーを提供する。それ故、記憶密度が高くなり、後に議論するページバッファ技術を利用することによって速度も改善される。

従って、本発明は、多数ビットのアレー、浮動ゲートメモリセルを含む集積回路として特徴付けられる。複数のワード線は、アレーの行に沿ってメモリセルの各セットに接続されており、複数のビット線は、アレーの列に沿ってメモリセルの各セットに接続されている。ワード線電圧源が含まれており、複数のワード線電圧を選択的に供給する。複数のワード線電圧は、アレー中のメモリセルのそれぞれの閾値電圧に対応する。デコーダ・ロジック（論理回路）は、ワード線電圧源をアドレスに応じて複数のワード線における選択されたワード線に接続する。複数のビットラッチはページバッファを形成する。複数のビットラッチにおけるビットラッチは対応するビット線に接続され、第一の状態と第二の状態を有する。ビットラッチは、対応するビット線上のメモリセルの閾値電圧より大きいか或いは等しい（代替としてより小さいか等しい）選択されたワード線上のワード線電圧に応じて生成され、選択されたワード線に接続される対応するビット線上の信号に応じてビットラッチを第一の状態から第二の状態に変化させるための回路を含んでいる。ロジック（論理回路）は、シーケンス内で複数のワード線電圧を選択されたワード線に印加し、選択されたワード線に接続されたメモリセルのセットの閾値電圧を判定するためにシーケンスにおける各々のワード線電圧を印加した後に複数のビットラッチの状態を感知するため、ワード線電圧源と複数のビットラッチを制御する。この様に、ページモード読み取り操作は、セル浮動ゲート記憶装置毎の複数ビットのために実行される。

本発明のもう一つの態様によれば、バッファメモリは複数のビット線に接続され、ビットラッチの状態を感知するロジックは、ビットラッチの状態を示すデータをバッファメモリに転送するための回路を含む。この回路は、シーケンスに亘って各ビットラッチの状態を累算する累算ロジックを含み、結果をバッファメモリに記憶する。この様に、４つの閾値レベルを有する多重レベルセルに対して、セル毎に２ビットを有するバッファメモリが提供される。

本発明のもう一つの態様によれば、集積回路は、選択されたワード線に接続される１セットのメモリセルをプログラムするためにワード線電圧源を複数のビットラッチで制御するためのプログラムロジックを含む。制御ロジックは、次のものを含む複数のプログラムサイクルを実行する。即ち、 複数のビットラッチの中のビットラッチを第一閾値電圧にプログラムされる、対応するビット線に接続されたメモリセルに対して「プログラムする」状態に設定し、消去された状態に残しておかれる対応するビット線に接続されたメモリセルに対して「プログラムしない」状態に設定し、プログラム電位を「プログラム状態」にロードされたビットラッチに接続されたビット線に印加することと、第一閾値電圧に一致する第一ワード線電圧を選択されたワード線に印加することと、第一閾値電圧が首尾よくプログラムされたかを示すために第一ワード線電圧を印加した後に複数のビットラッチの状態を「プログラムしない」状態に設定することと、複数のビットラッチにおける全てのビットラッチが「プログラムしない」状態に設定されるか、エラー状態に会合するまでプログラムサイクルを再試行するためのロジックとを含むプログラムサイクルを実行するための第一閾値サイクルと、

複数のビットラッチの中のビットラッチを第二閾値電圧にプログラムされる、対応するビット線に接続されたメモリセルに対して「プログラムする」状態を設定し、消去された状態に残される又は第一閾値電圧へプログラムされたままにしておかれる、対応するビット線に接続されたメモリセルに対して「プログラムしない」状態に設定し、プログラム電位を「プログラム」状態にロードされたビットラッチに接続されたビット線に印加することと、第二閾値電圧に一致する第二ワード線電圧を選択されたワード線に印加することと、第二閾値電圧が首尾よくプログラムされたかを示すための第二ワード線電圧を印加した後に複数のビットラッチの状態を「プログラムしない」状態に設定することと、複数のビットラッチにおける全てのビットラッチが「プログラムしない」状態に設定されるか、エラー状態に遭遇するまでプログラムサイクルを再試行するためのロジックとを含むプログラムサイクルを実行するための第二閾値サイクルと、

複数のビットラッチの中のビットラッチを第三閾値電圧にプログラムされる、対応するビット線に接続されたメモリセルに対して「プログラムする」状態に設定し、消去された状態に残される、又は第一閾値電圧へプログラムされたままにしておかれる、又は第二閾値電圧へプログラムされたままにしておかれる、対応するビット線に接続されたメモリセルに対して「プログラムしない」状態に設定し、プログラム電位を「プログラム状態」にロードされたビットラッチに接続されたビット線に印加することと、第三閾値電圧に一致する第三ワード線電圧を選択されたワード線に印加することと、第三閾値電圧が首尾よくプログラムされたかを示すための第三ワード線電圧を印加した後に複数のビットラッチの状態を「プログラムしない」状態に設定することと、複数のビットラッチにおける全てのビットラッチが「プログラムしない」状態に設定されるか、エラー状態に遭遇するまでプログラムサイクルを再試行するためのロジックとを含むプログラムサイクルを実行するための第三閾値サイクルとである。

更に、本発明の更なるもう一つの独特な態様によれば、シーケンス内で各々のワード線電圧を印加した後に複数のビットラッチの状態を感知するロジックは、（１）第一電圧を複数のビット線に印加し、（２）印加されるワード線電圧よりも低い閾値電圧を有するメモリセルに接続されたビット線がメモリセルを通して第二電圧に向かって駆動される様にビット線を絶縁し、（３）対応するビット線上の電圧がほぼ第二電圧まで駆動されたら、複数のビットラッチにおけるビットラッチを第二状態に設定する回路を含む。この回路は、ビット線から電流を引き出すことなく絶縁されたビット線の状態を感知する低電流ビットラッチ構造に基づいている。

本発明は、更に、浮動ゲートメモリにおける１セットのセル当たり多数ビットのメモリセルの状態を判定するための方法としても特徴付けられる。この方法は第一閾値電圧にプログラムされるメモリセルに接続された１セットのビットラッチにおけるビットラッチを「プログラムする」状態に設定し、ビットラッチのセットにおける他のビットラッチを「プログラムしない」状態に設定するステップと、１）プログラミング電位を、ビットラッチのセットにおける対応するビットの「プログラムする」状態に応じてビット線のセットにおけるビット線に印加するステップ、２）ビット線のセットを初期電圧レベルに設定し、ビット線を横切ってメモリセルのセットにおけるメモリセルへアクセス可能であるステップ、３）第一閾値電圧に一致する第一ワード線電圧をワード線に印加し、ワード線を横切ってメモリセルのセットにおけるメモリセルへアクセス可能であるステップ、４）第一ワード線電圧を「プログラムしない」状態に印加するステップの間にそれぞれの電圧レベルがその上で確定閾値を通過するビットラッチのセットにおけるビットラッチを設定するのと並行してビット線のセットにあるビット線のそれぞれの電圧レベルにおける変化に応じるステップ、の４ステップを含む第一レベルプログラム及びプログラム検証サイクルを実行するステップと、何れかのビットラッチが「プログラムする」状態に残っている場合、再試行閾値に到達するか又はビットラッチのセットにおける全てのビットラッチが「プログラムしない」状態に設定されるまで第一レベルプログラムとプログラム検証サイクルを再試行するステップと、第二閾値電圧にプログラムされるメモリセルに接続されたビットラッチのセットにおけるビットラッチを「プログラムする」状態へ設定しビットラッチのセットにおける他のビットラッチを「プログラムしない」状態に設定するステップと、１）ビットラッチのセットにおける対応するビットラッチの「プログラムする」状態に応じて、プログラミング電位をビット線のセットにおけるビット線に印加するステップ、２）ビット線のセットを初期電圧レベルに設定し、ビット線を横切ってメモリセルのセットにおけるメモリセルへアクセス可能であるステップ、３）第二閾値電圧に一致する第二ワード線電圧を印加し、ワード線を横切ってメモリセルのセットにおけるメモリセルへアクセス可能であるステップ、４）第二ワード線電圧を「プログラムしない」状態に印加するステップの間に、それぞれの電圧レベルが確定閾値を通過するビットラッチのセットにおけるビットラッチを設定するのと並行して、ビット線のセットにおけるビット線上のそれぞれの電圧レベルにおける変化に応答ステップ、の４つのステップを含む第二レベルプログラム及びプログラム検証サイクルを実行するステップと、何れかのビットラッチが「プログラムする」状態に残っている場合、再試行閾値に到達するまで、又はビットラッチのセットにおける全てのビットラッチが「プログラムしない」状態にセットされるまで第二レベルプログラム及びプログラム検証サイクルを再試行するステップとから成る。

プログラム及びプログラム検証サイクルは、消去された状態を除いて、浮動ゲートメモリセルにプログラムできる各々のレベルに対して繰り返される。例えば４レベルメモリでは、浮動ゲートメモリセルは、ターンオン閾値が段々低くなるのに対応して、消去された状態、例えば高閾値状態、三つのプログラムされた状態を有する。プログラム及びプログラム検証サイクルは三つのプログラムされた状態の各々に対して実行される。これは、セル毎に４ビットを多重レベル浮動ゲートメモリアレーに記憶する結果になる。

本発明の更なるもうーつの態様によれば、多重レベルプログラミング及び読み取り技術は、ＮＯＲアレーで構成される浮動ゲートメモリアレーに適用される。本発明のこの態様によれば、浮動ゲートメモリセルの少なくともＸ行とＹ列を含む浮動ゲートメモリアレーが提供される。浮動ゲートメモリセルは、それぞれの制御ゲート、ソース端子、ドレイン端子を有し、浮動ゲートメモリセルの列は複数の列セグメントに分割される。Ｘワード線は、浮動ゲートメモリセルのＸ行の一つにある浮動ゲートメモリセルに接続される。複数の局所（ローカル）ビット線は、それぞれの列セグメントにある浮動ゲートメモリセルのドレイン端子に接続され、複数の局所ソースラインは、それぞれの列セグメントの浮動ゲートメモリセルのソース端子とソース電位のソースに接続される。複数の全体ビット線がアレイをオーバーレイする。データ出入回路は、メモリアレーにある読み取りと書き込みデータを提供するために複数の全体（グローバル）ビット線に接続される。アレーに接続されているのが、対応する全体ビット線への局所ビット線の選択的接続を提供するセレクタ回路であるため、データ出入回路による浮動ゲートメモリセルのＹ列へのアクセスは全体ビット線を横切って提供される。ロジックは、メモリセルの閾値電圧を例えば４、８、１６レベルの様な２レベル以上のにおける一つに選択的に設定することによってアレーのセルをプログラムするために含まれている。上記で論議された様な読み取りとプログラミング回路は、本態様に依って設計されたアレーに含まれる。

本発明の一つの好適な態様によれば、浮動ゲートメモリアレーは、効率的なレイアウトと信頼性のある高速度操作を提供するいわゆるドレイン−ソース−ドレイン構造で実行される。

上記に述べた様に、多重レベルページモード構造をＮＯＲアレーで実行することによって、本発明によって教示された技術は、ＮＡＮＤアレー設計の様な代替アレー設計を使用して可能なものよりもより効率的に使用されるであろう。

従って、本発明は、効率的な高速ページモード構造にフラッシュメモリの様なセル当たり複数ビットの浮動ゲートメモリを提供する。設計は、浮動ゲートメモリを使って利用可能な高密度のセル当たり複数ビット記憶技術に沿って高速ページモード処理技術を利用する。更に、多重レベルは、制御可能ワード線電圧と単一感度増幅器設計を使って感知される。これは、単一ワード線電圧に応じて多重レベル感知を必要とする先行技術多重レベルシステムを一層簡単にする。更に、本発明は、ページモード多重レベル設計をＮＯＲ浮動ゲートメモリアレー構造にまで発展させる。ＮＯＲ構造は、高密度レイアウトと、装置でのプログラム、読み取り、消去操作の間に隣接するセルの妨害を回避することに関連する多くの利益を提供する。

本発明の好適実施例の詳細な説明を、図１−８を参照しながら行うが、図１−４は、本発明に従って利用される構造を示し、図５−８は、本発明によって提供される低電流ビットラッチとセル当たり複数ビット操作を利用して実行される過程を示す。

図１は、Ｘを特定のレベルを確認するのに必要なビットの数として、セル当たり２Xレベルを記憶する浮動ゲートメモリのアレー１０を含む集積回路のブロック線図である。本発明に依る低電流ビットラッチを有するページバッファ１１は浮動ゲートメモリセルのアレー１０に接続される。Ｙを整数として、Ｙビットラッチを含むページバッファ１１にある低電流ビットラッチは、浮動ゲートメモリセルのアレー１０を通過するビット線のセット１２にあるそれぞれのビット線に接続される。ビット線のセット１２は、ビット線のセットのサブセットをデータ出入力バス１４上に選択するための列デコーダ１３に接続される。ある例では、データ出入力バス１４は１６ビット幅（２バイト）であり、ビット線のセット１２は１Ｋ（１０２４）ビット（１２７バイト）幅である。

この様に、列デコーダ１３は、ライン１５で装置上のアドレス回路１６から供給されるアドレス信号に応じて、ビット線のセット１２にある１６ビット線をデータ出入力バス１４上に一度に選択する。更に、浮動ゲートメモリセルのアレー１０にあるワード線のセット１８を駆動するワード線ドライバ１７のセットが、浮動ゲートメモリセルのアレー１０に接続されている。ワード線ドライバは、装置のアドレス回路１６からライン１９上に供給されるアドレス信号に応じてセルの特定行を選択するためのデコード回路を含む。

更にバッファとも呼ばれるＳＲＡＭキャッシュ２０が集積回路メモリに含まれる。ＳＲＡＭキャッシュ２０はライン５３でデータ出入力バス１４に接続され、浮動ゲートメモリセルのアレー１０にデータを記憶し、読み込むためにキャッシュ（バッファとも呼ばれる）として作動する。この様に、データは、キャッシュ２０へ、そしてキャッシュ２０から浮動ゲートメモリセルのアレー１０へ転送され、集積回路に順応性のある出入力インターフェースを提供するために逆も又同じである。キャッシュ２０は、ページにあるセル毎にＸビットを記憶する。この様に、Ｙビット幅ページに対して、キャッシュ２０はページ毎にＹｘＸビットを記憶する。ある実施例では、メモリセルは、４レベルにプログラム可能であり、Ｘは２に等しい。

集積回路メモリは更に、ライン２２で制御信号をＳＲＡＭキャッシュ２０へ、ライン２３で制御信号をアドレス回路１６へ、ライン２４で制御信号をページバッファ１１とライン２９でページバッファに接続されている多重レベル電圧源２５へ供給する状態制御器２１（ファームウエア、ソフトウエア或いは両方）を含む。更に、制御信号は、ライン２６上の状態制御器２６から、ライン２８でワード線ドライバ１７に接続されている多重レベル電圧源２７へ供給される。

本発明によれば、以下に詳細を述べる様に、アレー１０におけるメモリセルは、一度に１レベルプログラムされ且つプログラム検証されており、同様に一度に１レベル読み込まれる。この様に、セル累算及びデコードロジック５０が本発明に依るＳＲＡＭキャッシュ２０に接続されている。セル累算及びデコードロジツク（セル累算及びデコード論理回路）５０は、ライン５１でＳＲＡＭキャッシュ２０に、ライン５２でデータ出入力バス１４に接続されている。セル累算及びデコードロジック５０は、図で示す様に、ライン２２を通して状態制御器２１により制御される。プログラム操作の間、所定のセルの２つ（或いはそれ以上）のビットが、ＳＲＡＭキャッシュ２０からライン５１でセル累算及びデコードロジック５０に送信され、その２つ或いはそれ以上のビットによって示されるデータ数値次第で、１つのビットは、所定のプログラムサイクルのためにページバッファ１１にロードするためにライン５２でデータ出入力バス１４に供給される。逆に言えば、読み取り操作の間、アレーにある浮動ゲートメモリの各々のレベルがページバッファ１１を使って感知される度に、セル毎の一つのビットがライン５２で受信される。セル毎の複数レベルに対し感知シーケンスが完了した後、受信された数値はセル累算及びデコードロジック５０によって累算され、２つ或いはそれ以上のビット数値としてライン５１でＳＲＡＭキャッシュへ供給される。様々な方法を採ることができるが、セル累算及びデコードロジック５０の機能性は、以下に提供する特定例の操作の説明によってよく理解されるであろう。

ＳＲＡＭキャッシュ２０は、アドレス回路１６からのライン３０でのアドレス信号と状態制御器２１からのライン２２での制御信号に応答し、浮動ゲートメモリセルのアレー１０に対する出入力操作と共に協力して作動する。

アドレスは、アドレスバス３１で集積回路メモリに供給される。アドレスバス３１はアドレス回路１６に接続される。アドレス回路はワード線ドライバ１７、列デコーダ１３、ＳＲＡＭキャッシュ２０に対してアドレス信号を生成する。

更に、モード制御入力は、状態制御器２１にライン３２で供給される。ライン３２上のモード制御入力は外部ソースから集積回路メモリヘ供給されるか、或いは、当該技術で知られている様に、デコードアドレスとデータラインによって生成してもよい。

本発明によれば、状態制御器２１はページバッファ１１における低電流ビットラッチを利用する方法で、多重レベルページモードプログラム及びプログラム検証、多重レベルページモード読み取り、ページモード消去検証の操作のための過程を実行する。これらの過程は、図２−４に関して以下に提供する好適な浮動ゲートメモリアレーとページバッファ構造の説明を行えばよく理解できるであろう。

図２は、浮動ゲートメモリアレー１０の好適な構造を示し、本実施例では、フラッシュＥＥＰＲＯＭセルの二つの列が単一の金属ビット線を共有するＮＯＲ型フラッシュＥＥＰＲＯＭアレーである。図２は、列の各々のペアがドレイン−ソース−ドレイン構成のフラッシュＥＥＰＲＯＭセルを含んでいる、アレーの列の四つのペアを示す。

この様に、列の第一ペア１２０は、第一ドレイン拡散ライン１２１、ソース拡散ライン１２２、第二ドレイン拡散ライン１２３を含む。ワード線ＷＬ０からＷＬ６３までの各々は、列のペアの第一の一つにあるセルと列のペアの第二の一つにあるセルの浮動ゲートをオーバーレイする。列の第一ペア１２０は、セル１２４、セル１２５、セル１２６、セル１２７を含む一つの列を含む。ワード線ＷＬ２からＷＬ６１までに接続されたセルは示されていない。列の第一ペア１２０の第二列は、セル１２８、セル１２９、セル１３０、セル１３１を含む。アレーの同じ列に沿って、列の第二ペア１３５が示されている。鏡像で配置されている以外は、列のペア１２０と同様の構造をしている。更に、列の第二ぺア１３５は、第一ペア１２０と同じ金属ビット線ＭＴＢＬ０に接続されている。

この様に、セル１２５の様な列のペアの最初の一つにあるセルは、ドレイン拡散ライン１２１にあるドレインとソース拡散ライン１２２にあるソースを含む。浮動ゲートは、第一ドレイン拡散ライン１２１とソース拡散ライン１２２の間のチャネル領域をオーバーレイする。ワード線ＷＬ１は、フラッシュＥＥＰＲＯＭセルを確立するためにセル１２５の浮動ゲートをオーバーレイする。列ペア１２０と列ペア１３５は、アレー仮想接地拡散１３６（ＡＲＶＳＳ）を共有する。この様に列ペア１２０のソース拡散ライン１２２は接地拡散１３６に接続される。同様に、列ペア１３５のソース拡散ライン１３７は接地拡散１３６に接続される。

上記で述べた様に、セルの列の各々のペア１２０は、単一の金属ラインを共有する。この様に、ブロック右選択トランジスタ１３８とブロック左選択トランジスタ１３９が含まれる。トランジスタ１３９は、ドレイン拡散ライン１２１にあるドレイン、金属接点１４０に接続されるソース、ライン１４１上で制御信号ＢＬＴＲ１に接続されるゲートを含む。同様に、右選択トランジスタ１３８は、ドレイン拡散ライン１２３にあるソース、金属接点１４０に接続されるドレイン、ライン１４２上で制御信号ＢＬＴＲ０に接続されるゲートを含む。この様に、トランジスタ１３８と１３９を含むセレクタ回路は、第一ドレイン拡散ライン１２１と第二ドレイン拡散ライン１２３を、金属接点１４０を通して、金属ライン１４３（ＭＴＢＬ０）へ選択的に接続する。理解いただける様に、列ペア１３５は、金属接点１４６に同様に接続されている左選択トランジスタ１４４と右選択トランジスタ１４５を含む。接点１４６は、列ペア１２０に接続されている接点１４０と同じ金属ライン１４３に接続されている。金属ラインは、追加のセレクタ回路と共にセルの二つ以上の列で共有することもできる。

図２に示す構造は、セルの隣接する列からの漏れ電流を防ぐために隣接したドレイン−ソース−ドレインユニットから絶縁されたセルの二つの列を形成するドレイン−ソース−ドレインユニットに基づいている。本構造は、感知回路における漏れ電流に対する適当な許容性ないし選択されていないセルからの電流漏れへの他の制御を有する二列以上のユニットにまで拡張できる。この様に、例えば、第四及び第五拡散ラインを、セルの四つの列を提供するドレイン−ソース−ドレイン−ソース−ドレイン構造を作るために所定の絶縁された範囲内に追加することができる。

列ペアは、Ｍ個のワード線と２Ｎ個の列から成るフラッシュＥＥＰＲＯＭセルのアレーを提供するために水平及び垂直に配列される。アレーは、上記で述べた様に、各々がセレクタ回路を通してフラッシュＥＥＰＲＯＭセルの一対の列に接続されているＮ個の金属ビット線のみを必要とする。

図は、二つの金属ビット線１４３と１５２（ＭＴＢＬ０−ＭＴＢＬ１）に接続される四つの列ペア１２０、１３５、１５０、１５１だけを示すが、アレーは、大きなスケールのフラッシュＥＥＰＲＯＭメモリアレーを確立するために、必要であれば、水平方向と垂直方向に繰り返される。この様に、ワード線を共有する列ペア１２０と１５０は、アレーのセグメントを提供するために水平に繰り返される。セグメントは垂直に繰り返される。共有されたワード線ドライバに接続されたそれぞれのワード線を有するセグメントのグループ（例えば８セグメント）は、アレーのセクターとみなすこともできる。

ある好適なシステムでは、１０２４の金属ビット線がセルの２０４８の列によって共有される。１０２４の金属ラインは、ページバッファにあるそれぞれのビットラッチに接続される。ビットラッチは、以下に詳細に論議される検証プログラム、検証、読み取り、消去検証の操作のために使用される各金属ビット線のための制御ビットを記憶する。

本発明は、多くの態様において、ＮＡＮＤ型アレーの様な他のメモリアレー構造、或いは例えば上記の先行技術参考資料に教示されている他の構造に利用することもできる。

図３は、図１で述べられた様な集積回路メモリーに対するページバッフＦ１１にあるビットラッチ２０６を含むビット線制御要素の基本構造を示す。この様に、図３は、例えば図２の構造にある金属ビット線ＭＴＢＬ０に対応するビット線２００を含む。ビット線２００は、ページバッファにおけるビット線セグメント２０２をアレーの金属ビット線２００から絶縁させるために使用されるパストランジスタ２０１に接続される。パストランジスタ２０１はライン２０３上の制御信号ＢＬＩＳＯＢによって制御される。ページバッファにおけるビット線セグメント２０２は、パスゲート２０４によって表される列セレクタ回路に接続される。列選択パスゲート２０４は、Ｎは１６ビット出入力バスを使って一セットのＫビット線において０から６３まで動くものとして、ライン２０５上の列選択信号Ｙ（Ｎ）によって制御される。

ページバッファは、それぞれのビット線に関連するビット線制御要素のシーケンスから成る。各々のビット線制御要素は、ビット線セグメント２０２に接続されたビットラッチ２０６を含む。好適なシステムにおけるビットラッチ２０６は、当該技術で知られている様な対抗する変換器から成るＳＲＡＭ型記憶素子を備えている。ビットラッチ２０６は、信号ＢＬＡＴＥＮを受信するライン２０７で供給されるイネーブル入力を有する。ビットラッチ２０６が使用する電力はライン２０８で供給される。図に示す様に、信号ＬＡＴＣＨ ＰＯＷＥＲは、ライン２０８で供給され、ビットラッチ２０６の電力レベルを設定する。通常この電力レベルは装置のＶＤＤ電圧に一致する。しかしながら、以下で論議する様に、様々な操作の間は制御される。

ビットラッチ２０６は、二つのデータ入力を有する。第一のデータ入力はライン２１０で受信され、第二のデータ入力はライン２１２で受信される。ライン２１０上の第一のデータ入力は、直列に接続される第一パストランジスタ２１３と第二パストランジスタ２１４を含むパスゲート構造に接続される。パストランジスタ２１４の反対側の端に一定電圧源２１５が接続される。パストランジスタ２１４のゲートはビット線セグメント２０２に接続される。パストランジスタ２１３のゲートはライン２１６で検証制御信号ＶＦＹ（Ａ、Ｂ）に接続される。

ある実施例では、ビットラッチの別々のセットをストローブするために二つ（或いはそれ以上）の検証制御信号（ＡとＢ）がある。本実施例では、全ての他のビット線がＶＦＹ（Ａ）を受信し、残りのビット線がＶＦＹ（Ｂ）を受信する。

ビットラッチ２０６へのライン２１２上の第二の入力はパストランジスタ２２０を通して、パストランジスタ２０１によってメインビット線２００から分離されたビット線セグメント２０２から供給される。パストランジスタ２２０のゲートは、制御信号ＬＡＴＣＨＢを受信するライン２２１に接続される。

ビットラッチ２０６は出力２２２を有する。出力２２２は、多重レベル電圧源２２５とビット線セグメント２０２の間で直列に接続されたパストランジスタ２２３とパストランジスタ２２４から成るパスゲートに制御入力として接続される。ビットラッチ２０６のライン２２２上の出力は、パストランジスタ２２３のゲートに接続される。パストランジスタ２２４のゲートはデータライン制御信号ＤＬＣＴＬ（Ａ、Ｂ）とライン２２６上で接続される。ある実施例では、二つのＶＦＹ（Ａ、Ｂ）信号と対等に読み取りモードでビットラッチのセットを別々に感知する二つ（或いはそれ以上）のデータライン制御信号（ＡとＢ）がある。

ビットラッチ２０６は、電流消費に関してビット線２００上に非常に低い影響しか及ぼさない様に形成されているので、ビットラッチの電流要求がページモード操作の間にビット線２００の電流要求と対抗することはない。本発明に依る低電流ビットラッチにより、多種多様な効果的ページモード過程が実行できる。

この様に、第一入力２１０は、ビットラッチ２０６が、パストランジスタ２１４を作動させるだけ十分に低い確定レベルへのビット線セグメント２０２上の電圧レベルの変化に応じて一定値(一定電圧値)をロードされる回路を提供する。この様に例えば、定電圧源がＶＤＤである場合、パストランジスタ２１４は、ｐ−チャネル装置として実行される。ビット線セグメント２０２上の電圧レベルが低いと、ライン２１６上の制御信号ＶＦＹがストローブされる場合、一定値はビット線２００上の電流を消費することなく、定電圧源２１５からビットラッチ２０６にロードされる。

それ故、検証ないしページ読み取り操作は、ビット線を初期電圧レベルへ設定ないし「予め充電(プリチャージ)」し、予め充電されたビット線を絶縁することによって作動するため、放電経路のみが選択されたワード線上のメモリセルを通る。選択されたワード線上のワード線電圧がメモリセルの閾値レベル以上である場合、ビット線は、設定された時間内で放電される。制御表示されたＶＦＹは、結果を感知するため設定された時間の最後にストローブされる。それ故、図３の実施例に関連するメモリセルの閾値レベルは、セルが、規定する時間内で、ビット線をパストランジスタ２１４の閾値或いはそれを超えるレベルに放電するために十分な電流を伝導するであろうワード線電圧レベルである。

定電圧源２１５が接地である場合、パストランジスタ２１４は、他の変更にと共にｎ−チャネル装置で実行され、一定値がビットラッチ２０６にロードされる様にビット線２００上の高電圧レベルに反応する。

ビットラッチ２０６への入力２１２は、ビット線セグメント２０２上で供給されたデータ値をロードするためにライン２２１上の制御信号ＬＡＴＣＨＢによって制御される第二回路に接続される。この経路は主として、データを列選択トランジスタ２０４を通してビットラッチ２０６へロードするために利用されており、比較的高電流のデータソースによって駆動される。しかしながらこの入力は、ビット線２００上で電圧レベルを感知する間は使用禁止にされる。

ビットラッチのライン２２２上の出力は、ビットラッチ２０６に記憶された制御ビットとライン２２６上のイネーブル信号ＤＬＣＴＬに応じて選択された電圧レベルを多重レベル電圧源２２５からビット線セグメント２０２へ転送するのに利用される第三回路に接続される。パスゲート２０１が使用可能な場合、多重レベル電圧源２２５によって供給される電圧レベルは、メインビット線２００に送られる。ライン２２６上のイネーブル信号ＤＬＣＴＬは、多重レベル電圧源２２５のビット線への接続の持続時間を制御するために使用される。多重レベル電圧源は高プログラミング電位にセットすることができ、ビット線へのプログラミング電位への適用は、ビットラッチ２０６の内容によって制御される。更に、多重レベル電圧源２２５は、ＶＤＤ、接地、又はもう一つの読み取り電位にも設定することができ、ＶＤＤ電圧レベルのビット線セグメント２０２への適用は、ビットラッチの内容によって制御される。

本発明のもう一つの態様によれば、ビットラッチ２０６はライン２３０上に第二出力を有し、これは、ページバッファにある全てのビットラッチ２０６が一定値を（プログラム検証のため）記憶するか判定し、或いはページバッファにあるどのビットラッチ３０６が一定値を（消去検証のため）記憶するかを判定するためのロジック２３１に接続されている。ロジック２３１は、ライン２３２で示される様に、ページバッファにある各ビットラッチ２０６に接続される一つの入力を含む。ビットラッチ２０６の全てが低い一定値を記憶している場合、ロジック関数の出力はライン２３３上で高くなり、全てのビットラッチが低い一定値にリセットされたことを示すことになる。ビットラッチのどれも一定値にリセットされていない場合、ライン２３３上のロジック関数の出力は低く、全てが一定値にリセットされてはいないことを示す。以下に述べる様に、このロジックはプログラム又は消去検証状況において役に立つ。

図４は、図３に示す様なビットラッチ３１０を含むビット線制御要素の詳細回路線図を提供する。ビット線３００は、トリプルウエルＮＭＯＳトランジスタ３０２のソースに接続されている。トランジスタ３０２は、基板にｎ型ウエルを作ることによって形成され、ｎ型ウエル内にｐ型ウエルを作り、その中にＮＭＯＳトランジスタを形成する。本例でのトリプルウエルＮＭＯＳトランジスタ３０２のサイズは、幅約４０ミクロン、長さ約１．２ミクロンである。構造におけるｐ型ウエルは、ライン３０３上のバイアス電位ＰＷＩによってバイアスをかけられる。トランジスタ３０２のゲートは、ライン３０１上の制御信号ＢＬＩＳＯＢによって制御される。ビット線セグメント３０４は、トランジスタ３０２のソースに接続される。ビット線セグメント３０４は、ｙ選択トランジスタ３０５のドレインに接続される。図示された実施例にあるｙ選択トランジスタ３０５は、約３０ミクロンの幅と約１．２ミクロンの長さを有する基本的ＮＭＯＳ装置である。トランジスタ３０５のソースは、端子３０６でデータ出入力バスに接続される。トランジスタ３０５のゲートは、ライン３０７上のｙデコード信号Ｙによって制御される。

図４に示すビット線制御要素は、ビットラッチ記憶素子３１０を含み、これはイネーブル回路を有する基本ＳＲＡＭ型記憶素子である。この様に、記憶素子３１０は、ｎチャネルトランジスタ３１２と直列になっているｐチャネルトランジスタ３１１から成る第一変換器を含む。ｐチャネルトランジスタ３１１は、本例では、約３ミクロンの幅と約１．６ミクロンの長さを有する。ｎチャネルトランジスタ３１２は、本例では、約３ミクロンの幅と約１．２ミクロンの長さを有する。イネーブル回路は、接地端子に接続されたソースを有するｎチャネルトランジスタ３１３を使って第一変換器に接続される。トランジスタ３１１と３１２のゲートは、記憶素子のノード３１４に接続される。トランジスタ３１１のドレインとトランジスタ３１２のドレインは、ノード３２５に接続される。更にトランジスタ３１３のゲートは、ライン３１５上の制御信号ＢＬＡＴＥＮに接続される。

記憶素子３１０にある第二変換器は、ｐチャネルトランジスタ３１８とｎチャネルトランジスタ３１９から成る。本例では、ｐチャネルトランジスタ３１８は約６ミクロンの幅と約１．２ミクロンの長さを有し、ｎチャネルトランジスタ３１９は約３ミクロンの幅と約１．２ミクロンの長さを有する。トランジスタ３１８のドレインとトランジスタ３１９のドレインはノード３２６に接続される。トランジスタ３１８と３１９のゲートはノード３２５に接続される。

記憶素子３１０にあるイネーブル回路は又、本例においては、約３ミクロンの幅と約０．８ミクロンの長さを有するｐチャネルトランジスタ３２０を含む。ｐチャネルトランジスタ３２０のソースは、ＬＡＴＣＨＰＷＲ信号を供給するノード３２１に接続されるが、これは、図３のラッチ電力信号に一致し、通常はＶＤＤである。ラッチ電力レベルは、以下に述べる様にビット線制御要素を含む操作の間制御される。

記憶素子３１０は、トランジスタ３１１と３１２から成る変換器への入力としてノード３１４にフィードバックされるノード３２６での出力と、トランジスタ３１８と３１９から形成される変換器の入力に接続されるノード３２５での出力を有する。出力３２５、３２６は、記憶素子に記憶されたデータビットの真及び補数仕様とみなされる。本例においては、ＬＡＤＡＴＡと名付けられたノード３２６は真の出力とみなされる。補数出力はノード３２５で生成される。

記憶素子３１０への第一入力は、ライン３５０経由でノード３２５で供給される。ライン３５０は、ネイティブｎチャネルトランジスタ３５１とネイティブｐチャネルと３５２から成るパスゲートを通って、ＶＤＤ３５３の様な定電圧の電源に接続される。ネイティブｐチャネルトランジスタは、チャネルエンハンスメントドーピングのない標準ＰＭＯＳ過程を使って形成されているため、装置の閾値は約マイナス１．２５ボルトである。本例では、装置の幅は約５ミクロン、長さは約１ミクロンである。ネイティブｎチャネル装置３５１は、チャネルエンハンスメントドーピング無しで形成されており、こうしてチャネルにエンハンスメントドーピングを有する標準ｎチャネルトランジスタよりも低い約０．４５ボルトの閾値を有する。

トランジスタ３５２のゲートはビット線セグメント３０４に接続される。トランジスタ３５１のゲートはライン３５４上の制御信号ＶＦＹに接続される。記憶素子３１０の第二入力は、ビット線セグメント３０４から、約１２ミクロンの幅と約１．２ミクロンの長さを有するｎチャネルネイティブ装置が装備されているパストランジスタ３５６を通して供給される。トランジスタ３５６のゲートは、ライン３５７上の制御信号ＬＡＴＣＨＢに接続される。

記憶素子３１０の第一出力はノード３２６からネイティブｎチャネルトランジスタ３６０のゲートへ供給される。ｎチャネルトランジスタ３６０のソースは、ノード３６１で多重レベル電圧源によって生成されるデータライン電力信号ＤＬＰＷＲに接続される。トランジスタ３６０のドレインは、ネイティブｎチャネルパストランジスタ３６２のソースに接続される。トランジスタ３６２のドレインは、ビット線セグメント３０４に接続される。トランジスタ３６２のゲートは、ライン３６３上のデータライン制御信号ＤＬＣＴＬによって制御される。トランジスタ３６０と３６２は、約４ミクロンの幅と約１．２ミクロンの長さを有するネイティブＮＭＯＳ装置を備える。

記憶素子３１０の第二出力は、更にノード３２６で（ノード３１４を通して）ｎチャネル装置３７０のゲートに供給される。ｎチャネル装置３７０のソースは接地に接続され、一方、ｎチャネル装置３７０のドレインはＡＢＬＲＥＳ１ライン３７１に接続される。トランジスタ３７０は、約３ミクロンの幅と約０．８ミクロンの長さを有するＮＭＯＳ装置を備える。ライン３７１上のＡＢＬＲＥＳ１信号は、ページバッファにある他のビットラッチと同じようにウイークプルアップ回路３７２に接続され、ライン３７１上の信号ＡＢＬＲＥＳ１のどれか一つが引き下げられる場合（高く入力）、ＡＢＬＲＥＳ１は低く、ページバッファにあるビットラッチの全てがリセットされたか判定するためにＮＯＲゲート関数を提供するようになっている。

図４のビットラッチ構造は、ｐチャネルトランジスタ３５２の替わりにｎチャネルトランジスタを使用するために変更してもよい。ｎチャネル方法では、トランジスタ３５２、３５１、３７０はノード３２６に接続され、トランジスタ３５２のソースは接地される。トランジスタ３５２のゲート（本実施例においてはｎチャネル）はビット線セグメント３０４に接続される。ｎチャネル方法は、消去検証シーケンスに特別よく適している。例えば、消去検証シーケンスは次のステップを含む。

１）ノード３２６が高レベルを記憶する様にビットラッチの全てをプリセットする。
２）ビット線の全てを高レベルに予め充電する。
３）消去検証のために電圧レベルをワード線に印加する。
４）消去された高閾値セルに対して、検証電位がストローブされた場合、ビット線は高いままに留まる。これによってノード３２６はゼロへリセットされる。低閾値セルが存在する場合、ビット線はセルを通して接地に放電され、低閾値セルに関連するビットラッチノード３２６はプリセットされた高い数値のままに留まる。次に、ノード３７１はもう一つの再試行パルスを引き起こすために下げられる。

図３、４に示す様な独特の低電流ビットラッチ構造は、図５、６に示す効率的なページモードプログラム及びプログラム検証操作、図７に示す効率的なページ読み取り操作、図８に示す効率的な消去検証操作を実行する能力を提供する。プログラム及びプログラム検証過程は、図５において、二つのレベルプログラム操作（消去されたレベルと単一のプログラムされたレベル）で最初に説明される。プログラム及びプログラム検証過程は、ＳＲＡＭキャッシュにデータのページをロードすることによって始まる（ブロック５００）。好適な実施例でのデータのページは、少なくとも５００ビットで、１Ｋ（１０２４）又はそれ以上のデータであるのが好ましい。

ＳＲＡＭキャッシュからのデータは、ページバッファにあるビットラッチに転送される（ブロック５０１）。この過程の間、ビットラッチはＢＬＡＴＥＮ信号によって使用可能にされ、ラッチ電力はフル供給電位ＶＤＤに設定され、ＬＡＴＣＨＢ入力は高く設定され、データがバイト毎にビットラッチへ転送されるにつれ、Ｙ信号は列デコード操作毎にパルスが出される。

過程での次のステップは、ページバッファにある記憶素子の全てがリセットされたかを判定する（ブロック５０２）。これは、ライン３７１上のＡＢＬＲＥＳＩ信号をテストすることによって判定される。高い場合、全てのビットラッチがリセットされる。そうしないと、ビットラッチの少なくとも一つがリセットされていない。この様に、全てがリセットされると、この過程は、ブロック５０３で示す様にプログラム及び検証が首尾よく完了する。ブロック５０２で、ビットラッチの少なくとも一つがセットされたままであると判定された場合、アルゴリズムはプログラム再試行限界に到達したかを判定する（ブロック５０３）。再試行限界に到達している場合、課程は終了し、エラーが示される。再試行限界に到達していない場合、アルゴリズムは、ビットラッチにある記憶素子がリセットされていないビット線のみにプログラミング電位を印加し、或いは再度印加するためにブロック５０５へ続く。

ブロック５０５で、データをビットラッチからアレーへプログラムするためにプログラム電圧が印加される。このステップで、ライン３６１上のＤＬＰＷＲはプログラム高電圧に設定され、ラッチ電力は高電圧に設定され、ライン３０１上の制御信号ＢＬＩＳＯＢは高電圧に設定される。これは、ノード３２６での記憶素子３１０の出力がＤＬＣＴＬ信号をパルスすることによって高い場合、高電圧をビット線３００に送れるようにする。記憶素子３１０の出力が低い場合、高プログラミング電圧はビット線に接続されない。

プログラムサイクルの後ビット線は予め充電される（ブロック５０６）。ビット線は本発明のビットラッチ構造を使って予め充電され、Ｙ選択トランジスタ３０５を消すことによってラッチ電力をＶＤＤに、ライン３６３上のＤＬＣＴＬ制御信号をＶＤＤに、ライン３６１上のデータライン電力をＶＤＤに、ＢＬＩＳＯＢ信号ライン３０１をＶＤＤに設定する。この様に、ビット線３００は、ＶＤＤレベル、又は、ＶTをＮＭＯＳ閾値電圧として、ほぼＶＤＤ−ＶTへ予め充電される。

ビット線が予め充電された後、ビット線は絶縁され、検証電位がアレーに印加される（ブロック５０７）。ワード線は、検証電位に設定される。このステップの間、ラッチ電力は、検証操作の間に消費される電力量を減らすために約２ボルトへ減らされる。ＤＬＣＴＬ信号ライン３６３は、データライン電力をビット線から絶縁するために低く設定され、ＢＬＩＳＯＢ信号ライン３０１はＶＤＤに設定され、Ｙ選択トランジスタは消されたままである。検証電位を印加した後、検証入力はストローブされる（ブロック５０８）。

これは、ライン３５４上のＶＦＹ制御信号をストローブすることによって生じる。この操作では、Ｙ選択トランジスタは消されたままである。ＶＦＹ信号がストローブされたとき、ノード３０４でのビット線上の電圧がトランジスタ３５２を作動させるだけ十分に低い場合、ＶＤＤ電位が記憶素子３１０のノード３２５に印加される。これは記憶素子をリセットする結果となるので、ライン３２６上の出力は低い。ビット線上のアクセスされるセルが低閾値を有する場合、予め充電されたビット線は、セルを通して放電され、ビット線上の電圧レベルはトランジスタ３５２を作動させる。こうして記憶素子３１０はビット線上の電流と争わず、比較的高速検証操作が成し遂げられる。

ブロック５０８でビットラッチ上の検証入力をストローブした後、過程は、再試行の閾値数に対して検証を失敗したセルのプログラミングを再試行するためにブロック５０２にループする。

図６は、図５に示す二レベルプログラム操作を、消去されたレベルと少なくとも二つのプログラムされたレベルがある様に、二つのプログラムレベル以上に拡張することを示すフローチャートである。図６の実施例では、セル当たり２ビットの実行に対し、１つの消去レベルと３つのプログラムされたレベルがある。本発明は、如何なる数のレベルへも拡大でき、利用されているメモリセル技術によって支援されている。

この様に、図６で示す多重レベルプログラム及びプログラム検証操作は、ＳＲＡＭに、セル当たりＸビットを含むデータのページをロードすることから始まる（ブロック６００）。ページバッファにあるビットラッチは操作の初めにリセットされる（ブロック６０１）。インデックスはゼロに設定される（ブロック６０２）。次に、ＳＲＡＭセルデータがインデックスｉ＋１より大きい或いは等しい場合、所定のセルに対するビットラッチを「１」（「プログラム」レベル）に設定する操作が実行される。

この様に、セル毎に二つのビットがある場合、セルに記憶されたデータは、四つのレベルセルに対して、レベル０、１、２、３に対応させることができる。説明してきた実施例では、高閾値レベルは消去された状態である。各々の連続するレベルは、以前よりも低い閾値にプログラムされる。この様に、ブロック６０３では、セルに記憶されるデータが１、２、又は３（０は消去された状態に対応）に対応する場合、図１のセルデコードロジック５０はデータ出入力バス１４に「１」を供給する。次のステップでは、プログラム検証操作はレベルインデックスｉ＋１で設定されたワード線電圧で実行される（ブロック６０４）。図６のブロック６０４は、図５のステップ５０６、５０７、５０８に対応する。電圧レベルｉ＋１は、数値１を記憶するセルにプログラムされる閾値レベルに対するワード線電圧に対応する。

本例における四つのレベルセルに対して、プログラムされた閾値電圧ＶＴは次の様に定義される。
状態 ＶＴ範囲（ボルト）
０ ４．５≦ＶＴ
１ ３．２≦ＶＴ≦４．０
２ ２．０≦ＶＴ≦２．８
３ ＶＴ≦１．５

この様に、ブロック６０４でｉ＝０であれば、プログラム検証電圧は、３．２ボルトと４．０ボルトの間の閾値電圧に対応するレベルに設定される。この様に一例では、ブロック６０４でのインデックスｉ＝０に対するワード線電圧は、検証マージンをみて３．４〜３．８ボルトの範囲内に設定されている。

ブロック６０４でレベルｉに設定されているワード線電圧でプログラム及びプログラム検証サイクルを実行後、アルゴリズムは、ビットラッチの全てがリセットされたか判定するが（ブロック６０５）、これは図５のブロック５０２に相当する。全てがリセットされてはいない場合、アルゴリズムは再試行限界を超えたか判定する（ブロック６０６）。再試行限界を超えている場合、アルゴリズムはフェイルする（ブロック６０７）。再試行限界を超えていない場合、プログラム電圧が印加される（ブロック６０８）。図２に示す構造に対して、プログラム電圧は、約マイナス５〜８ボルトの様な負電圧をワード線に、ビット線を横切って約プラス９〜６ボルトの様な正電圧をドレインに、例えばソース端子上にゼロボルトないし浮動電位を印加することを含む。

先に論じた様に、ブロック６０８でビットラッチに応じてプログラム電圧を印加した後、ブロック６０４のプログラム検証操作が再実行される。次にブロック６０５で、ビットラッチの全てがリセットされたか判定される。ブロック６０４−６０８のループが、再試行閾値に到達するか、もう一つのエラー状態に会合するか、或いはビットラッチの全てがリセットされるかするまで繰り返される。ブロック６０５で、ビットラッチの全てがリセットされていると、アルゴリズムはインデックスｉがＮ−２（但しＮは２X以下か等しい）に等しいか判定するためにインデックスｉをテストする（ブロック６１０）。

４レベルセルに対しては、Ｎは４に等しい。ブロック６１０でのＮ＝４でのテストは、インデックスｉ＝０、１、２に対するアルゴリズムを通してループする結果となる。こうして、ブロック６１０でインデックスｉ＝２の場合、プログラム操作は終了し検証操作は多重レベル操作に送られる（ブロック６１１）。ブロック６１０でインデックスｉがまだ２に等しくない場合、インデックスはブロック６１２で１だけ増加される。ブロック６１２の後、ＳＲＡＭセルデータがｉ＋１より大きいか或いは等しい場合、ブロック６０３がビットラッチデータを数値“１”に設定するために実行される。この様にブロック６０３を通る第二ループにおいて、セルデータが２又は３に等しい場合、ビットラッチは１に設定されるが、そうでなければビットラッチは０に設定される（「プログラムしない」状態）。

ブロック６０３の後、ブロック６０４−６０８に基づく過程は、ビットラッチの全てがリセットされるまで実行される。プログラムでは、検証サイクルは、４レベルセルに関しインデックス＝０から２の各レベルに対して再実行される。これは結果として、次の表に示される様なビットラッチの状態となる。

状態０ 状態１ 状態２ 状態３ インデックス
ラッチ-pgm ０ １ １ １ ＝０
ラッチ-pv ０ ０ ０ ０ ＝０ WL:3.6v
ラッチ-pgm ０ ０ １ １ ＝１
ラッチ-pv ０ ０ ０ ０ ＝１ WL=2.4V
ラッチ-pgm ０ ０ ０ １ ＝２
ラッチ-pv ０ ０ ０ ０ ＝２ WL=1.6v

この様に、表のインデックス＝０に対する第一行で示す様に、状態０でのセルはプログラムしない数値「０」に設定された対応するビットラッチを有する。状態１、２、又は３にプログラムされるセルは、「プログラム」数値１に設定されたビットラッチを有する。示された例ではその間にワード線電圧が約３．６ボルトに設定される、＝０でのプログラム検証サイクルの後、状態０と１でのそれらセルのビットラッチは０にリセットされ、状態２と３にあるそれらセルも又プログラム検証操作の間にリセットされる。次にインデックスは増やされ、状態２、３にあるセルは、プログラム数値１に設定された対応するビットラッチを有する。

次にこの例では、プログラム検証操作が約２．４ボルトに等しいワード線電圧で実行される。これは、プログラムしない数値０に設定されたビットラッチを有する状態０）１、２、にプログラムされたセルを生じる結果となり、状態３にプログラムされるそれらセルは０にリセットされる。最終的に、状態３にプログラムされるセルに対して、インデックス＝２及び状態３データを記憶するそれらセルのみが１にセットされたそれらビットラッチを有する。この場合、プログラム操作が使用され、プログラム検証が、本例の場合約１．６ボルトに等しいワード線電圧で実行される。表に示される様に、ビットラッチは全ての状態に対して１．６ボルトのワード線電圧でリセットされる。

この様に、プログラミング操作に必要とされる時間の殆どは、セルを状態３にするために費やされる。図６のアルゴリズムに従えば、状態１セルのプログラミングの間に並行してセルの閾値を状態２にプログラムされる様にシフトし、状態１セルと状態２セルのプログラミングの間に並行してセルの閾値を状態３にプログラムされる様にシフトする能力の故に、時間はより短くなる。

図７は、本発明に依る多重レベル読み取り操作を示す。アルゴリズムは、インデックスをＮ−２に設定することによって始まる（ブロック７００）。次にアルゴリズムは、ライン３２６上の出力が高いように、ビットラッチの全てを一定値に設定する（ブロック７０１）。全てのビット線に対するＹ選択トランジスタ３０７の全てを作動させれば、同時にビットラッチの全てを高く設定できる。ライン３２１上のラッチ電力レベルは、約１．５ボルトまで減らされる。データは、ノード３０６上にＶＤＤで供給され、ＬＡＴＣＨＢ信号ライン３５７はＶＤＤに設定される。こうしてデータ数値はラッチの入力３１４に転送される。その時点で、ラッチ電力は、比較的低電流の同時操作でデータをセルに保持させるためにゆっくり上げられる。替わりに、データをＳＲＡＭからビットラッチへ転送するのと同じ方法の列デコード操作によって、ビットラッチをバイト単位で設定することもできる。

全てのビットラッチがプリセットされた後、アルゴリズムは、ビット線の第一事前充電に基づく検証手順に進む（ブロック７０２）。この事前充電は、図５のブロック５０６に関して述べたものと同じ制御信号を使って行われる。ビット線を予め充電した後、メモリセルを通る以外のビット線からの放電経路は締められる（ブロック７０３）。これは、ＤＬＣＴＬを低く設定することによって行われる。

次に、ワード線電圧は、プログラムレベルｉ＋１に対応する読み取りレベルに設定される（ブロック７０４）。本例では、レベル３に対してワード線電圧は約１．８ボルトに設定され、レベル２に対してワード線電圧は読み取り操作のために約３ボルトに設定され、レベル１に対してワード線電圧は読み取り操作のために約４．２ボルトに設定される。

次に、ビットラッチ上の検証入力はストローブされる（ブロック７０５）。これは図５のブロック５０８の操作と同じである。検証入力をストローブ後、ビットラッチに記憶された制御ビットは、ＳＲＡＭへ転送するための準備でセル累算及びデコードロジック５０に読み込まれる（ブロック７０６）。この過程は、ＤＬＰＷＲ値を接地に、ＤＬＣＴＬ値をＶＤＤに、ＢＬＩＳＯＢ信号を接地に、ＬＡＴＣＨＢ信号を接地に設定することによって実行される。Ｙトランジスタは、列デコード操作に応じてパルスを出される。

この様に、ビットラッチがリセットされた場合、ライン３２６上の出力ＬＡＤＡＴＡは低く、接地のビット線セグメント３０４への接続を防ぐ。しかしながらリセットされていない場合、記憶素子に記憶された高数値は、比較的高電流ドライブで接地をビット線セグメント３０４に接続し、感度増幅器を経てデータ出入力バスに転送される。ビットラッチ構造の比較的高いドライブの故に、低閾値メモリセルの場合と比べて、この手順はセルを読み込むよりも早い。

ブロック７０６の後、アルゴリズムはブロック７０７で、インデックス＝０であるかテストする。０と等しい場合、ＳＲＡＭは外部読み取りの準備が整っている（ブロック７０９）。０と等しくない場合は、ブロック７０８で１ほど減らされ、アルゴリズムは次のプログラムレベルをテストするためブロック７０１にループする。

セル累算及びデコードブロック５０では、読み取り過程の各サイクルに関するデータが累算され、結果がＳＲＡＭＮＩへ転送される。この様に、レベル３（最低閾値）が最初に読み込まれ、後にレベル２と１が続く図７に示す過程に対して、閾値電圧が最初のサイクルにおいてのみ読み取り電圧以下であり、２と等しい場合、「３」（１１）がＳＲＡＭに書き込まれる。アルゴリズムが、２と１に等しい第一と第二のサイクル両方の間に通過する場合、データ「２」（１０）が書き込まれ、閾値がサイクル２、１、０の全て三つでの読み取り電圧以下である場合、数値「１」（０１）が書き込まれる。閾値がどのサイクルにおいても読み取り電圧以下でない場合、数値「０」（００）がメモリセルに書き込まれる。

代替方法においては、レベルを逆の順序で感知し、セルデコード及び累算ロジックを適切に変更してもよい。ビットラッチのＳＲＡＭへの読み込みが済むと、ＳＲＡＭは集積回路のデータ出入力バスを通しての読み取りの準備が整う。この様にして、ページモード読み取りが提供され、第一バイトは図７の過程が実行された後に利用可能であるが、これは、ビット線処理時間、セル毎のレベル数等次第でマイクロセカンドオーダーの時間を要する。しかしながら、ページにおける後続のバイトは全てＳＲＡＭ速度で読み取ることができ、これは、浮動ゲートメモリアレーへに対する標準読み取りよりもずっと早い。

図８は、本発明の低電流ビットラッチを使った消去検証操作の一例を示す。この過程は消去操作後に始まり、それは、説明した実施例においては、消去されたセルの全てに対し高閾値電圧状態を確立するために、アレーのメモリセルのブロックの浮動ゲートを充電することに基づいている。この様に、例えば、セルのブロックを消去するためには、負の約８ボルトがドレインに印加され、正の１２ボルトが制御ゲートに印加され、負の８ボルトがブロックにおけるセルのソースに印加される。消去後、ビットラッチは、図７のブロック７０１に関して述べた様な技術を使って、一定値１に設定される（ブロック８００）。

次に、ビット線は予め充電される（ブロック８０１）。これは、図５のブロック５０６に関して述べた過程と同じである。ビット線を予め充電した後、消去検証電位がワード線に印加される（ブロック８０２）。これは、消去検証電位がワード線に印加されることを除いては、図５のブロック５０７に関して述べられた過程と同じである。これらの電位は、消去検証マージンを確立するために、例えば５ボルトの様に、通常ＶＤＤに近いか或いはそれより高い。消去検証電位を印加した後、ビットラッチ上の検証入力は、図５のブロック５０８に関して述べた様に、ストローブされる（ブロック８０３）。ビットラッチをストローブした後、アルゴリズムは低閾値セル（消去されていない）が感知されたか判定する作業に進む（ブロック８０４）。低閾値セルがあれば、ビットラッチをリセットすることになる。

この様に、何れかのビットラッチがリセットされたか判定することが必要であり、これは、図５のブロック５０２に関して述べた様な全てのビットラッチがリセットされたか判定するのとは逆の操作である。これは、ビットラッチが列デコーダを通してバイト単位で読み込まれる読み取り過程によって成し遂げることができる。替わりに、一つのラッチがリセットされたか判定するページ幅のＮＯＲ機能を使って、例えばロジックを同時にビットラッチの出力を感知するために使用することもできる。

低閾値セルが検知されなかった場合、過程はブロック８０５で示す様に終了される。低閾値セルが検知された場合、アルゴリズムは再試行限界に到達したか判定する（ブロック８０６）。再試行限界に到達している場合、過程はブロック８０５で終了され、エラーが表示される。再試行限界に到達してない場合、再消去操作が実行される（ブロック８０７）。

従って、本発明は、セル毎の複数ビット、同時ページモードプログラム及びプログラム検証、ページモード読み取り、ページモード消去検証を支援する独自のビット線制御要素構造を提供する。独自のビットラッチ構造によって解決される重大な問題には、ラッチ構造上での高度な同時操作に関連する過電流及び電力クラッシュ問題、同時操作の間にビット線間で発生する恐れのあるビット線接続ノイズ、検証操作に関連するビット線放電時間が含まれる。過電流及び電力クラッシュ問題は、ビットラッチにおける記憶素子上の電力レベルを制御する性能を提供することによって解決される。この様に、装置の電流消費を減らすために、適切な時間にビットラッチ電力は減らされる。ビット線接続問題は、奇偶ビット線ロジックによって解決でき、二セットの制御信号が図４の構造にあるＶＦＹ信号とＤＬＣＴＬ信号をストローブするために使用される。交互にストローブすることによって、隣接するビット線は同時に感知されず、それらの間にあるフリンジキャパシタンスは不必要な妨害を起こさない。

ビット線放電時間は、ビット線キャパシタンスとセル放電電流に左右される。しかしながら、ビット線は検証過程の間ビットラッチから絶縁されているため、放電時間は電流消費のためにビットラッチ構造と争うことにより混乱するようなことはない。このように、ステートマシンは検証過程を実行するのに、計算された固定時間を使用することができる。替わりに、基準ビット線コンデンサー上のレベルを感知することによって、基準浮動ゲートセルの様な小電流ソースを、基準ビット線コンデンサーを放電し、時間切れ信号を生成するために使用することもできる。この基準ビット線コンデンサー法は、計算された固定時間を使って可能なものよりもより多くのチップ特定検証タイミングを提供する。

更に、同じビットラッチがページモード読み取り操作のために使用される。従来型フラッシュメモリ読み取り操作は、ランダムアクセスであり、比較的遅い。しかしながら、高速ページモード読み取りアクセスは本発明の独自ビットラッチを使って上記で論じられた様に実行できる。最終的に、フラッシュメモリ装置における消去操作をスピードアップするために使用されるページモード消去検証過程が提供される。

この様に、先行技術多重レベル設計で使用可能なものよりも正確な制御を閾値電圧上に提供するセル当たり複数ビットのページモードフラッシュメモリ装置が提供される。更に、ファームウエア設計において背景的仕事として隠され得る遅いセットアップ時間と共にではあるが、高速度ページ読み取りが可能である。

この様に、独自の低電流ビットラッチを備えたページモードシステムは、読み取り、プログラム、プログラム検証、消去検証操作の間にワード線電圧の正確な操作を使って多重レベルセルに拡大されている。

本発明は、フラッシュ消去された状態が浮動ゲートメモリセルに対する高閾値として定義され、プログラムされた状態がより低い閾値レベルのセットとして定義されているメモリセルに関して主に述べられてきた。しかしながら、本発明はフラッシュセルが低閾値を有している時に消去されたと定義され、高閾値を有している時にプログラムされたと定義される場合にも適用できる。

本発明の好適実施例の上記説明は、解説と説明のために示したものである。本発明を余すところなく示し、開示されたそのままの形態に制限することを意図してはいない。多くの変更と修正ができることは当業者には自明である。本発明の範囲は、次の請求項及びそれと等価なものによって定義されるものである。

本発明に依るセル当たり複数ビット浮動ゲートメモリ集積回路の基本ブロック線図である。 本発明の使用に適した浮動ゲートアレー構造の線図である。 本発明に依るビットラッチ構造の簡略線図である。 本発明に依るビットラッチ構造の好適実施例の回路線図である。 単一閾値レベルに本発明のビットラッチを使って実行されたプログラムとプログラム検証操作を示すフローチャートである。 本発明に依る多重レベルプログラム及びプログラム検証過程のフローチャートである。 本発明に依る多重レベルページ読み取り過程を示すフローチャートである。 本発明に依るページモード消去検証過程を示すフローチャートである。

Claims (2)

1. 半導体基板上の浮動ゲートメモリモジュールにおいて、
   少なくともＸ行、Ｙ列の浮動ゲートメモリセルを含むメモリアレーであって、
   前記浮動ゲートメモリセルが各々、制御ゲート、ソース端子、ドレイン端子を有し、浮動ゲートセルの１つの列が複数の列セグメントを含むメモリアレーと、
   浮動ゲートメモリセルのＸ行の一つの浮動ゲートメモリセルに各々が接続されているＸワード線と、
   それぞれの列セグメントにおける前記浮動ゲートメモリセルのドレイン端子に接続される複数の局所ビット線と、
   それぞれの列セグメントにおける前記浮動ゲートメモリセルのソース端子とソース電位のソースに接続される複数の局所ソースラインと、
   複数の全体ビット線と、
   前記メモリアレーで読み取りと書き込みデータを提供する前記複数の全体ビット線に接続されるデータ入出回路と、
   セレクタ回路であって、複数の局所ビット線と前記複数の全体ビット線に接続され、データ入出回路による浮動ゲートメモリセルのＹ列へのアクセスが複数の全体ビット線を横切って行なわれるように、前記局所ビット線の複数の全体ビット線における対応する全体ビット線への選択的接続を提供するセレクタ回路と、
   前記メモリセルの閾値レベルを２つより多いレベルの一つに選択的に設定することによって前記アレーにおけるメモリセルをプログラムするためのプログラムロジックと、
   を有することを特徴とする浮動ゲートメモリモジュール。
2. 前記メモリアレーにおける浮動ゲートメモリセルのＹ列は、前記浮動ゲートメモリセルの列セグメントのＮペアを有し、複数の列セグメントのペアはセレクタ回路に接続された２つの局所ビット線と、
   ソース基準回路に接続された１つの局所ソースラインと、
   前記２つの局所ビット線の一方と前記局所ソースラインの間の列セグメントのペアの第一列セグメントにおける浮動ゲートメモリセルの第一セットと、
   前記２つの局所ビット線の他方と前記局所ソースラインの間の列セグメントのペアの第二列セグメントにおける浮動ゲートメモリセルの第二セットと、
   前記第一セットにおける浮動ゲートメモリセル及び前記第二セットにおける浮動ゲートメモリセルに各々接続されるＭワード線のサブセットの部材と、
   を有し、
   前記セレクタ回路は、前記２つの局所ビット線及び複数の全体ビット線の少なくとも１つに接続され、前記第一及び第二セットの、複数の全体ビット線の少なくとも１つへの選択的接続を提供するセグメントセレクタ回路を含むことを特徴とする請求項１５に記載の浮動ゲートメモリモジュール。

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