KR100281725B1 - Dram용 비트라인 및 셀판크램프 회로 - Google Patents

Dram용 비트라인 및 셀판크램프 회로 Download PDF

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에스쉐프필드이턴쥬니어
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이와사끼 히데히꼬
니폰 펀더리 가부시키가이샤
고워 로버트 엘.
유나이티드 메모리스 인코포레이티드
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Abstract

본 발명은 DRAM 용 Vss 와 Vcc 간의 중간전압을 제공하는 공급회로에 관한 것으로, 셀콘덴서판과 비트선크램프트랜지스터에 연결되어 있다.
공급회로는 평형신호와 완전한 재기억신호를 AND 하는 논리회로를 포함하여 프리차아지기간의 최초부분에서 타이밍신호를 제공한다.
타이밍수단은 제1 및 제2 노드의 전압을 형성하기 위해 부하로서 작동하는 제1 및 제2 트랜지스터를 턴온한다.
이렇게 형성된 전압이 목표유지전압위의 전이 전압이다.
이 전압은 기억콘덴서위에 축적되고 드라이브 트랜지스터 및 제3 트랜지스터의 게이트 전극에 기억된다.
드라이브 트랜지스터는 동작전압을 유지라인에 선택적으로 결합된다.
논리회로가 턴오프한후 콘덴서상에 축적된 오프셋트전압은 목표 제1 유지전압을 유지라인에 결합하도록 구동트랜지스터를 제어한다.

Description

DRAM용 비트선 및 셀 플레이트 클램프회로
제1도는 최근의 DRAM에 공통적으로 사용되고 있는 다양한 신호들을 보여주는 한 셋트의 파형도.
제2도는 현재 사용되고 있는 DRAM의 일부를 도시한 도면에서, 목표전압에 프리차지된 비트선을 유지하는데 이용되는 분압기의 관계를 보여주는 도면.
제3도는 모든 커패시터 플레이트에 대한 종래의 1/2 Vcc 분압기를 보여주는 도면.
제4도는 본 발명의 바람직한 실시예에 의한 회로를 보여주는 도면.
제5도는 제4도의 개선된 회로에서 트랜지스터들 중 한 개의 레이아웃을 설명하는 도면.
제6도는 비트선을 유지전압에 클램프하기 위해 추가된 회로를 보여주는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
10, 11 : 비트선 14 : 센스증폭기
16 : 평형트랜지스터 18, 20 : 트랜지스터
40 : 공급회로 45, 47 : 제1 노드 및 제2 노드
52 : 커패시터
본 발명은, 다이나믹 랜덤 액세스 메모리(DRAM)에서 전압을 공급 또는 인가하는 회로에 관한 것이고, 특히, 비트선의 프리차지(precharge) 또는 평형화(equilibration)에 관련되는 반도체메모리의 (1)클램핑회로(clamping circuit)와, DRAM 메모리 셀의 커패시터 플레이트에 중간전압을 공급하기 위해 결합된 전원회로에 관한 것이다.
본 발명은 DRAM에 관한 것이지만, 정적 RAM 및 다른 반도체 메모리, 그리고 직교 방향을 따라, 대부분의 경우 서브어레이(sub-array)의 집합체내에 망(網)형으로 배치된 메모리의 어레이를 가지는 다른 다른 집적회로에도 찾아볼 수가 있다. 일반적으로, 셀은, 워드선에 직교하는 비트선으로 규정된 열(列; column)을 따라 있다. 예컨대, DRAM의 개요적인 설명에는, [다이나믹 RAM용 중복기구(Redundancy Scheme For A Dynamic RAM)]이라고 하는 제목의 이튼 주니어(Eaton Jr.) 등의 미국특허 제 4,389,715호 명세서를, SRAM의 개요적인 설명에는, [비동기적으로 평형되고, 프리차지된 스태틱 RAM(Asynchronously Equilibrated and Pre- Charged Staic RAM)}이라고 하는 제목의 수드(Sud), 하드(Hardee) 및 하이틀리(Heightly) 등의 미국특허 제4,355,377호 명세서를 참조하면 된다.
이와 같은 메모리에서는, [비트선 프리차지 및 평형회로(Bit Line Precharging and Equilibrating Circuit)]라고 하는 제목의 하디 등의 미국특허 제4,494,221호 명세서에, 평형 및 프라차지회로에 관심이 집중되어 있다.
오늘날 형식의 DRAM에서 공통적인 한 세트의 대표적인 신호들을 도시한 제1도에 관해서 설명한다. 최상부의 파형은, RAS BAR 라고 부르는 로우 어드레스 스트로브 반전 신호(row address strobe inverse signal)를 도시한 것이다. RAS BAR가 저(低) 레벨이면, 메로리는 활성주기에 있지만, RAS BAR가 고(高) 레벨이면, 메모리는 프리차지 주기로 된다. 메모리에서는 1초당 상기 두 종류의 기간이 교대로 여러차례 나타난다. 잘 공지되어 되어있듯이, DRAM은 휘발성(volatile)이고, 동적이다. 즉, 전형적으로, 데이터는 커패시터 상에 소량의 전하로서 저장된다. 이 전하는 여러 가지 매카니즘을 통해 누출되므로, 따라서 데이터가 손실되게 된다. 이러한 파멸적인 결과를 방지하기 위해서, 커패시터를 포함하는 메모리 셀을 반복하여 독출해 리프레쉬(refresh)한다. 메모리를 독출할 때, 어떤 데이터가 셀에 기억되었는가를 판정하도록 센스 증폭기가 작동하여, 그 데이터를 셀에 다시 기록한다. 독출 및 리프레쉬를 행하지 않으면, 데이터는 손실되게 된다.
센스 증폭기는, 통상적으로 1개 또는 한 쌍의 비트선에 결합되어 있다. 이들 비트선들을 때때로 비트선 및 비트 바(bite bar)선이라고 부른다. 메모리 중에는, 특히 SRAM메로리에서는, 데이터의 상보적인 상태를 메모리 셀 또한 한 쌍의 상보적 메모리에 기억한다. 리프레쉬 동작 중에 사용되는, 이러한 상보적 데이터가 기억되어 있는가에 여부에 대한 센스 동작에는, 리프레쉬해야 할 셀에 연결되어 접속되어 있는 비트선에 소정값을 설정하는 것을 포함한다. 이 값은 일반적으로, "프리차지 전압" 또는 "평형전압"으로 부른다. 평형전압은, 비트선을 프라차지시키는 것으로, 1도의 제2파형은 이 평형전압 또는 EQ라고 부를 수 있는 신호를 도시하고 있다. EQ는, RAS BAR에 대해 약간 우측으로 변위되어 있는 것을 알 수 있다. RAS BAR가 저 레벨로 강하한 후에, EQ도 저 레벨로 강하한다. 또한, RAS BAR가 높은 상태(Vcc)로 상승한 수 나노초(nanosecond) 후, 프리차지 기간의 시작을 도시하고 있지만, 이 시점에서 EQ는 전형적으로 전원전압(Vcc)로 상승한다.
복원기간은 일반적으로 수 나노초가 걸리고, 도1의 제3파형은 RC이다. RC의 하강구간(trailing edge)는 EQ의 상승구간과 거의 같거나 또는 거의 10 나노초 후에 발생하는 것을 관찰할 수 있다.
비트선을 프리차지 또는 평형화하는 회로는 잘 공지되어 있다. 도2는 DRAM 어레이를 단순화한 부분에 있어서, 종래기술의 방법을 나타내고 있다. 하나의 칼럼(coulmn)은, 비트선(11a)과 짝을 이루은 비트선(10a)을 포함한다. 이들 각각은, 각 퓨즈(12a, 13a)를 통하여 센스 증폭기(14a)에 접속된다. 각 비트선을 따라서, 퓨즈(12, 13)를 통해 센스 증폭기에 결합된 다수의 메모리 셀(15M), 및 DRAM에서는 마찬가지로 결합된 각 비트선에 대한 더미 셀(15D)이 배치된다. 각 메모리 셀(15M)은, 예시하는 바와 같이 1 개의 트랜지스터와 1개의 커패시터를 구비한다. 커패시터의 한 플레이트는 Vss에 결합된다. 다른 플레이트는 트랜지스터를 통해 비트선에 접속되고, 워드선(WL)의 전압에 의해 제어되는, 전도율을 제어할 수 있는 경로를 가진다. 워드선 WL-1에서부터 WL-2는, N행의 어레이를 구성하고, 도2에 도시되어 있는 바와 같이, 비트선(10, 11)과 직교한다. 각 더미 셀(15D)은, 각 칼럼에 포함되고, 더미 워드선(WL-D)에 의해 제어된다. 더미 셀은, 각 메모리 셀(15M)의 커패시턴스와 같은, 이 보다 큰, 또는 이 보다 작은 커패시턴스를 가진다.
평형 트랜지스터(16a)는, 트랜지스터가 온(on)될 때마다 비트선(10a, 11a)을 함께 결합하는 소오스-드레인 경로를 가진다. 트랜지스터(16a)의 게이트 전극은, 도1의 평형신호 EQ를 수신하도록 결합된다. 트랜지스터(16a)에 인접하여, "유지용 트랜지스터(keeper transistor)" 18a 및 20a가 있다. 트랜지스터(18a)는 유지선(22)과 비트선(10a) 사이에 결합된 소오스-드레인 경로를 가진다. 유지용 트랜지스터(20a)는 유지선(22)과 비트선(11a) 사이에 결합된 소오스-드레인 경로를 가진다. 트랜지스터(18 및 20)의 게이트 전극도 평형신호 EQ를 수신하도록 결합되어 있다. 이 경우, 트랜지스터(16, 18 및 20)들은 n채널 트랜지스터이고, EQ에 대해 상대적으로 양의 전압을 인가할 시에 온으로 되지만, 다른 종류의 스위칭소자를 사용할 수 있다는 것을 이해해야 한다. 이들 트랜지스터에 평형신호 EQ를 인가하면, 비트선(10a 및 11a) 상의 전압을 평형화하거나 또는 등화하고, 유지선(22)을 통해 인가 된 어떠한 전압에서도 수신하도록 이들 비트선들을 결합한다.
선(10a, 11a, 12a, 13a, 14a, 16a, 18a 및 20a)들을 포함하는 도2의 칼럼회로는, 칼럼 A 및 A*으로 부를 수 있다. 동일 구조의 칼럼 B 및 B*도 칼럼 A 및 A*와 병렬로 배치되어 있다. 실제로, 다수의 이러한 모양의 칼럼을 함께 메모리 칩에 집적하여, 어레이 또는 서브-어레이를 형성한다.
이러한 선행기술 방법중 변형예가, [반도체 메모리에 사용되는 비트선 및 칼럼회로(Bit Line And Column Cirtcuitry Used In A Semiconductor Memory)]라는 제목의 하디의 미국특허 제4,791,613호 명세서에 개시되어 있다. 이것은, 평형 트랜지스터에 인가하는 평형신호와 다른 전압을 사용하고, 또한 전원전압(Vcc)를 "유지용 트랜지스터(18, 20)"에 인가한다.
이 선행기술에서는, 원래 비트선은 프리차지 또는 평형 동작 중에 O볼트 또는 전원전압(Vcc)에 설정되어 있다. 보다 새로운 DRAM은 비트선을 1/2 VCC로 프리차지한다. 이 프리차지 전압을 얻기 위하여, 전형적으로 비트 및 비트 바 선을 프리차지 기간의 시작 시에, 함께 단락시킨다(한 비트선은 Vcc레벨을 가지고, 다른 한 비트선은 Vss레벨을 가진다. 단란되면, 1/2 Vcc가 된다). 이 전압을 유지하기 위하여, 한 쌍의 저항, 또는 저항으로서 사용되는 트랜지스터를 도2에 도시되어 있듯이 Vcc와 접지 사이에 결합시킴으로써, 분압기(24)를 형성할 수 있다. 분압기로부터 얻은 전압은, 유지선(22)을 통해 인가되어, 비트선을 원하는 프리차지 값 근처에 유지한다.
한 가지 문제점은, 현대의 메모리들은 용량이 너무 커서(너무 많은 메모리 셀들을 가져), 트랜지스터(18, 20)를 통해 유지선(22)에서 비트선들로 인가되는 프리차지 전압을 유지하기 위해 개별적인 전원전압을 도입하여야 한다는 것이다. 그러나, 이러한 방법은 바람직하지 않은데, 산업계는 이 프리차지 전압을 반송하는 추가적인 핀 또는 개별적인 전원전압을 추가하기를 원하지 않기 때문이다.
중간전압용의 개별적인 전원을 사용하는 일이 없이 비트선들을, O볼트와 Vcc상의 중간전압으로 프리차지함에 있어서의 문제점은, 리프레쉬 기간 동안에 프리차지 전압이 누설되는 경향이 있어서, 비트선이 단락되는 경우에 프리차지 전압을 유지할 수 없다는 것이다. 만일 프리차지 전압이 완전히 방전된다면, 센스 증폭기회로가 셀을 판독할 수 없기 때문에 데이터는 완전히 소멸되게 된다.
도2에서, 프리차지 동안에 트랜지스터(16, 18 및 20)가 온되면, 모든 비트선들은 유지선(22)을 통해 함께 결합된다는 것을 알 수 있다. 그러므로, 대다수의 비트선들은 프리차지 동작 중에 함께 행동한다. 한 가지 문제점은, 하나의 불량 비트선이 전체 메모리를 못쓰게 만들 수 있다는 것이다. 만일 비트선이 단락(short)을 통해 전류를 지속적으로 끌어낸다면, 분압기(24)로부터의 프리차지 전원은 상기 단락을 극복할 수 없게 되어, 모든 메모리들이 동작하지 않게 된다.
이러한 파멸적인 결과를 피하기 위하여, 테스팅 절차와 함께 퓨즈(12 및 13)를 사용하여, 상기와 같은 모든 단락 비트선을 확인한다. 그래서, 적절한 퓨즈(12)를 절단함으로써 불량 비트선을 회로에서부터 분리시킬 수 있다(또한 중복 비트선이 대체된다). 그러나, 이와 같은 처리는, 퓨즈이 부가를 필요로 하고 또한 메모리의 가격을 상승시키는 또 다른 테스트 절차를 필요로 한다.
따라서, 본 발명의 한 목적은, 모든 메모리를 망치는, 하나의 불량 메모리 셀 또는 불량 비트선의 문제점을 피하는 것이다.
본 발명의 다른 목적은, 비트선 퓨즈 등을 부가하는 일이 없이, 불량 비트선의 문제를 해결하는 것이다.
본 발명의 또 다른 목적은, "유지(hold)" 또는 프리차지 전압을 제공하기 위해 선행기술에서 사용하는 분압기를 제거하는 것이다.
본 발명의 또 다른 목적은, 선행기술에서 나타나는 높은 대기 전류(standby current)를 감소시키는 것이다.
본 발명의 또 다른 목적은, 소정의 연장된 주기 동안에 비트선들을 원하는 프리차지 전압에 보다 가까이 유지하고 또한 전압에 대해 훌륭한 제어를 가지는 방식을 제공하는 것이다.
상기에서 설명했듯이, DRAM의 메모리 셀들은, 지난 과거에는 접지에 연결되었던 커패시터 플레이드(plate; 극판(極板))을 가진다. 전류 기울기(current trend)는 이들 셀 커패시터 플레이트를 Vcc/2에 커플시키므로, 셀 커패시터 유전체를 얇게 만들 수 있게 된다. 즉, (일반적으로 브레이크다운을 일으키는) 전기장의 1/2을 사용할 수 있다. 따라서, 선행기술은 셀 커패시터 플레이트를 Vss, Vcc/2, 또는 Vcc에 커플시킬 수 있다. 전형적인 Vcc/2 회로가 도3에 도시되어 있다. 도3은, 제1 채널 트랜지스터(28)의 소오스-드레인 경로 직렬로 연결되는 소오스-드레인 경로를 가지는 제1 n-채널 트랜지스터(26)를 가지는, 네 개의 트랜지스털 된 전원 회로를 보여준다. 트랜지스터(26)의 드레인은 Vcc에 연결되고, 트랜지스터(26)의 소오스는 출력노드(30)에 연결되고, 노드(30)는 트랜지스터(28)의 소오스에 연결되고, 트랜지스터(28)의 드레인은 접지에 연결된다. 제2 n-채널 트랜지스터(40)는 제2 p-채널 트랜지스터(32)의 소오스-드레인 경로에 직렬로 연결되는 소오스-드레인 경로를 가진다. 그러므로, 노드(34)는 저항(36)을 통해 동작전압의 소오스, 즉 Vcc에 연결된다. 노드(34)는 n-채널 트랜지스터(40)의 게이트 전극과 드레인에 연결된다. 트랜지스터(40)의 소오스는 p-채널 트랜지스터(32)의 소오스 전극에 연결된다. 트랜지스터(32)의 드레인은 노드(39)를 가지는 저항(38)을 통해 접지에 연결된다. 노드(34)에서 발생하는 전압은 Vcc + Vtn이라는 것을 알 수 있다. 노드(39)에서 발생하는 전압은 Vcc - Vtp인데, 여기에서 Vtn은 n-채널 문턱전압을 나타내고, Vtp는 P-채널 문턱전압을 나타낸다. 출력노드(30)에 발생한 전압는 1/2 Vcc이다
도3의 것과 같은, 전형적인 1/2 Vcc 회로는 셀 커패시터 플레이트에 연결되면, 상당한 대기전류를 끌어낸다. 이상적으로, 1/2 Vcc 전원은 개별적인 저-임피던스 전원에 의해 공급되어, 플레이트 바운스(plate bounce)를 방지할 수 있지만, 집적회로에 여분의 핀(pin)을 제공하는 것은 바람직하지 않다. 또한, 주 전원으로부터 매우 미소한 전류를 끌어내는, 저-임피던스 중간값 전원을 "온-칩"으로 설계할 수 없다.
따라서, 본 발명의 목적은 메모리 셀들의 커패시터 플레이트에 중간 전압을 제공하는 한편, 동작 중에 사용하는 대기전류를 제어하는 것에 관한 문제를 극복하는 것이다.
본 발명에 따라 구성된 DRAM은 유지용 트랜지스터(keeper transistor)에 연결되는 유지노드(holding node)에 연결되는 분압기를 필요로 하지 않는다. 본 발명에 따라 구성된 장치는 차라리, 유지선에 연결되는 새로운 회로를 사용한다. 본 발명의 또 다른 특징에 따라, 상기 유지선은 셀 커패시터 플레이트에 연결된다.
본 발명의 회로와 방법은, 목표 유지전압의 함수인 전압을 생성한다. "유지전압" 또는 "목표 유지전압"은, 프리차지/평형화 동작의 결과에 따라 비트선들을 유지하고자 하는 전압을 의미한다. 바람직하게는, 상기에서 생성되는 전압은, 목표 유지전압에서부터 1 문턱전압 전이(one threshold voltage transition)로 오프셋된 다음, 커패시터에서 유지되어, 나중에 비트선 평형화 전압을 정확히 원하는 유지전압에 유지하는데 사용된다.
바람직하게, 프리차지 기간의 초기부분 동안에 어떤 간격을 결정하는데 논리 신호들이 사용된다. 상기 간격 동안에, 트랜지스터들은 온(on)되어 유지선에 원하는 유지전압을 생성한다. 바람직하게, 이러한 동작은, 목표 유지전압 위 1 전이볼트인 전압을 회로의 내부 노드에 생성한 다음에, 유지 트랜지스터를 통해 비트선들에 연결된 유지선에 상기 전이전압을 인가할 때에 1 전이전압 만큼 전이전압을 강하시키는 것으로 구성된다. 한편, 내부 노드로부터의 전압은 커패시터에 저장(store)된다.
바람직하게, 상기 커패시터와 트랜지스터들은, 커패시터에 저장된 전압의 시간에 따른 감소(time decay)를 최소화하도록 연결된다. 바람직한 실시예에서, 이는, 커패시터를 상당히 크게 만들고 또한 커패시터가 연결되는 새로운 회로의 트랜지스터(들) 상의 접합영역에 대한 커패시턴스의 비율을 극대화함으로써 이룬다.
저장 커패시터 상의 전압은, 논리신호들의 종료된 후에도 지속되어, 상기 프리차지 기간의 잔여 기간 동안에, 상기 저장 전압에 의해 큰 구동트랜지스터가 제어된다. 상기 구동트랜지스터는 전원과 유지선 사이에 연결되어, 결국에는 비트선들에 연결된다. 구동트랜지스터의 크기가 크기 때문에, 개별적인 비트선들 또는 다수의 비트선들에서 임의의 단락은, 모든 비트선들에 대한 프리차지 전압을 O으로 끌어내리지 않게 되어, 상당히 덜 장애를 일으키므로, 한정된 숫자의 비트선들에서의 단락은 극복할 수 있다.
또한, 프리차지 전압은, 일반적으로 DRAM에 고유한 리프레쉬 시간 보다 훨씬더 긴 기간 동안 지속한다. 본 발명의 한 특징은, 오프셋 전압이 발생하는 내부 노드가 비트선들로부터 분리되는 것이다. 선택적으로, 내부 노드를 커패시터에 영구히 연결할 필요는 없지만, 커패시터를 유지선과 또한 저장된 전하를 방산시킬 수 있는 다른 루트(route)들로부터 분리시킴으로써 커패시터에 저장된 전압을 유지하도록, 내부 노드를 커패시터에 선택적으로 연결할 수 있어야 한다.
본 발명의 몇몇 지침에 따른 회로를 도4에 설명하지만, 이는 도2와 많은 점에서 유사하다. 동일한 부분들에는 동일한 참조부호를 붙였다. 그러므로, 선행기술 구성과 본 발명의 구성에 있어서, 센스 증폭기(14)가 연결된 한 쌍의 비트선(10, 11)들은, 도2와 관련해 위에서 설명한 바와 같이, 평형 트랜지스터(16)와 트랜지스터(18 및 20)와 함께 구성된다. 평형 신호 EQ가 이들 평형 및 유지 트랜지스터들의 게이트 전극에 인가된다. 다수의 메모리 셀들의 비트선(10, 11)들 각각에 연결된다. 또한, 더미 셀들을 비트선(10, 11)에 연결할 수 있다. 편의를 위해, 단지 한 쌍의 비트선들을 도시하였지만, 다수의 비트선 쌍을 가지는 모든 어레이를 생각할 수 있지만, 이를 설명하지 않는다는 것을 알 수 있을 것이다. 또한, USPN 제4,388,715호에서와 같이, I/O 버퍼, 데이터 버퍼 및 DRAM에 공통인 다른 주변회로와 같은, 칼럼과 로우(row)에 대한 적절한 디코더를 포함할 수 있다는 것을 알아야 한다.
유지 트랜지스터들은 선(line)(노드 22)에 연결되고, 도2의 회로에서는, 상기 선은 분압기에 연결되었었지만, 도4에 설시된 본 실시예에서는 새로운 회로(40)에 연결된다. 회로(40)가 선(22)에 인가하는 전압은 "유지전압" Vh로 부른다.
전원회로(40)를 설명하기에 앞서, 도4의 회로에서, 선(22)은 셀 커패시터 플레이트 뿐만 아니라 트랜지스터(18, 20)에 연결된다는 것을 알아야만 한다. 그러므로, 라인(22*)은 라인(22)에 연결되고 또한 모든 메로리 셀들의 커패시터의 하부 플레이트에 연결된다. 선(22*)들은 비트선들에 대해 병렬로, 또는 워드선에 대해 병렬로 배치할 수 있다는 것을 알 수 있을 것이다. 한 가지 가능한 수정은, 메모리 셀들의 하나 이상의 로우의 커패시터 하부 플레이트 모두에 제1선(22*)을 접속하거나, 다르게는, 하나 이상의 칼럼의 커페시터 하부 플레이트에 제1선(22*)을 접속하는 것이다. 셀 커패시터 플레이트 전극들은, 본 발명의 특징인 유지 트랜지스터에 연결된다는 것을 주목해야 한다. 즉, 셀 커패시터 플레이트와 비트선들 둘 다에 전력을 공급하는, 선(22)에 연결되는 전원회로(40)를 제공하는 것은 본 발명의 특징들 중 하나이다. 마찬가지로, 본 발명의 다른 특징에 따라, 비트선에 회로(40)를 연결하는 일이 없이 커패시터 플레이트들을 회로(40)에 연결할 수 있다는 것을, 본 기술분야의 당업자라면 알 것이다. 선택적으로, 회로(40)를 커패시터 플레이트에 연결하는 일이 없이, 회로(40)를 비트선에 연결할 수 있다. 그러나, 바람직한 실시예에서, 회로(40)는 비트선들과 셀 커패시터 플레이트 둘 다에 연결된다.
이러한 새로운 해결책의 장점은, 비트선들과 커패시터 플레이트 전압이 "평형화"되거나 또는 동일 전위가 되게 된다는 것이다. 일반적으로, "1"과 "0"을 판독하는데 필요한 전압 마진(voltage margin)은 Vcc의 값에 따라 변한다. 즉, 낮은 Vcc에서 "1"을 기록하여 높은 Vcc에서 판독한다면, "1"을 판독하는데에 마진이 거의 없게 되는데, 이는 높은 Vcc 값에서, 비트선 평형화 전압이 상승하여, 메모리 셀의 "1"과 비트선 전압 간의 전압차이가 감소하기 때문이다. 이는 신호의 손실을 일으키게 된다. 본 발명의 상기 특징에 따라, 플레이트 전압이 Vcc에 따라 상승하면, 동일한 양만큼 셀 전압을 상승시켜, 셀/비트선 전압과 신호를 일정하게 유지한다. 전류를 가능한 낮게 유지하는 선행기술 회로에 있어서, 상기 본 발명의 특징과 같이 하는데 시간이 소요된다. 즉, 플레이트 전압은 Vcc변화를 실시간으로 따라 갈수 없다. 또한, 플레이트와 비트선 전압이 균일하도록 하는 기구가 선행기술에는 없다. 그러므로, 도4에서와 같이, 전압들을 평형화시키는데 있어서의 중요한 장점은, 보다 폭 넓은 범위의 Vcc레벨에 걸쳐, 보다 일정한 신호 레벨들을 얻을 수 있다는 것이다.
본 구성에 있어서, 비트선 커패시턴스는 저임피던스 플레이트 전압을 이루는데 사용되고 있다는 것을, 본 기술분야의 당업자라면 이해할 것이다. 그러므로, 외부전원과 이와 관련된 핀을 부가할 필요가 없이, 저임피던스 플레이트 전원을 효과적으로 얻는데 용량성 구동전류를 사용한다.
다음, 도4의 회로(40)의 설명으로 넘어간다. 프리차지 기간 동안에 신호를 제공하는 AND 게이트 형태를 취하는 논리회로(42)가 회로(40) 내에 있다. 이는, 도1에서 알수 있는 바와 같이, 프리차지 기간의 시초부에서 거의 10 나노 초의 기간 동안에 공통적으로 높은 신호 EQ와 RC를 AND함으로써 용이하게 이룰 수 있다. 본 발명의 응용에 있어서, 프리차지 기간이 초기부분 동안에 신호를 생성하기 위해 다른 회로들을 사용할 수 있다는 것을 알아야 한다. 또한, 개별적인 타이밍신호를 생성할 필요가 없는, 다른 회로의 변형도 가능하다.
도4에서, 제1 및 제2스위칭 장치(44 및 46)들은, 장치들의 제어가능한 전도율의 경로 간에 제1노드(45)를 가지도록 함께 직렬로 결합된다. 비록 다른 유형의, 제어가능한 스위칭장치들을 사용할 수 있다 하더라도, 이들 트랜지스터들은 n-채널계면효과 트랜지스터(FET) 형태를 가진다. FET(46)의 소오스전극은 동작전압의 소오소(Vcc)에 연결된다. FET(46)의 드레인전극은 제1노드(45)에 연결되고, 상기 제1노드는 FET(44)의 소오스에 연결된다. FET(44)의 드레인은 제2노드(47)에 연결되고, 제2노드는 제3트랜지스터(48)의 소오스와 게이트전극에 연결된다.
AND 게이트(42)DML 출력은 FET(44 및 46)의 제어(게이트)전극에 연결되고, AND 게이트(42)DML 출력이 하이가 되면 , 이들 제1 및 제2트랜지스터(44 및 46)를 턴온시킨다. 트랜지스터(44 및 46)의 소오스-드레인 경로는, 제1노드(45)와 제2 노드(47)를 Vcc에 연결시킨다. 트랜지스터(44 및 46)들은 부하를 형성하여, 접지와 Vcc 중간인 전압이 제1노드와 제2노드(45 및 47)에서 생긴다.
앞서 설명하였듯이, 제2노드(47)는 제3트랜지스터(48), 즉 n-채널 FET에 연결된다. 노드(47)를 FET(48)의 소오스와 게이트전극 둘 다에 연결시킴으로써, 드레인전압은 소오스 전압 아래 1(n-채널) 전압전이 VT가 된다. 트랜지스터(48)의 드레인은 유지선(22)에 연결된다.
여기서는 I는, (FET 44 및 46이 온되면) 유지전압 Vh에 따라 선(22)에서 나타나는 전압, 또는 목표 유지전압이다. 노드(45 및 47)에서의 전압은 유지전압에 1 VT를 더한 값이된다.
또 다른, 큰 트랜지스터(50)의 소오스-드레인 경로가 Vcc와 유지선(22) 사이에 연결된다. 상기 트랜지스터의 게이트는 노드(45)에 연결된다. 상기 트랜지스터(50)는 FET이고 또한 구동트랜지스터로서 부를 수 있다. 구동트랜지스터(50)를 통해 유지선(22)에 연결된 전압은, 아래에서 논의하는 다른 요인들 중에서도, 게이트 전압의 기능을 한다.
또한, 노드(45)는 커패시터(52)의 한 플레이트에 연결된다. 커패시터(52)의 다른 플레이트는 접지에 연결되어, 누설이 없으면, 노드(45)에서 나타나는 전압을 저장한다.
도4 회로의 동작 방식의 견지에 보면, 트랜지스터(44 및 46)가 온되면, 상기에서 설명하였듯이, 유지전압 위 1 볼트 전이인 전압이 노드(45)에서 발생한다. 이는 n-채널 구동트랜지스터(50)를 턴온시키기에 충분하다. (n-채널 FET의 게이트전압이 소오스전압 보다 적어도 1 VT높으면 n-채널 FET가 턴온된다는 것을 알아야한다. 여기서, 정의에 의해, 상기 소오스전압은 유지전압 Vh이다. 앞서 설명하였듯이, 노드(45)에서 발생한 전압은 정확히 Vh보다 1 VT 위이다. 따라서, 트랜지스터(50)가 온되어 소오스-드레인 경로가 전도되면, 전원 전압 Vcc가 트랜지스터(50)를 통해 선(22)에 연결된다.)
그러므로, 프리차지 기간의 초기부에서, 트랜지스터(46)와 트랜지스터(50)을 통해 전력이 유지선 또는 노드(22)에 공급되어, 비트선들을 프리차지한다. 유지전압 보다 1볼트 전이 만큼 높은 노드(45)의 전압은 커패시터(52)에 저장된다.
다음에 일어나는 것은, 회복(restore)완료신호 RC가 로우(low)로 강하하는 것이다. 이는, 트랜지스터(44 및 46) 상의 소오스전압 보다 낮은 O볼트를 논리게이트(42)가 출력하도록 하여, 결과적으로 상기 트랜지스터가 턴오프된다. 트랜지스터(44)가 오프되면, 유지선과, FET(48)와 노드(47)들이 노드(45)로부터 분리된다. 트랜지스터(46)가 턴오프되면, Vcc 또한 커패시터(52)로부터 분리된다. 노드(45)에서의 전압, 즉 Vh+ VT은 커패시터(52)에 계속 남아있게 되어, 트랜지스터(50)의 게이트전극에 지속적으로 공급되게 된다.
도1로부터, 평형신호 EQ는 프리차지 기간중 상기 잔여 기간 동안에 하이(high)로 남게되어, 비트선들과 결합된 트랜지스터(16, 18 및 20)들은 턴온된 채로 남는다는 것을 알 수 있을 것이다. 비트선들은 상당히 n+ 접합부와, 확산부를 가져, 본래부터 빨리 누설된다. 그러나, 트랜지스터(50)가 턴온된 채로 남아 있는 한은, 상기 트랜지스터의 소오스-드레인 경로를 통해 프리차지 전압을 노드(22)에 지속적으로 공급하게 된다. 상기 트랜지스터(50)는 75 마이크로미터(㎛)의 폭과 1 마이크로미터의 길이를 가지도록, 상당히 크게 구성되어, 비트선에서 적당한 수의 단락을 극복할 수 있게 된다.
트랜지스터(44 및 46)가 온되어 있지 않고서, 트랜지스터(50)가 단독으로 선(22)에 인가하는 전압은 앞서 규정한 유지전압이 되어야만 하는 것이 바람직하다. 논리게이트(42)가 로우(low)가 된 후에도, 본 발명의 회로는 유지전압과 동일한 전압을 선(22)에 계속 공급한다. 누설이 없다면, 커패시터(52)에 저장된 전압은 노드(45)에 남아있게 된다. 노드(45)의 이 전압은 Vh+ VT이다. 선(22)의 전압이 Vh아래로 강하할 때마다, 트랜지스터(50)는 턴온이 되는데, 이는, 게이트전압이 상기 선의 전압 보다 1 이상의 VT가 되기 때문이다. 이는, Vcc를 선(22)에 결합시켜, 선의 전압이 상승하기 시작한다. 트랜지스터(50)가 선(22)에 인가하는 전압이 Vh이상으로 상승하기 시작하면, 트랜지스터는 턴오프된다. 이는, 게이트전압이 정확이 Vh+ VT이어서, 게이트전압이 드레인 전압을 1 VT만큼 더 이상 초과하지 않기 때문이다. 그러므로, Vh+ VT인 전압을 보전(저장)하고, 누설을 방지하여, 이를 트랜지스터(50)의 게이트전극에 인가함으로써, 트랜지스터(44)와 트랜지스터(46)가 턴오프된 후에라도 선(22)은 유지전압(Vh)에 클램프된다. 이는, 프리차지 기간 전체에 걸쳐 유지전압이 보존되는, 바람직한 동작이다.
이러한 결과를 이루기 위해, 커패시터(52)로 트랜지스터(50)의 게이트전극에 인가하는 전압을 잘 제어하여야 할 필요가 있다. 게이트전극에 인가되는 전압의 누설을 바람직하지 않을 수 있으므로, 이를 제어하기 위해, 본 발명의 회로는, 커패시터(52)가 단지 세 위치, 즉 구동트랜지스터의(전류를 끌어내지 않는)게이트전극과, 트랜지스터(44 및 46)의 소오스전극에 연결되도록 설계한다. (상기 프리차지 기간 중 상기 후반부 동안에 커패시터(52)의 전압이 보존되게 되는 동안에 상기 트랜지스터들 둘 다는 턴오프된다.
도5에서 설명하였듯이, 트랜지스터(44)는, 그의 접합영역을 최소화하는 레이아웃을 가진다. 이에 따라, 트랜지스터(44)의 접합영역에 대한 커패시턴스(52)의 비를 극대화한다. 이는 정방형 레이아웃으로 이루어진다. 커패시터(52)는 10 피코패러데이(㎊)를 가질 수 있다. 트랜지스터(44)에 약 1 평방 마이크로미터의 접합영역이 있을 수 있다. 이는, 커패시터(52)의 전압이 트랜지스터(44)의 접합영역을 통해 기판으로 누설되기 전에, 상당한 시간간격이 있게 한다. 따라서, 커패시터(52)의 전압이 보존되어, 프리차지 기간을 통해 하이로 남아, 트랜지스터(50)에서 게이트전압을 제어한다. 트랜지스터(46)도 비슷하게 구성한다.
커패시터(50)는 유지 트랜지스터(18 또는 20) 중 어느 것의 크기에 비해 상당히 커서, 유지 트랜지스터들 중 하나에 대응하는 비트선에 단락이 발생한다 하더라도, 대응하는 유지 트랜지스터를 통해 노드 또는 선(22)에 결합되는 단락에 의한 손상이 거의 없게 된다.
본 발명의 사상과 범위를 벗어나는 일이 없이, 도4의 바람직한 실시예에서 다양한 수정이 이루어질 수 있다. 한 예가 도6에 도시된 회로인데, (Vh+ VT대신에) Vh- VT가 p-채널 게이트에 유지되어, "미러 이미지(mirror image)" 신호를 생성하여 비트선들이 풀다운 및 풀업되는 것을 방지한다. 그러므로, 도6에서 회로(40)는 상부에 도시되어 있고, 회로(60)이 그 아래에 도시되어 있다. 회로(60)는 거의 회로(40)의 미러 이미지이다. 여기서, 회로(40)는 n-채널 트랜지스터(44, 46, 48 및 50)을 포함하고, 회로(60)는 트랜지스터(64, 66, 68 및 70)들을 포함하는데, 트랜지스터(68 및 70)들은 바람직하게 p-채널 트랜지스터이다. 유지선(22)은 트랜지스터(68 및 70)에 연결된다. 상기 회로(40)는 커패시터(52)를 포함하고, 회로(60)은 커패시터(72)를 포함한다. 커패시터(72)의 한 플레이트는 노드(65)에 연결되고, 이 노드는 또한 트랜지스터(70)의 케이트전극과 트랜지스터(64 및 66)의 소오스-드레인 경로에 연결된다. 노드(65)에서 전압 Vh-Vtp가 발생한다.
도4와 도6 회로의 장점은, 셀 커패시터 플레이트전극들이 개별적인 1/2 Vcc 전원에 더 이상 연결되지 않고, 대신에, 유지선(22)에 연결된다는 것이다. 이는, 대기전류를 없애주고 또한 플레이트 바운스, 여분의 핀 등과 같은 문제점을 일으키는 일이 없이, 선행기술에서와 같이 커패시터 플레이트들을 동일한, 원하는 중간전압에 유지한다.

Claims (10)

  1. 메모리 어레이 내에 다수의 비트선(10, 11)을 가지고, 상기 비트선 각각에 따라서 메모리 셀(15)을 배치함과 동시에 상기 비트선에 접속된 한 쌍의 센스 증폭기(14)을 가지고, 상기 비트선이 상기 다수의 비트선(10, 11)과 유지선(22) 사이에 접속된 평형/프리차지 수단(16, 18, 20)을 통하여 평형화됨과 함께 프리차지되고, 상기 유지선은 유지전압회로(40)에 접속되어 있는, 집적회로 메모리에 있어서, 상기 유지선은 목표유지전압을 공급하기 위한 상기 유지전압회로가, 1개의 논리회로(42)와 그 논리회로에 응답하도록 접속된 트랜지스터(46)를 가지고, 상기 목표유지전압에 관련된 제1전압을 제1노드(45)에 발생시키기 위한 제1회로와, 상기 제1노드(45)에 접속된 상기 제1전압을 저장하기 위한 커패시터로 된 저장수단(52)과, 이 저장수단에 접속됨과 동시에 이 저장수단에 응답하여 상기 목표유지전압을 발생시키기 위한 제2회로를 구비하는 것을 특징으로 하는 집적회로 메모리용 유지전압회로.
  2. 프리차지 기간과, 유지전압을 받아들이기 위한 유지선(22)을 가지는 DRAM용 유지전압회로에 있어서, RAM의 프리차지 기간의 일부에서 신호를 제공하도록 접속된 프리차지 제어수단(42)과, 제1트랜지스터(46)가, 동작전압(Vcc)의 공급을 받아들이도록 접속되고, 동시에 제1노드(45)에 접속된 제1, 제2트랜지스터(46, 44)가 상기 프리차지 제어수단(42)에 응답하도록 접속된 제어전극을 가져, 이에 의해, 상기 제1, 제2 트랜지스터(46, 44)를 통하여 상기 유지선(22)에 전압을 공급하고, 상기 1노드(45)에 목표유지전압에서부터 오프셋된 제1전압을 발생시키도록 된 제1, 제2 트랜지스터(46, 44)와, 상기 제1노드(45)에 접속되는 제어전극과, 또한 동작전압(Vcc)의 공급을 받아들이도록 접속되어, 상기 제1전압이 그 제어전극에 인가되면, 유지전압을 유지선(22)에 공급하도록 구성되어 있는 구동 트랭지스터(50)와, 상기 제1 노드(45)에 접속된 커패시터(52), 를 구비하는 것을 특징으로 하는 회로.
  3. 메모리 어레이 내에 다수의 비트선(10, 11)을 가지고, 해당 비트선 각각에 따라서 메모리 셀(15)을 배치함과 동시에 상기 비트선에 접속된 한 쌍의 센스 증폭기(14)을 가지고, 상기 비트선이, 상기 다수의 비트선(10, 11)과 유지선(22) 사이에 접속된 평형/프리차지 수단(16, 18, 20)을 통하여 평형화됨과 동시에 프리차지되고, 상기 유지선은 유지전압회로(40)에 접속되어 있는, 집적회로 메모리에 있어서, 상기 유지선에 목표유지전압을 공급하기 위한 상기 유지전압회로(40)가, 제1 노드(45)를 선택적으로 유지선(22)에서부터 분리하도록 접속된 소자(44)을 포함하고, 상기 목표유지전압에 관련된 제1전압을 제1노드(45)에 발생시키기 위한 제1 회로와, 상기 제1노드(45)에 접속되고, 상기 제1전압을 저장하기 위한 저장수단(52)과, 상기 저장수단에 접속됨과 동시에 상기 접속수단에 응하여 상기 목표유지전압을 발생시키기 위한 제2회로,를 구비하는 것을 특징으로 집적회로 메모리용 유지전압회로.
  4. 프리차지 기간 중에, 집적회로 메모리의 비트선을 목표유지전압에 클램프하기 위한 방법에 있어서, 상기 목표유지전압에서부터 오프셋 된 오프셋 전압을 발생하는 단계와, 상기 오프셋 전압을 커패시터에 저장하는 단계와, 상기 커패시터를 비트선에서부터 선택적으로 분리하는 단계와, 상기 커패시터에 저장된 전압에 응하여 구동수단을 동작시킴으로써, 상기 목표유지전압을 얻는 단계와, 프리차지 기간에, 상기 목표유지전압을 비트선에 공급하는 단계를, 포함하는 것을 특징으로 하는 방법.
  5. 메모리 어레이 내에 다수의 비트선(10, 11)을 가지고, 해당 비트선 각각을 따라서 메모리 셀(15)을 배치함과 동시에 상기 비트선에 접속된 한 쌍의 센스 증폭기(14)을 가지고 있고, 상기 비트선이, 상기 다수의 비트선(10, 11)과 유지선(22) 사이에 접속된 평형/프리차지 수단(16, 18, 20)을 통하여 평형화됨과 동시에 프리차지되고, 상기 평형/프리차지 수단은, 평형/프라차지용 트랜지스터를 포함하고, 상기 유지선이 유지전압회로(40)에 접속되어 있고, 프리차지 기간을 포함한 일련의 기간이 반복하도록 구성된 집적회로 메모리에 있어서, 유지선(22)에 목표유지전압을 공급하기 위한 유지전압회로(40)가, 상기 목표유지전압에 관련된 제1전압을 제1노드(45)에 발생시키기 위한 제1회로와, 상기 제1노드(45)에 접속되어 상기 제1전압을 저장하기 위한 저장수단(52)과, 이 저장수단에 응답하도록 접속되고, 또한 상기 평형/프리차지용 트랜지스터보다도 대형의 구동 트랜지스터(50)를 포함하는, 상기 목표유지전압을 발생시키기 위한 제2회로를 구비하고 있고, 상기 제1회로가, 동작전원을 유지선(22)에 선택적으로 접속하고, 전도율을 제어할 수 있는 경로를 가지는 제1, 제2, 제3 트랜지스터(46, 44, 48)와, 프리차지 기간에 관련된 타이밍신호를 공급하는 타이밍회로를 포함하고, 상기 제1, 제2, 제3트랜지스터(46, 44, 48)들 중 적어도 하나가, 상기 타이밍신호에 응답하도록 접속되어 있고, 상기 제1노드(45)는, 상기 3개의 트랜지스터 중 적어도 하나에 관련되고, 상기 저장수단(52) 및 상기 구동 트랜지스터에 접속되어 있고, 상기 제2트랜지스터(44)는, 선택적으로 상기 제1노드(45)를 상기 유지선(22)에서부터 분리하도록 접속되어 있는 것을 특징으로 하는 집적회로 메모리의 유지전압회로.
  6. 다수의 메모리 셀이 비트선에 접속되어 있는 집적회로 메모리에서, 비트선을 목표유지전압에 프리차지하는 방법에 있어서, 상기 목표유지전압에 관련된 제1전압을 제1노드(45)에 발생시켜, 이 제1노드에서부터 저장수단(52)으로 상기 제1 전압을 공급하여, 이 제1전압을 상기 저장수단(52)에 저장하고, 액티브한 반도체소자의 동작을 이 제1전압으로 제어함으로써, 상기 목표유지전압과 동일한 전압을 공급하고, 상기 액티브한 반도체소자에서부터의 상기 목표유지전압을, 상기 집적회로 메모리 내의 메모리 셀의 외부에 있는 경로를 통하여 비트선에 인가하는, 각 단계를 가지고, 상기 제1노드(45)에 제1전압을 발생하는 단계는, 또한, 저장된 전압을 유지하기 위한 다음 단계에서, 상기 제1노드(45)을 상기 저장수단 이외의 회로에서부터 분리시키는 것을 포함하는 것을 특징으로 하는 방법.
  7. 집적회로 메모리에서, 목표유지전압을 유지선(22)에 발생시키기 위한 전압공급회로에 있어서, 1개의 논리회로(42)와 그 논리회로에 응답하도록 접속된 트랜지스터(40)를 가지고, 상기 목표유지전압에 관련된 제1전압을 제1노드(45)에 발생시키기 위한 제1회로와, 상기 제1노드(45)에 접속되어, 상기 제1전압을 저장하기 위한 저장수단(52)과, 상기 목표유지전압을 발생하기 위해, 상기 저장수단(52)에 응답하도록 접속된 구동수단(50)을 구비하는 것을 특징으로 하는 전압공급회로.
  8. 집적회로 메모리에서, 목표유지전압을 유지선(22)에 발생시키기 위한 전압공급회로에 있어서, 제1노드(45)을 선택적으로 유지선(22)에서부터 분리시키도록 접속된 소자(44)을 포함하고, 상기 목표유지전압에 관련된 제1전압을 상기 제1 노드(45)에 발생시키는 제1회로와, 상기 제1노드(45)에 접속되어, 상기 제1전압을 저장하는 저장수단(52)과, 상기 목표유지전압을 발생시키기 위해, 상기 저장수당(52)에 응답하도록 접속된 구동수단(50)을 구비하는 것을 특징으로 하는 전압공급회로.
  9. 다수의 비트선을 가지는 집적회로 메모리에서, 목표유지전압을 유지선(22)에 발생시키는 전압공급회로에 있어서, 상기 목표유지전압에 관련된 제1전압을 제1 노드(45)에 발생시키는 제1회로와, 상기 제1노드(45)에 접속되어, 상기 제1전압을 저장하는 저장수단(52)과, 상기 목표유지전압을 발생시키기 위해, 상기 저장수단(52)에 응답하도록 접속되고 또한 상기 비트선의 일부가 단락되어도 유효하게 작동할 수 있는 구동 트랜지스터(50)를 구비하고, 상기 제1회로가, 동작전원을 유지선에 선택적으로 접속하는, 전도율을 제어할 수 있는 경로를 가지는 제1, 제2, 제3 트랜지스터(46, 44, 48)와, 프리차지 기간에 관련된 타이밍신호를 공급하는 타이밍회로를 포함하고, 상기 제1, 제2, 제3트랜지스터(46, 44, 48)들 중 적어도 하나가, 상기 타이밍신호에 응답하도록 접속되어 있고, 상기 제1노드(45)는, 상기 3개의 트랜지스터 중 적어도 하나에 관련되고 또한 상기 저장수당(52) 및 상기 구동 트랜지스터(50)에 접속되고, 상기 제2트랜지스터(44)는, 상기 제1노드(45)을 상기 유지선(22)에서부터 선택적으로 분리시키도록 접속되어 있는 것을 특징으로 하는 전압공급회로.
  10. 프리차지 기간과 유지전압을 받아들이는 유지선을 가지는 RAM용 전압바공급회로에 있어서, 상기 RAM의 프리차지 기간의 일부분 간에 신호를 공급하도록 접속된 신호공급회로와, 제1트랜지스터(46)가 동작전원에 접속된, 전도율을 제어할 수 있는 소오스-드레인 경로를 가지고, 제1, 제2트랜지스터(46, 44)가 상기 신호공급회로에 응답하도록 접속된 제어전극을 가져, 이에 의해, 상기 제1, 제2트랜지스터를 통하여 상기 유지선(22)에 전압이 공급되고, 제1노드(45)에 발생하는 전압이, 목표유지전압에서부터 전이되도록 된, 상기 제1노드에 공통으로 접속되어 있는 제1, 제2트랜지스터(46, 44)와, 상기 제1노드(45)에 접속된 제어전극과, 전도율을 제어할 수 있는 경로를 가지고, 동작전압을 받아들이도록 접속되어, 상기 제1 전압이 그 제어전극에 인가되면, 유지전압을 상기 유지선(22)에 제공하도록 구성된 구동 트랜지스터(50)와, 상기 제1노드(45)에 접속된 저장 커패시터를 구비하고, 상기 제1트랜지스터(46)는, 전계효과 트랜지스터로 되어있고, 소오스-드레인 경로가 동작전압을 받아들이는 노드과 상기 제1노드(45)와의 사이에 접속되고, 또한 게이트전극이 상기 신호공급회로(42)의 출력에 접속되어 있고, 상기 제2트랜지스터(44)는, 전계효과 트랜지스터로 되어있고, 게이트전극이 상기 신호공급회로(42)의 출력에 접속되고, 또한, 소오스-드레인 경로가 상기 제1, 제2 노드(45, 47) 사이에 접속되어 있고, 상기 구동트랜지스터(50)는, 전계효과 트랜지스터로 되어있고, 게이트전극이 상기 제1노드(45)에 접속되고, 또한, 소오스-드레인 경로의 일단이 상기 동작전압을 받아들이도록 접속되고, 타단은 상기 유지선(22)에 접속되어 있고, 상기 커패시터(52)의 한 플레이트는, 상기 제1 노드(45)에 접속되고, 상기 제1, 제2트랜지스터는, 상기 제1노드(45)에 발생하는 제1전압이 상기 목표유지전압에서부터 1 문턱전압만큼 전이하도록, 상기 유지선(22)에 접속되어 있는 것을 특징으로하는 RAM용 전압공급회로.
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