JPS6083290A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6083290A JPS6083290A JP58190771A JP19077183A JPS6083290A JP S6083290 A JPS6083290 A JP S6083290A JP 58190771 A JP58190771 A JP 58190771A JP 19077183 A JP19077183 A JP 19077183A JP S6083290 A JPS6083290 A JP S6083290A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- mosfets
- latch
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳ Ｆ ＥＴ （ｌｆ！！縁ゲー１−
形電界効果トランジスタ）で構成された半＾〒体記１．
ａ装置に関するもので、例えば、ＣＭＯ３（相？ｉｔｉ
型ＭＯ３）回路で構成されたスタティック型ＲＡＭ（ラ
ンダム・アクセス・メモリ）に有効な技術に関するもの
である。
形電界効果トランジスタ）で構成された半＾〒体記１．
ａ装置に関するもので、例えば、ＣＭＯ３（相？ｉｔｉ
型ＭＯ３）回路で構成されたスタティック型ＲＡＭ（ラ
ンダム・アクセス・メモリ）に有効な技術に関するもの
である。
（ｆｆ景技術〕
本願発明に先立つ”ζ、第１図に示すようなＣＭＯＳス
タティック型ＲＡＭにおりるセンスアンプが考えられて
いる。このセンスアンプは、その高３１動作化のために
、４１１１ｉ１の差動増幅回路Ａ１〜Ａ４を組み合わせ
て、高利（ｑ、高速動作のセンスアンプを実現している
。しかし、回路素子数が多くなるので、レイアウト面積
が増大−」るとともに、消′Ｒ電力が大きくなるという
欠点がある。
タティック型ＲＡＭにおりるセンスアンプが考えられて
いる。このセンスアンプは、その高３１動作化のために
、４１１１ｉ１の差動増幅回路Ａ１〜Ａ４を組み合わせ
て、高利（ｑ、高速動作のセンスアンプを実現している
。しかし、回路素子数が多くなるので、レイアウト面積
が増大−」るとともに、消′Ｒ電力が大きくなるという
欠点がある。
この発明の目的は、比較的簡単な回路構成により、高速
動作化を図ったセンスアンプを具備する半導体記憶装置
を提供することにある。
動作化を図ったセンスアンプを具備する半導体記憶装置
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、差動増幅ＭＯ３ＦＥＴのドレイン側に、ラッ
チ形態の反対導電型のＭＯＳＦＥＴを設で、その正帰還
動作を利用することによって簡単な回路構成により高感
度、高速のセンスアンプを実現するものである。
チ形態の反対導電型のＭＯＳＦＥＴを設で、その正帰還
動作を利用することによって簡単な回路構成により高感
度、高速のセンスアンプを実現するものである。
第４図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ５（相補型−金属一絶縁物一半導体）集積回路（ＩＣ
）技術によって１個のシリコン単結晶のような半導体基
板上に形成される。
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ５（相補型−金属一絶縁物一半導体）集積回路（ＩＣ
）技術によって１個のシリコン単結晶のような半導体基
板上に形成される。
端子Ａｘ、Ａｙ、Ｄｉｎ、Ｄｏｕｔ 、ＷＥ及びｃｓは
、その外部端子とされる。なお、同図において電源供給
端子は省略されている。
、その外部端子とされる。なお、同図において電源供給
端子は省略されている。
メモリセルＭＣは、その１つの具体的回路が代表として
示されており、ゲートとドレインが互いに交差結線され
た記憶ＭＯ３ＦＥ′ｒＱｌ、Ｑ２と、上記ＭＯ３ＦＥＴ
ＱＩ、Ｑ２のドレインと電源電圧ＶＤＤとの間に設けら
れた情報保持用のポリ （多結晶）シリコン層で形成さ
れた高抵抗Ｒ１，Ｒ２とによって構成されている。そし
て、上記ＭＯ３ＦＥＴＱＩ、Ｑ２の共通接続点と相補デ
ータ線ＤＯ２ＤＯとの間に伝送ゲー１− Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ３ 。
示されており、ゲートとドレインが互いに交差結線され
た記憶ＭＯ３ＦＥ′ｒＱｌ、Ｑ２と、上記ＭＯ３ＦＥＴ
ＱＩ、Ｑ２のドレインと電源電圧ＶＤＤとの間に設けら
れた情報保持用のポリ （多結晶）シリコン層で形成さ
れた高抵抗Ｒ１，Ｒ２とによって構成されている。そし
て、上記ＭＯ３ＦＥＴＱＩ、Ｑ２の共通接続点と相補デ
ータ線ＤＯ２ＤＯとの間に伝送ゲー１− Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ３ 。
Ｑ４が設げられている。他のメモリセルＭＣも相互にお
いて同様な回ｖＩＩ構成にされている。これらのメモリ
セルは、マトリックス状に配置されている。同じ行に配
置されたメモリセルの伝送デー１−型ＭＯ３ＦＥＴＱ３
．Ｑ４等のゲートは、それぞれ対応するワード線Ｗｌ及
ｉｗ２に共通に接続され、同じ列に配置されたメモリセ
ルの入出力端子は、それぞれ対応する一対の相補データ
線（又はビア）線）ＤＯ，ＤＯ及びＤＩ、ＤＩに接続さ
れる。
いて同様な回ｖＩＩ構成にされている。これらのメモリ
セルは、マトリックス状に配置されている。同じ行に配
置されたメモリセルの伝送デー１−型ＭＯ３ＦＥＴＱ３
．Ｑ４等のゲートは、それぞれ対応するワード線Ｗｌ及
ｉｗ２に共通に接続され、同じ列に配置されたメモリセ
ルの入出力端子は、それぞれ対応する一対の相補データ
線（又はビア）線）ＤＯ，ＤＯ及びＤＩ、ＤＩに接続さ
れる。
同図において、ワード線ｗ１は、ＸアドレスデコーダＸ
−Ｄ ＣＲで形成された選択信号を受Ｌ３る駆動量１ｉ
’８ＤＶ１によって選択される。他のワード線Ｗ２につ
いても同様である。
−Ｄ ＣＲで形成された選択信号を受Ｌ３る駆動量１ｉ
’８ＤＶ１によって選択される。他のワード線Ｗ２につ
いても同様である。
上記Ｘアト［／スデコーダＸ−Ｄ ＣＲは、相互におい
て類似のノアゲート回Ｉｉ’８Ｇ１．Ｇ２等により構成
される。これらのノアゲート回路Ｇｌ、０２等の入力に
は、図示しない適当な回路装置から供給される外部アド
レス信号ＡＸを受けるＸアドレスバッフプＸ ” Ａ
Ｉ） Ｂで加工された内部相補アドレス信号１０〜−ａ
ｉが所定の組合せにより］−１１加される。
て類似のノアゲート回Ｉｉ’８Ｇ１．Ｇ２等により構成
される。これらのノアゲート回路Ｇｌ、０２等の入力に
は、図示しない適当な回路装置から供給される外部アド
レス信号ＡＸを受けるＸアドレスバッフプＸ ” Ａ
Ｉ） Ｂで加工された内部相補アドレス信号１０〜−ａ
ｉが所定の組合せにより］−１１加される。
上記メモリアレイにおレノる一対のデータ線ＤＯ。
ＤＯ及びＤＩ、ＤＩは、それぞれデータ線選択のための
伝送ゲー）ＭＯ３ＦＥＴＱ９．Ｑｌ Ｏ及びＱｌｌ、Ｑ
ｌ２から構成されたカラムスイッチ回路を介してコモン
データ線ＣＤ、ＣＤに接続される。このコモンデータ線
（１）、ＣＤには、読み出し回路ＤＯＢの入力端子と、
書込み回路ＤＩＢの出力端子が接続される。上記読み出
し回路ＤＯＢの出力端子は、データ出力端子Ｄｏｕｔに
読み出し信号を送出し、書込み回路ＤＩＢの入力端子に
は、データ入力端子Ｄｉｎから供給される書込みデータ
信号が印加される。上記読み出し回１？８ＤＯＢは、後
述するセンスアンプを含み、データ出カバソファＯＢを
介してデータ出力端子Ｄｏｕｔから読み出し信号を送出
する。
伝送ゲー）ＭＯ３ＦＥＴＱ９．Ｑｌ Ｏ及びＱｌｌ、Ｑ
ｌ２から構成されたカラムスイッチ回路を介してコモン
データ線ＣＤ、ＣＤに接続される。このコモンデータ線
（１）、ＣＤには、読み出し回路ＤＯＢの入力端子と、
書込み回路ＤＩＢの出力端子が接続される。上記読み出
し回路ＤＯＢの出力端子は、データ出力端子Ｄｏｕｔに
読み出し信号を送出し、書込み回路ＤＩＢの入力端子に
は、データ入力端子Ｄｉｎから供給される書込みデータ
信号が印加される。上記読み出し回１？８ＤＯＢは、後
述するセンスアンプを含み、データ出カバソファＯＢを
介してデータ出力端子Ｄｏｕｔから読み出し信号を送出
する。
上記カラムスイッチ回路を構成するＭ Ｏ、Ｓ Ｆ Ｅ
ＴＱ９．ＱＩＯ及びＱｌｌ、’Ｑ１２のゲートには、そ
れぞれＹアドレスデコーダＹ−ＤＣＲから選ＩＲ信号が
供給される。このＹアドレスデコーダＹ−ＤＣＲは、相
互においてｆｌ伯のノアゲート回路Ｇ３．６４等により
構成される。これらのノアデー１−回路Ｇ ３．Ｇ ４
の入力には、図示しない適当な回路装置から供給される
外部アドレス信号ΔＹを受りるＹアドレスバッファ※−
ＡＩ）Ｂで加工された内部相補対アドレス信−υａＱ〜
−ａｊが所定の組合−Ｖにより印加される。
ＴＱ９．ＱＩＯ及びＱｌｌ、’Ｑ１２のゲートには、そ
れぞれＹアドレスデコーダＹ−ＤＣＲから選ＩＲ信号が
供給される。このＹアドレスデコーダＹ−ＤＣＲは、相
互においてｆｌ伯のノアゲート回路Ｇ３．６４等により
構成される。これらのノアデー１−回路Ｇ ３．Ｇ ４
の入力には、図示しない適当な回路装置から供給される
外部アドレス信号ΔＹを受りるＹアドレスバッファ※−
ＡＩ）Ｂで加工された内部相補対アドレス信−υａＱ〜
−ａｊが所定の組合−Ｖにより印加される。
制御回路ＣＯＮは、外部端子ＷＥ、Ｃ３からの制御信号
を受けて、内部制御タイミング信号を形成する。すなわ
ち、制御回路ＣＯＮは、ライトイネーブル信号Ｗ玉、チ
ップ選択信号面を受けて、内部イネーブル信号晶、内部
チンプセレクト信号δなどの内部タイミング信号を形成
する。
を受けて、内部制御タイミング信号を形成する。すなわ
ち、制御回路ＣＯＮは、ライトイネーブル信号Ｗ玉、チ
ップ選択信号面を受けて、内部イネーブル信号晶、内部
チンプセレクト信号δなどの内部タイミング信号を形成
する。
また、特に制限されないが、上記各データ線と電源電圧
ＶＤＤとの間には、プリチャージ用ｐチャンネルＭＯ３
ＦＥＴ、Ｑ５ないしＱ８が設りられている。この実施例
では、外部アドレス信ｊｉｔ Ａ Ｘ。
ＶＤＤとの間には、プリチャージ用ｐチャンネルＭＯ３
ＦＥＴ、Ｑ５ないしＱ８が設りられている。この実施例
では、外部アドレス信ｊｉｔ Ａ Ｘ。
ＡＹの変化（遷移）タイミングを検出するため、上記ア
ドレスバッファＸ−ＡＤＨ，Ｙ−ＡＩ’）ｎで形成され
たアドレス信号ａｘ’、ａｙ’ を受りるエツジトリガ
回路Ｅ Ｇ Ｔが設けられる。特に制限されないが、こ
のエツジトリガ回路Ｅ Ｇ Ｔにより形成されたタイミ
ング信号φｔにより上記アドレスバッファＸ−ＡＤ＋３
の出力タイミングが制限される。これによって、アドレ
ス信号の変化特番、コ仕しるワード線の二重選択を防止
する。また、このタイミング信号φｔに従って形成され
たタイミング信号φ、φによりＸアドレスデコーダＸ−
ＤＣＲと上記データ線負荷ＭＯ３ＦＥＴＱ５ないしＱ８
の動作が制御される。特に制限されないが、上記タイミ
ング信号φ、（７）は、上記タイミング信号φｔが形成
されてから一定期間ロウレベル（ハイレベル）となる。
ドレスバッファＸ−ＡＤＨ，Ｙ−ＡＩ’）ｎで形成され
たアドレス信号ａｘ’、ａｙ’ を受りるエツジトリガ
回路Ｅ Ｇ Ｔが設けられる。特に制限されないが、こ
のエツジトリガ回路Ｅ Ｇ Ｔにより形成されたタイミ
ング信号φｔにより上記アドレスバッファＸ−ＡＤ＋３
の出力タイミングが制限される。これによって、アドレ
ス信号の変化特番、コ仕しるワード線の二重選択を防止
する。また、このタイミング信号φｔに従って形成され
たタイミング信号φ、φによりＸアドレスデコーダＸ−
ＤＣＲと上記データ線負荷ＭＯ３ＦＥＴＱ５ないしＱ８
の動作が制御される。特に制限されないが、上記タイミ
ング信号φ、（７）は、上記タイミング信号φｔが形成
されてから一定期間ロウレベル（ハイレベル）となる。
すなわち、上記タイミング信号φがロウレベルの期間だ
けワード線選択動作を行うものとして、メモリセルの読
み出し／書込みが終了した後及び非選択期間においてワ
ード線の選択動作を禁止するものとして、プリチャージ
用ＭＯ３ＦＥＴと選択されたメモリセルを通して流れる
直流電流が発生するのを防止している。言い換えれば、
上記プリチャージ動作と、ワード線選択動作とは、相補
的に行われるものである。
けワード線選択動作を行うものとして、メモリセルの読
み出し／書込みが終了した後及び非選択期間においてワ
ード線の選択動作を禁止するものとして、プリチャージ
用ＭＯ３ＦＥＴと選択されたメモリセルを通して流れる
直流電流が発生するのを防止している。言い換えれば、
上記プリチャージ動作と、ワード線選択動作とは、相補
的に行われるものである。
第２図には、センスアンプの基本的な一実施例の回路図
が示されている。
が示されている。
この実施例では、差動増幅ＭＯ３ＦＥＴＱ２０゜Ｑ２１
は、ｎチャンネルＭＯ３Ｆ、ＥＴにより構成される。そ
して、その負荷手段としてランチ形態にされたｐチャン
ネルＭＯ３ＦＥＴＱ２２．Ｑ２３が設けられる。すなわ
ち、増幅Ｍ ＯＳ Ｆ Ｅ ′Ｉ’ Ｑ２０のドＣイン
側に設番ノられたＭｏ５ｒＥＴＱ２２のゲートは、他方
の増幅ＭＯ３ＦＥＴＱ２１のドレインに接続され、増幅
ＭＯＳ Ｆ ＩＥＴＱ ２１のドレイン１則に設りられ
たＭＯＳ ＦＥＴＱ２３のゲートは、上記一方の増幅Ｍ
ＯＳ Ｆ ＩＥ ’ｒＱ ２００） Ｉ’レインに接
続される。
は、ｎチャンネルＭＯ３Ｆ、ＥＴにより構成される。そ
して、その負荷手段としてランチ形態にされたｐチャン
ネルＭＯ３ＦＥＴＱ２２．Ｑ２３が設けられる。すなわ
ち、増幅Ｍ ＯＳ Ｆ Ｅ ′Ｉ’ Ｑ２０のドＣイン
側に設番ノられたＭｏ５ｒＥＴＱ２２のゲートは、他方
の増幅ＭＯ３ＦＥＴＱ２１のドレインに接続され、増幅
ＭＯＳ Ｆ ＩＥＴＱ ２１のドレイン１則に設りられ
たＭＯＳ ＦＥＴＱ２３のゲートは、上記一方の増幅Ｍ
ＯＳ Ｆ ＩＥ ’ｒＱ ２００） Ｉ’レインに接
続される。
また、上記差動増幅ＭＯ３ＦＥＴＱ２０．Ｑ２１の共通
化されたソースには、特に制限されないが、アドレス信
号変化時にラッチのＰｆ？、除を行うとともに、非選択
時の消費電流を低減するために、アドレス信号変化時に
上記エツジトリガ回路１′で形成された夕・イミノジ（
ｉ号と、チップセレクト信号ｉとに基づいて形成された
内部制御信−号φＳを受りるｎナヤン不ルＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ ２４が設けられ、その動作夕・イミノジ
の制御が行われる。
化されたソースには、特に制限されないが、アドレス信
号変化時にラッチのＰｆ？、除を行うとともに、非選択
時の消費電流を低減するために、アドレス信号変化時に
上記エツジトリガ回路１′で形成された夕・イミノジ（
ｉ号と、チップセレクト信号ｉとに基づいて形成された
内部制御信−号φＳを受りるｎナヤン不ルＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ ２４が設けられ、その動作夕・イミノジ
の制御が行われる。
この実施例では、差動増幅ＭＯ３ＦＥＴＱ２０゜Ｑ２１
の増幅動作によって形成されたトレーイン出力に従って
負荷としての■）チャ〉ネル〜１０ Ｓ ＦＩ？。
の増幅動作によって形成されたトレーイン出力に従って
負荷としての■）チャ〉ネル〜１０ Ｓ ＦＩ？。
′ｒＱ２２．Ｑ２３が正帰還作用を伴・う増幅動作を行
うので実質的な高利得、高速のもとに入力信号ＩＮ、Ｉ
Ｎの増幅動作を行うものとなる。
うので実質的な高利得、高速のもとに入力信号ＩＮ、Ｉ
Ｎの増幅動作を行うものとなる。
第３図には、上記実施例の一増幅回路を用いたセンスア
ンプの一実施例の回路図が示されている。
ンプの一実施例の回路図が示されている。
この実施例では、上記ランチ形態のｐチャンネルＭＯ３
ＦＥＴＱ２２．Ｑ２３を設けた場合には、以前の信号レ
ベルが残っていると、それに従った増幅動作を行うこと
となってしまうので、そのゲート間を短絡してイコライ
ズを行うリセット（イコライズ）用ＭＯ３ＦＥＴＱ２７
が設りられる。
ＦＥＴＱ２２．Ｑ２３を設けた場合には、以前の信号レ
ベルが残っていると、それに従った増幅動作を行うこと
となってしまうので、そのゲート間を短絡してイコライ
ズを行うリセット（イコライズ）用ＭＯ３ＦＥＴＱ２７
が設りられる。
このＭｏ５ｒＥＴＱ２２のゲートには、上記アドレス信
号の変化タイミング信号φｔが供給されることによって
、読み出し直前にイコライズが行われる。また、共通デ
ータ線ＣＤ、ＣＤにおける雑音に上記ラッチ形態のＭｏ
５ｒＥＴＱ２２．Ｑ２３が一旦応答してしまうと誤動作
を行うこととな□ってしまう。そこで、上記ＭＯ３ＦＥ
ＴＱ２２゜０．２３には、ｎチャンネルＭＯ３ＦＥＴＱ
２５゜Ｑ２６が並列形態に設けられる。これらのＭＯ３
ＦＥＴＱ、２５．Ｑ２６のゲートには、共通データ線Ｃ
Ｄ、ＣＤが接続され、対応する差動増幅ＭＯ３ＦＥＴＱ
２０．Ｑ２１に刻してはそのゲートが交差結線される。
号の変化タイミング信号φｔが供給されることによって
、読み出し直前にイコライズが行われる。また、共通デ
ータ線ＣＤ、ＣＤにおける雑音に上記ラッチ形態のＭｏ
５ｒＥＴＱ２２．Ｑ２３が一旦応答してしまうと誤動作
を行うこととな□ってしまう。そこで、上記ＭＯ３ＦＥ
ＴＱ２２゜０．２３には、ｎチャンネルＭＯ３ＦＥＴＱ
２５゜Ｑ２６が並列形態に設けられる。これらのＭＯ３
ＦＥＴＱ、２５．Ｑ２６のゲートには、共通データ線Ｃ
Ｄ、ＣＤが接続され、対応する差動増幅ＭＯ３ＦＥＴＱ
２０．Ｑ２１に刻してはそのゲートが交差結線される。
ずなわら、ＭＯ３ＦＥＴＱ２０゜Ω２５及びＭＯ５ＦＥ
ＴＱ２１．Ω２６のゲートには、それぞれ相補的に共通
データ線の信号が供給される。
ＴＱ２１．Ω２６のゲートには、それぞれ相補的に共通
データ線の信号が供給される。
上記構成の増幅回路を初段回路として、次の増幅回路が
設けられる。この実施例では、特に制限されないが、上
記初段回路での出力信号の１辰帰がその増幅動作Ｇこよ
って大きくな−、ていることより、上記同様な差動増１
１７ｉｉＭＯ８ＦＥ′１Ｑ３０、Ω３１と、そのドし・
インに設けられた電流ミラー形態のアクティブ゛ｆ（荷
とし′Ｃのｐチャンネル）Ｊ ＯＳ Ｆ ＥＴＱ３２．
Ω３３が設りられる。また、上記同様に、利ｉηを少し
でも大きくするため、−上記各ＭＯ５ＦＥＴＱ３２．Ｑ
３３には、上記Ｍ ＯＳ Ｆ Ｅ ＴＱ２５．Ω２６と
同様に対応する差動増幅ＭＯ３ＦＥＴＱ３０．Ｑ３１の
入力信−υに刻して相補的な入力信号を受註ノるＭＯ３
ＦＥＴＱ３５．０．３６が設けらる。また、上記差！Ｉ
Ｉ増幅Ｎｆ ＯＳ ＦＦ、 ”Ｉ−Ω３０、Ω３１の共
通ソースには、上記同様に制御信号φＳを受けるＭＯ５
ＦＥＴＱ３４が設けられる。そして、この増幅回路で形
成された出力信号は、データ出カバソファＯＢに供給さ
れ、ごごで外部信号レベルに増幅されて外部ｂｒ、ドア
ーＤｏｕｔから送出される。
設けられる。この実施例では、特に制限されないが、上
記初段回路での出力信号の１辰帰がその増幅動作Ｇこよ
って大きくな−、ていることより、上記同様な差動増１
１７ｉｉＭＯ８ＦＥ′１Ｑ３０、Ω３１と、そのドし・
インに設けられた電流ミラー形態のアクティブ゛ｆ（荷
とし′Ｃのｐチャンネル）Ｊ ＯＳ Ｆ ＥＴＱ３２．
Ω３３が設りられる。また、上記同様に、利ｉηを少し
でも大きくするため、−上記各ＭＯ５ＦＥＴＱ３２．Ｑ
３３には、上記Ｍ ＯＳ Ｆ Ｅ ＴＱ２５．Ω２６と
同様に対応する差動増幅ＭＯ３ＦＥＴＱ３０．Ｑ３１の
入力信−υに刻して相補的な入力信号を受註ノるＭＯ３
ＦＥＴＱ３５．０．３６が設けらる。また、上記差！Ｉ
Ｉ増幅Ｎｆ ＯＳ ＦＦ、 ”Ｉ−Ω３０、Ω３１の共
通ソースには、上記同様に制御信号φＳを受けるＭＯ５
ＦＥＴＱ３４が設けられる。そして、この増幅回路で形
成された出力信号は、データ出カバソファＯＢに供給さ
れ、ごごで外部信号レベルに増幅されて外部ｂｒ、ドア
ーＤｏｕｔから送出される。
（１）差動増幅Ｍ ＯＳ Ｆ Ｅ Ｔと、そのドレ・「
ンに設けられたランチ形成のＭ ＯＳ Ｆ Ｅ Ｔとの
組み合わせ”Ｃその正帰還作用を利用することによって
、極めて簡単な構成により、高感度、高利得のセンスア
ンプを実現３−ることができるという効果が得られる。
ンに設けられたランチ形成のＭ ＯＳ Ｆ Ｅ Ｔとの
組み合わせ”Ｃその正帰還作用を利用することによって
、極めて簡単な構成により、高感度、高利得のセンスア
ンプを実現３−ることができるという効果が得られる。
（２）−上記ラッチ形態のＭ ＯＳ Ｆ Ｅ Ｔに対し
て、イコライズ用ＭＯ３ＦＥＴを設けて前の増幅動作に
おける残り信号をリセフトすることによって、誤動作を
防止することができるという効果が得られる。
て、イコライズ用ＭＯ３ＦＥＴを設けて前の増幅動作に
おける残り信号をリセフトすることによって、誤動作を
防止することができるという効果が得られる。
（３）上記ランチ形感のＭ ＯＳ Ｆ Ｆ、 Ｔに対し
て、並列形態のＭＯ３Ｆ、ＥＴを設けて、対応する差動
増幅ＭＯ３ＦＥＴに対して相補的な入力信号を（Ｊｔ給
することによって、ラッチ形態のＭＯＳＦＥＴによる雑
音ｐこ対して過剰な応答を緩和できのるので、感度、高
速性を損なうことなく耐雑音性の向−Ｆを図ることがで
きるという効果が得られる。
て、並列形態のＭＯ３Ｆ、ＥＴを設けて、対応する差動
増幅ＭＯ３ＦＥＴに対して相補的な入力信号を（Ｊｔ給
することによって、ラッチ形態のＭＯＳＦＥＴによる雑
音ｐこ対して過剰な応答を緩和できのるので、感度、高
速性を損なうことなく耐雑音性の向−Ｆを図ることがで
きるという効果が得られる。
（４）上記（２）及び（３）により、ｗ１華な回＠溝成
によって実用性の高いセンスアンプを実現することがで
きるという効果が得られる。
によって実用性の高いセンスアンプを実現することがで
きるという効果が得られる。
（５）上記（１１により、回路素子数が削減できるから
レイアウト面稍を削減できるという効果が得られる。
レイアウト面稍を削減できるという効果が得られる。
（６）上記（１）により、その、消費電流を削減できる
という効果が得られる。
という効果が得られる。
以上本発明壱によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記エツジ挾
出出力は、例えば、データ線間を読み出し直前に短絡す
るイコライズ゛ を施ずもの等種々のメモリ動作の制御
に用いることができるものである。また、メモリセルの
ｔｒｌ成は、高抵抗に代えｐチ中ン不ルＦｖ１０ Ｓ
Ｆ Ｅ Ｔを用いるものであってもよい。また、上記構
成のメモリアレイを複数組設りて、×４ピッ１構成等の
ような複数ビットのデータの書込め／読み出しを行うも
のであってもよい。この場合には、上記センスアンプの
数も複数組設けるａ・要があるので、上記素子数の削減
によるし・ｆアウト面積及υ消ＫＮ流を削減できるとい
う効果が大きくなる。また、上述した制御信号φＳは−
、上述した夕・イミンク信号と、デツプセレクト信５−
１７と、ライト・ｆネーブル信号ｗ６に基づいて形成し
てもよい。このようにすれば、書込み動作のとき、セン
スアンプが動作しないようにできるため、低消費電力化
がしｌれる （利用分野〕 以上の説明では主として本願発明壱によってなされた発
明をその背景となった技術分野であるＣＭＯＳスタ′テ
ィック型ＲＡ Ｍに適用した場合にってい説明したが、
これに限定されるものでけｌａ’ ＜、センスアンプを
必要とするＲＯＭ（リード・オンリー・メモリ）等のよ
うな半導体記１．α装置にも刊用できるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記エツジ挾
出出力は、例えば、データ線間を読み出し直前に短絡す
るイコライズ゛ を施ずもの等種々のメモリ動作の制御
に用いることができるものである。また、メモリセルの
ｔｒｌ成は、高抵抗に代えｐチ中ン不ルＦｖ１０ Ｓ
Ｆ Ｅ Ｔを用いるものであってもよい。また、上記構
成のメモリアレイを複数組設りて、×４ピッ１構成等の
ような複数ビットのデータの書込め／読み出しを行うも
のであってもよい。この場合には、上記センスアンプの
数も複数組設けるａ・要があるので、上記素子数の削減
によるし・ｆアウト面積及υ消ＫＮ流を削減できるとい
う効果が大きくなる。また、上述した制御信号φＳは−
、上述した夕・イミンク信号と、デツプセレクト信５−
１７と、ライト・ｆネーブル信号ｗ６に基づいて形成し
てもよい。このようにすれば、書込み動作のとき、セン
スアンプが動作しないようにできるため、低消費電力化
がしｌれる （利用分野〕 以上の説明では主として本願発明壱によってなされた発
明をその背景となった技術分野であるＣＭＯＳスタ′テ
ィック型ＲＡ Ｍに適用した場合にってい説明したが、
これに限定されるものでけｌａ’ ＜、センスアンプを
必要とするＲＯＭ（リード・オンリー・メモリ）等のよ
うな半導体記１．α装置にも刊用できるものである。
第１図は、この発明に先立って考えられているセンスア
ンプの回路図、 第２図は１、この発明に係るセンスアンプの基本的一実
施例を示す回路図、 第３図ば、この発明に係るセンスアンプの具体的一実施
例を示す回路図、 第４図は、この発明が適用されたＣＭＯＳスタテ、イン
ク型ＲＡ Ｍの回路図である。 Ｘ−Ａ１．ＩＢ −−Ｘ７’ドレスハソフア、Ｙ−ＡＤ
Ｂ・・Ｙアドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレス
デコーダ、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・
・メモリセル、ＤＩＢ・・書込み回路、ＤＯＢ・・読み
出し回路、ＣＯＮ・・制御回路、Ｅ Ｇ Ｔ・・エツジ
トリガ回路、ＯＢ・・データ出力バッファ 第 １ 図 第 ２ 図 第 ３ 図 第１図 （ 旧 胚ジ〜Ｃ
ンプの回路図、 第２図は１、この発明に係るセンスアンプの基本的一実
施例を示す回路図、 第３図ば、この発明に係るセンスアンプの具体的一実施
例を示す回路図、 第４図は、この発明が適用されたＣＭＯＳスタテ、イン
ク型ＲＡ Ｍの回路図である。 Ｘ−Ａ１．ＩＢ −−Ｘ７’ドレスハソフア、Ｙ−ＡＤ
Ｂ・・Ｙアドレスバッファ、Ｘ−ＤＣＲ・・Ｘアドレス
デコーダ、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、ＭＣ・
・メモリセル、ＤＩＢ・・書込み回路、ＤＯＢ・・読み
出し回路、ＣＯＮ・・制御回路、Ｅ Ｇ Ｔ・・エツジ
トリガ回路、ＯＢ・・データ出力バッファ 第 １ 図 第 ２ 図 第 ３ 図 第１図 （ 旧 胚ジ〜Ｃ
Claims (1)
- 【特許請求の範囲】 １、第１導電型の差動増幅Ｍ ＯＳ Ｆ Ｅ Ｔと、こ
れらの差動増幅Ｍ ＯＳ Ｆ Ｅ Ｔのドレインと電圧
端子との間に設けられ、そのゲート ドレイン間が交差
結線された第２導電型のＭ ＯＳ Ｆ Ｅ Ｔとを含む
センスアンプを具備することを特徴とする半導体記憶装
置。 ２、上記第２導電型のＭ ＯＳ Ｆ ＥＴには、上記差
動増幅Ｍ ＯＳ Ｆ Ｅ Ｔのゲートにそのゲートが交
差結線された第１導電型のＭ ＯＳ Ｆ Ｅ Ｔがそれ
ぞれ並列形態に設けられるものであることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。 ３、上記第２導電型のＭＯＳＦＥＴのゲート間には、イ
コライズ用スイッチＭ ＯＳ ＦＥ ”Ｖが設りられる
ものであることを特徴とする特許請求の範囲第１又は第
２項記載の半導体記１ａ装置。 ４、上記半導体記憶装置は、ＣＭＯＳスタティック型Ｒ
ＡＭを構成するものであることを特徴とする特許請求の
範皿第１、第２又は第３項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190771A JPS6083290A (ja) | 1983-10-14 | 1983-10-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190771A JPS6083290A (ja) | 1983-10-14 | 1983-10-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083290A true JPS6083290A (ja) | 1985-05-11 |
Family
ID=16263448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58190771A Pending JPS6083290A (ja) | 1983-10-14 | 1983-10-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130992A (ja) * | 1988-12-21 | 1991-06-04 | Texas Instr Inc <Ti> | ワードライン選択制御のための非対称ディレイ |
-
1983
- 1983-10-14 JP JP58190771A patent/JPS6083290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03130992A (ja) * | 1988-12-21 | 1991-06-04 | Texas Instr Inc <Ti> | ワードライン選択制御のための非対称ディレイ |
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