KR20010108187A - 반도체 기억 장치 - Google Patents

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KR20010108187A
KR20010108187A KR1020017010026A KR20017010026A KR20010108187A KR 20010108187 A KR20010108187 A KR 20010108187A KR 1020017010026 A KR1020017010026 A KR 1020017010026A KR 20017010026 A KR20017010026 A KR 20017010026A KR 20010108187 A KR20010108187 A KR 20010108187A
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Abstract

제어부(140)는 입력단(9a)과 메인 비트선(MBL)을 프리챠지부(120a)에 의해 전원 전압(Vdd)으로 프리챠지하고, 서브 비트선(SBL)을 리셋부(130b)에 의해 그라운드 전압(Vss)으로 리셋한 후에, 입력단(9a)과 메인 비트선(MBL)에서 프리챠지된 전하의 일부가 서브 비트선(SBL)에 재배분되도록 선택 게이트(4a)를 제어한다.

Description

반도체 기억 장치{Semiconductor storage device}
최근, 동작 속도가 100MHz를 넘는 고속의 마이크로 컴퓨터가 요망되어지고 있다. 또한, 마이크로 컴퓨터의 동작을 고속화함에 따라서, 그 마이크로 컴퓨터와 동일의 칩상에 탑재되는 ROM이나 플래시 메모리의 동작을 고속화하는 것도 요구되고 있다. 이들의 ROM이나 플래시 메모리는, 통상, 그 칩을 커스터마이즈(customizing)할 목적으로 그 칩상에 탑재된다.
또한, 최근의 마이크로 컴퓨터의 고기능화에 동반하여, 필요하게 되는 메모리 용량도 증가하고 있다.
이러한 배경하에서, 대용량, 또한, 고속의 판독 동작이 가능한 반도체 기억 장치의 연구 개발이 진행되고 있다. 예를 들면, 계층화 비트선 방식의 반도체 기억 장치가 제안되어 있다.
M. Hiraki et al.(ISSCC Digest of Technical Papers, pp. 116-117, 453, Feb 1999)는, 계층화 비트선 방식의 반도체 기억 장치를 개시하고 있다.
그러나, 상술한 형태의 반도체 기억 장치에서는, 메인 비트선 및 서브 비트선의 프리챠지가 완료한 후에, 메인 비트선의 전압과 상보 메인 비트선의 전압과의 차를 센스하기 위한 적분 동작을 행하지 않으면 안되었다. 이로 인해, 메모리 셀로부터 정보를 판독하기 위해서, 메인 비트선 및 서브 비트선을 프리챠지하는 데 요하는 시간(tPRC)과 전압차를 센스하는 데 요하는 시간(tInteg)을 가산한 시간(t PRC+tInteg)이 필요하였다. 이것은, 메모리 셀로부터의 정보의 고속의 판독 동작을 곤란케하고 있었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 메모리 셀로부터의 정보의 판독이 고속의 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명은, 반도체 기억 장치에 관한 것으로, 특히, 메모리 셀로부터 정보를 고속으로 판독하는 것을 가능하게 하는 반도체 기억 장치에 관한 것이다.
도 1은, 본 발명의 실시예 1의 반도체 기억 장치(100)의 구성을 도시하는 도.
도 2는, 반도체 기억 장치(100)의 동작을 도시하는 타이밍챠트.
도 3은, 반도체 기억 장치(100)의 동작을 모식적으로 도시하는 도.
도 4는, 종래의 반도체 기억 장치의 동작을 모식적으로 도시하는 도.
도 5는, 본 발명의 실시예 2의 반도체 기억 장치(200)의 구성을 도시하는 도.
도 6은, 반도체 기억 장치(200)의 동작을 도시하는 타이밍챠트.
(발명의 개시)
본 발명의 반도체 장치는, 제 1 입력단과 제 2 입력단을 갖고, 상기 제 1 입력단의 전압과 상기 제 2 입력단의 전압과의 차를 센스하는 차동 센스 앰프와, 메모리 셀로부터 판독된 정보에 따라서 변동하는 전압을 상기 제 1 입력단에 공급하는 정보 판독부와, 레퍼런스 전압을 상기 제 2 입력단에 공급하는 레퍼런스 부와, 상기 차동 센스 앰프와 상기 정보 판독부와 상기 레퍼런스부를 제어하는 제어부를 구비하고, 상기 정보 판독부는, 상기 제 1 입력단에 접속된 메인 비트선과, 선택 게이트와, 상기 선택 게이트를 통해 상기 메인 비트선에 접속된 서브 비트선과, 상기 서브 비트선에 접속되고, 워드선의 전압에 따라서 선택적으로 활성화되는 메모리 셀과, 상기 제 1 입력단과 상기 메인 비트선을 제 1 전압으로 프리챠지하는 프리챠지부와, 상기 서브 비트선을 상기 제 1 전압보다 낮은 제 2 전압으로 리셋하는리셋부를 포함하며, 상기 제어부는, 상기 제 1 입력단과 상기 메인 비트선을 상기 제 1 전압으로 프리챠지하고, 상기 서브 비트선을 상기 제 2 전압으로 리셋한 후에, 상기 제 1 입력단과 상기 메인 비트선에서 프리챠지된 전하의 일부가 상기 서브 비트선에 재배분되도록, 상기 프리챠지부와 상기 리셋부와 상기 선택 게이트를 제어하고, 이로써, 상기 목적이 달성된다.
상기 정보 판독부는, 상기 메인 비트선에 접속된 제 1 용량과, 상기 서브 비트선에 접속된 제 2 용량을 더 구비하고 있어도 된다.
상기 제 1 입력단과 상기 메인 비트선에서 프리챠지된 상기 전하의 재배분 후의 서브 비트선의 전압은, 1V 정도 이하이어도 된다.
상기 레퍼런스부는, 상기 제 2 입력단에 접속된 상보 메인 비트선과, 상기 제 2 입력단과 상기 상보 메인 비트선을 제 3 전압으로 프리챠지하는 프리챠지부를 구비하고 있고, 상기 제 3 전압은, 상기 제 1 전압에, 소정의 비율을 곱함으로써 얻어지는 전압과 같아도 된다.
상기 레퍼런스부는, 상기 메모리 셀의 전류 능력의 거의 절반의 전류 능력을 갖는 레퍼런스 셀을 사용하여 상기 레퍼런스 전압을 출력하여도 된다.
상기 차동 센스 앰프는, 센스 적분에 의해, 상기 제 1 입력단의 전압과 상기 제 2 입력단의 전압과의 차를 센스하여도 된다.
상기 센스 적분은, 상기 제 1 입력단과 상기 메인 비트선에서 프리챠지된 전하의 일부가 상기 서브 비트선에 재배분되는 동안에 개시되어도 된다.
본 발명의 다른 반도체 장치는, 제 1 입력단과 제 2 입력단을 갖고, 상기 제1 입력단의 전압과 상기 제 2 입력단의 전압과의 차를 센스하는 차동 센스 앰프와, 상기 제 1 입력단에 접속된 메인 비트선과, 상기 제 2 입력단에 접속된 상보 메인 비트선과, 상기 메인 비트선과 상기 상보 메인 비트선을 제 1 전압으로 프리챠지하는 프리챠지부와, 상기 메인 비트선 및 상기 상보 메인 비트선이 연장되는 방향으로 배열된 복수의 서브 어레이와, 상기 차동 센스 앰프와 상기 프리챠지부와 상기 복수의 서브 어레이를 제어하는 제어부를 구비하고, 상기 복수의 서브 어레이의 각각은, 상기 메인 비트선을 복수의 서브 비트선 중 1개에 선택적으로 접속하고, 상기 상보 메인 비트선을 복수의 상보 서브 비트선 중 1개에 선택적으로 접속하는 선택 게이트부와, 상기 복수의 서브 비트선을 상기 제 1 전압보다 낮은 제 2 전압으로 리셋하고, 상기 복수의 서브 비트선 중 1개를 선택적으로 리셋 해제하고, 상기 복수의 상보 서브 비트선을 상기 제 2 전압으로 리셋하고, 상기 복수의 상보 서브 비트선 중 1개를 선택적으로 리셋 해제하는 리셋부와, 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 복수의 레퍼런스 셀을 포함하는 레퍼런스 셀 어레이를 포함하고, 상기 복수의 메모리 셀의 각각은, 복수의 워드선 중 대응하는 워드선의 전압에 따라서 선택적으로 활성화되고, 상기 복수의 레퍼런스 셀의 각각은, 레퍼런스 워드선의 전압에 따라서 선택적으로 활성화되고, 상기 복수의 서브 비트선의 각각에는, 상기 복수의 메모리 셀 중 적어도 1개와 상기 복수의 레퍼런스 셀 중 적어도 1개가 접속되고, 상기 복수의 상보 서브 비트선의 각각에는, 상기 복수의 메모리 셀 중 적어도 1개와 상기 복수의 레퍼런스 셀 중 적어도 1개가 접속되고, 상기 제어부는, 상기 메인 비트선과 상기 상보 메인 비트선을 상기 제 1 전압으로 프리챠지하고, 상기 복수의 서브 비트선과 상기 복수의 상보 서브 비트선을 상기 제 2 전압으로 미리 리셋해 두고, 상기 복수의 서브 비트선 중 1개와 상기 복수의 상보 서브 비트선 중 1개를 선택적으로 리셋 해제한 후에, 상기 메인 비트선에서 프리챠지된 전하의 일부가 상기 리셋 해제된 상기 서브 비트선에 재배분되고, 또한, 상기 상보 메인 비트선에서 프리챠지된 전하의 일부가 상기 리셋 해제된 상기 상보 서브 비트선에 재배분되도록, 상기 프리챠지부와 상기 복수의 서브 어레이를 제어하고, 이로써, 상기 목적이 달성된다.
상기 제어부는, 상기 메인 비트선으로부터 전하가 재분배된 상기 서브 비트선에 인접하는 적어도 1개의 서브 비트선의 리셋 상태를 유지하고, 또한, 상기, 상보 메인 비트선으로부터 전하가 재배분된 상기 상보 서브 비트선에 인접하는 적어도 1개의 상보 서브 비트선의 리셋 상태를 유지하도록, 상기 복수의 서브 어레이를 제어하여도 된다.
본 발명의 다른 반도체 기억 장치는, 제 1 입력단과 제 2 입력단을 갖고, 상기 제 1 입력단의 전압과 상기 제 2 입력단의 전압과의 차를 센스하는 차동 센스 앰프와, 상기 제 1 입력단에 접속된 메인 비트선과, 상기 제 2 입력단에 접속된 상보 메인 비트선과, 상기 메인 비트선과 상기 상보 메인 비트선을 제 1 전압으로 프리챠지하는 프리챠지부와, 상기 메인 비트선 및 상기 상보 메인 비트선이 연장되는 방향에 배열된 복수의 서브 어레이와, 상기 차동 센스 앰프와 상기 프리챠지부와 상기 복수의 서브 어레이를 제어하는 제어부를 구비하고, 상기 복수의 서브 어레이의 각각은, 상기 메인 비트선을 복수의 서브 비트선 중 1개에 선택적으로 접속하고, 상기 상보 메인 비트선을 복수의 상보 서브 비트선 중 1개에 선택적으로 접속하는 선택 게이트부와, 상기 복수의 서브 비트선을 상기 제 1 전압보다 낮은 제 2 전압으로 리셋하고, 상기 복수의 서브 비트 선 중 1개를 선택적으로 리셋 해제하고, 상기 복수의 상보 서브 비트선을 상기 제 2 전압으로 리셋하고, 상기 복수의 상보 서브 비트선 중 1개를 선택적으로 리셋 해제하는 리셋부와, 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 셀의 각각은, 복수의 워드선 중 대응하는 워드선의 전압에 따라서 선택적으로 활성화되고, 상기 복수의 서브 비트선의 각각에는, 상기 복수의 메모리 셀 중 적어도 1개가 접속되고, 상기 복수의 상보 서브 비트선의 각각에는, 상기 복수의 메모리 셀 중 적어도 1개가 접속되고, 상기 제어부는, 상기 메인 비트선과 상기 상보 메인 비트선을 상기 제 1 전압으로 프리챠지하고, 상기 복수의 서브 비트선과 상기 복수의 상보 서브 비트선을 상기 제 2 전압으로 미리 리셋해 두고, 상기 복수의 서브 비트선 중 1개와 상기 복수의 상보 서브 비트선 중 1개를 선택적으로 리셋 해제한 후에, 상기 메인 비트선에서 프리챠지된 전하의 일부가 상기 리셋 해제된 상기 서브 비트선에 재배분되고, 또한, 상기 상보 메인 비트선에서 프리챠지된 전하의 일부가 상기 리셋 해제된 상기 상보 서브 비트선에 재배분되도록, 상기 프리챠지부와 상기 복수의 서브 어레이를 제어하고, 이로써, 상기 목적이 달성된다.
상기 제어부는, 상기 메인 비트선으로부터 전하가 재분배된 상기 서브 비트선에 인접하는 적어도 1개의 서브 비트선의 리셋 상태를 유지하고, 또한, 상기 상보 메인 비트선으로부터 전하가 재배분된 상기 상보 서브 비트선에 인접하는 적어도 1개의 상보 서브 비트선의 리셋 상태를 유지하도록, 상기 복수의 서브 어레이를 제어하여도 된다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
(실시예 1)
도 1은, 본 발명의 실시예 1의 반도체 기억 장치(100)의 구성을 도시한다. 반도체 기억 장치(100)는, 예를 들면, 불휘발성의 반도체 기억 장치이다.
반도체 기억 장치(100)는, 제 1 입력단으로서의 입력단(9a)과 제 2 입력단으로서의 입력단(9b)을 갖는 차동 센스 앰프(9)를 포함한다. 차동 센스 앰프(9)는, 입력단(9a)의 전압과 입력단(9b)의 전압과의 차를 센스함으로써, 메모리 셀(1)로부터 판독된 정보의 값을 판별한다. 예를 들면, 차동 센스 앰프(9)는, 입력단(9a)의전압과 입력단(9b)의 전압과의 차가 소정의 임계값 전압보다 큰 경우에는, 메모리 셀(1)로부터 판독된 정보의 값은 "1"로 판별하고, 그 이외의 경우에는 메모리 셀(1)로부터 판독된 정보의 값은 "0"으로 판별한다.
반도체 기억 장치(100)는, 메모리 셀(1)로부터 판독된 정보에 따라서 변동하는 전압을 입력단(9a)에 공급하는 정보 판독부(110a)와, 레퍼런스 전압을 입력단(9b)에 공급하는 레퍼런스부(110b)와, 차동 센스 앰프(9)와 정보 판독부(110a)와 레퍼런스부(110b)를 제어하는 제어부(140)를 포함한다.
정보 판독부(110a)는, 입력단(9a)에 접속된 메인 비트선(MBL)과, 선택 게이트(4a)를 통해 메인 비트선(MBL)에 접속된 서브 비트선(SBL)과, 서브 비트선(SBL)에 접속되고, 워드선(WL)의 전압에 따라서 선택적으로 활성화되는 메모리 셀(1)과, 입력단(9a)과 메인 비트선(MBL)을 제 1 전압으로서의 전원 전압(Vdd)으로 프리챠지하는 프리챠지부(120a)와, 서브 비트선(SBL)을 제 2 전압으로서의 그라운드 전압(Vss)으로 리셋하는 리셋부(130a)를 포함한다.
선택 게이트(4a)는, 선택 게이트 신호(SG)가 하이 레벨인 경우에 온이 되고 선택 게이트 신호(SG)가 로우 레벨인 경우에 오프가 된다. 선택 게이트 신호(SG)는, 제어부(140)로부터 선택 게이트(4a)에 공급된다.
프리챠지부(120a)는, Pch 트랜지스터(6a)를 포함한다. Pch 트랜지스터(6a)의 일단은 전원 전압(Vdd)에 접속되어 있고, Pch 트랜지스터(6a)의 타단은 메인 비트선(MBL)에 접속되어 있다. Pch 트랜지스터(6a)는, 프리챠지 신호/PRC가 하이 레벨인 경우에 오프가 되고, 프리챠지 신호/PRC가 로우 레벨인 경우에 온이 된다.그 결과, 프리챠지 신호/PRC가 로우 레벨인 경우에 입력단(9a)과 메인 비트선(MBL)이 전원 전압(Vdd)으로 프리챠지된다. 프리챠지 신호/PRC는, 제어부(140)로부터 프리챠지부(120a)에 공급된다.
리셋부(130a)는, Nch 트랜지스터(2a)를 포함한다. Nch 트랜지스터(2a)의 일단은 서브 비트선(SBL)에 접속되어 있고, Nch 트랜지스터(2a)의 타단은 그라운드 전압(Vss)에 접속되어 있다. Nch 트랜지스터(2a)는, 리셋 신호(RS)가 하이 레벨인 경우에 온이 되고, 리셋 신호(RS)가 로우 레벨인 경우에 오프가 된다. 그 결과, 리셋 신호(RS)가 하이 레벨인 경우에 서브 비트선(SBL)이 그라운드 전압(Vss)으로 리셋된다. 리셋 신호(RS)는, 제어부(140)로부터 리셋부(130a)에 공급된다.
메인 비트선(MBL)에는, 용량(5a)이 접속되어 있다. 여기서, 용량(5a)은, 메인 비트선(MBL) 자신의 부유 용량을 포함하는 것으로 한다. 서브 비트선(SBL)에는, 용량(3a)이 접속되어 있다. 여기서, 용량(3a)은, 서브 비트선(SBL)자신의 부유 용량을 포함하는 것으로 한다.
레퍼런스부(110b)는, 입력단(9b)에 접속된 상보 메인 비트선/MBL과, 선택 게이트(4b)를 통해 상보 메인 비트선/MBL에 접속된 상보 서브 비트선/SBL과, 상보 서브 비트선/SBL에 접속되고, 레퍼런스 워드선(DWL)의 전압에 따라서 선택적으로 활성화되는 레퍼런스 셀(10)과, 입력단(9b)과 상보 메인 비트선/MBL을 제 1 전압으로서의 전원 전압(Vdd)으로 프리챠지하는 프리챠지부(120b)와, 상보 서브 비트선/SBL을 제 2 전압으로서의 그라운드 전압(Vss)으로 리셋하는 리셋부(130b)를 포함한다.여기서, 그라운드 전압(Vss)은, 전원 전압(Vdd)보다 낮다.
선택 게이트(4b), 프리챠지부(120b) 및 리셋부(130b)의 구성은, 선택 게이트(4a), 프리챠지부(120a) 및 리셋부(130a)의 구성과 마찬가지이다.
레퍼런스 셀(10)의 전류 능력은, 메모리 셀(1)의 전류 능력의 거의 절반이 되도록 조정되어 있다. 예를 들면, 레퍼런스 셀(10)은, 전자를 포함하지 않는 플로팅 게이트를 갖고, 또한, 메모리 셀(1)과 비교하여 거의 1/2의 채널 폭을 갖는 메모리 셀이다.
또한, 레퍼런스 셀(10)을 사용하는 대신에, 프리챠지부(120b)가, 전원 전압(Vdd)에 소정의 비율α(0<α<1)을 곱함으로써 얻어지는 전압에 입력단(9b)과 상보 메인 비트선/MBL을 프리챠지하도록 하여도 된다. 이러한 구성에 의해서도, 프리챠지부(120b)는, 레퍼런스 전압을 입력단(9b)에 공급할 수 있다.
상보 메인 비트선/MBL에는, 용량(5b)이 접속되어 있다. 여기서, 용량(5b)은, 상보 메인 비트선/MBL 자신의 부유 용량을 포함하는 것으로 한다. 상보 서브 비트선/SBL에는, 용량(3b)이 접속되어 있다. 여기서, 용량(3b)은, 상보 서브 비트선/SBL 자신의 부유 용량을 포함하는 것으로 한다.
도 2는, 반도체 기억 장치(100)의 동작을 도시한다.
초기 상태에서는, 리셋 신호(RS)는 하이 레벨로 되고, 프리챠지 신호/PRC는 로우 레벨로 되고, 선택 게이트 신호(SG)는 로우 레벨로 되고, 워드선(WL), 레퍼런스 워드선(DWL)은 로우 레벨로 된다.
그 결과, 정보 판독부(110a)에서는, 입력단(9a)과 메인 비트선(MBL)이 전원 전압(Vdd)으로 프리챠지되고, 서브 비트선(SBL)이 그라운드 전압(Vss)으로 리셋된다. 마찬가지로, 레퍼런스부(110b)에서는, 입력단(9b)과 상보 메인 비트선/MBL이 전원 전압(Vdd)으로 프리챠지되고, 상보 서브 비트선/SBL이 그라운드 전압(Vss)으로 리셋된다.
다음에, 리셋 신호(RS)는 하이 레벨로부터 로우 레벨로 천이하고, 프리챠지 신호/PRC는 로우 레벨로부터 하이 레벨로 천이한다. 또한, 입력된 어드레스 신호(도시하지 않음)에 따라서 선택된 선택 게이트 신호(SG), 워드선(WL), 레퍼런스 워드선(DWL)이 활성화된다. 이 예에서는, 도 1에 도시하는 선택 게이트 신호(SG), 워드선(WL), 레퍼런스 워드선(DWL)이 어드레스 신호에 따라서 선택되었다고 가정한다. 도 2에 도시되는 바와 같이, 선택 게이트 신호(SG), 워드선(WL), 레퍼런스 워드선(DWL)은 어느것이나, 로우 레벨로부터 하이 레벨로 천이한다.
이하, 메모리 셀(1)에 기억되어 있는 정보의 값이 "1"인 경우에서의 반도체 기억 장치(100)의 동작을 설명한다. 여기서, 메모리 셀(1)에 전류가 흐르지 않는 상태를 "1"로 정의한다.
메모리 셀(1)에 기억되어 있는 정보의 값이 "1"인 경우에는, 메모리 셀(1)에 전류가 흐르지 않는다. 선택 게이트(4a)가 활성화되면, 메인 비트선(MBL)과 서브 비트선(SBL)이 전기적으로 접속된다. 이로써, 메인 비트선(MBL)에 접속되어 있는 용량(5a)에 챠지된 전하의 일부가 선택 게이트(4a)를 통하여 서브 비트선(SBL)에접속되어 있는 용량(3a)으로 이동한다(전하 재배분). 그 결과, 서브 비트선(SBL)의 전압이 서서히 상승한다.
전하 재배분 후의 서브 비트선(SBL)의 전압(VSBL)은, (수 1)에 따라서 구할 수 있다.
VSBL=｛Cm/(Cs+ Cm)}·Vdd
여기서, Cm은 용량(5a)의 용량치를 나타내고, Cs는 용량(3a)의 용량치를 나타낸다.
전압(VSBL)은, 전원 전압(Vdd)을 용량치(Cm, Cs)에 따라서 용량 분할함으로써 얻어지는 전압과 같다. 서브 비트선(SBL)의 전압이 전압(VSBL)에 안정되는 데 요하는 시간은, 선택 게이트(4a)의 임피던스 및 용량(5a, 3a)의 직렬 용량에 의한 시 정수에 근거하여 결정된다.
전하 재배분 후의 서브 비트선(SBL)의 전압(VSBL)은, 1V 정도 이하인 것이 바람직하다. 이것은, 예를 들면, 일반의 NOR형 플래시 등에서는, 리드 디스터브를 피할 필요가 있기 때문이다. 리드 디스터브가 없는 경우에는 이의 제한은 없다.
여기서, 전압(VSBL)이 1V 정도이고, 선택 게이트(4a)의 하이 레벨이 2.5V 정도 이상, 선택 게이트(4a)의 임계값 전압을 0.5V 정도라고 가정하면, 용량(5a)에 챠지된 전하는, 선택 게이트(4a)를 충분히 통과할 수 있다. 그 결과, 용량(5a)에 챠지된 전하가, 용량(5a)과 용량(3a)이 완전히 재배분된다.
(수 1)에서 알 수 있듯이, 전압(VSBL)의 값은, 용량치(Cm, Cs)의 비율을 조정함으로써 용이하게 조정할 수 있다. 또는, 전원 전압(Vdd)의 레벨을 변동시킴으로써 전압(VSBL)의 값을 조정하도록 하여도 된다.
도 2에 있어서, MBL"1"은, 메모리 셀(1)에 기억되어 있는 정보의 값이 "1"인 경우에 있어서의 메인 비트선(MBL)의 전압의 천이를 나타낸다. SBL"1"은, 메모리 셀(1)에 기억되어 있는 정보의 값이 "1"인 경우에 있어서의 서브 비트선(SBL)의 전압의 천이를 나타낸다.
다음에, 메모리 셀(1)에 기억되어 있는 정보의 값이 "0"인 경우에 있어서의 반도체 기억 장치(100)의 동작을 설명한다.
메모리 셀(1)에 기억되어 있는 정보의 값이 "0"인 경우에는, 메모리 셀(1)이 활성화되면, 메모리 셀(1)로부터 그라운드 전압(Vss)을 향하여 전류가 흐른다. 선택 게이트(4a)와 워드선(WL)은 거의 동시에 활성화되기 때문에, 상술한 전하 재배분 과 병행하여, 용량(3a)에 챠지된 전하가 메모리 셀(1)을 통하여 방전된다. 따라서, 전하 재배분 후에 서브 비트선(SBL)의 전압이 도달하는 전압은, (수 1)에 의해서 얻어지는 전압(VSBL)보다도 낮게 된다. 그 결과, 전하 재배분 후에 메인 비트선(MBL)의 전압이 도달하는 전압도, 메모리 셀(1)에 기억되어 있는 정보의 값이 "1"인 경우와 비교하여 낮게 된다.
도 2에 있어서, MBL"0"은, 메모리 셀(1)에 기억되어 있는 정보의 값이 "0"인 경우에 있어서의 메인 비트선(MBL)의 전압의 천이를 나타낸다. SBL"0"은, 메모리셀(1)에 기억되어 있는 정보의 값이 "0"인 경우에 있어서의 서브 비트선(SBL)의 전압의 천이를 나타낸다.
상보 메인 비트선/MBL의 전압의 천이는, 메모리 셀(1)에 기억되어 있는 정보의 값이 "1"인 경우에 있어서의 메인 비트선(MBL)의 전압의 천이와 메모리 셀(1)에 기억되어 있는 정보의 값이 "0"인 경우에 있어서의 메인 비트선(MBL)의 전압의 천이와의 중간이 된다. 이것은, 상술한 바와 같이, 레퍼런스 셀(10)의 전류 능력이 메모리 셀(1)의 전류 능력의 거의 절반이 되도록 미리 조정되어 있기 때문이다.
차동 센스 앰프(9)는, 인에이블 신호(SAE)에 응답하여 활성화된다. 차동 센스 앰프(9)는, 메인 비트선(MBL)의 전압과 상보 메인 비트선/MBL의 전압과의 차가 충분히 커지면, 메모리 셀(1)로부터 판독된 정보의 값이 "1"이거나 "0"이거나를 나타내는 정보를 출력한다.
또한, 도 1에 도시하는 예에서는, 차동 센스 앰프(9)는, CMOS 래치형 차동 센스 앰프이다. CMOS 래치형 차동 센스 앰프는, 넓은 전압 범위에서 고속의 동작이 가능하고, 레이아웃 면적이 작고, 드라이브 능력이 높다. 따라서, CM0S 래치형 차동 센스 앰프는, 차동 센스 앰프(9)로서 적합하게 사용될 수 있다. 그러나, 차동 센스 앰프(9)는, 이 형태의 차동 센스 앰프에 한정되지 않고, 임의의 형태의 차동 센스 앰프일 수 있다. 예를 들면, 차동 센스 앰프(9)는, 전류 구동형의 차동 센스 앰프이어도 된다.
도 3은, 반도체 기억 장치(100)의 동작을 모식적으로 도시한다. 이하의 설명에서는, 메모리 셀(1)에 기억되어 있는 정보의 값은 "0"으로 가정하고, 정보 판독부(110a)의 동작을 설명한다. 레퍼런스부(110b)의 동작도, 정보 판독부(110a)의 동작과 마찬가지이다.
도 3에 있어서, 각 수조는, 정보 판독부(110a)의 부재를 도시한다. 각 수조의 크기는, 각 부재의 용량치를 나타낸다. 각 수조의 수위는, 각 부재의 전압을 나타낸다. 도 3에 있어서, PR은 전원 전압(Vdd)을 공급하는 프리챠지 전원을 나타내고, GND는 그라운드 전압(Vss)을 공급하는 그라운드 전원을 나타낸다.
여기서, 프리챠지 전원(PR), 그라운드 전원(GND)의 용량치는 무한대라고 가정하고, 입력단(9a), 메인 비트선(MBL), 서브 비트선(SBL)의 용량치는 유한이라고 가정한다.
또한, (수 1)에서의 용량치(Cm)는, 입력단(9a)의 용량치와 메인 비트선(MBL)의 용량치의 합에 상당한다.
입력단(9a)과 메인 비트선(MBL)은, 프리챠지 게이트를 통해 프리챠지 전원(PR)에 접속되어 있다. 프리챠지 게이트는, 도 1에 도시되는 Pch 트랜지스터(6a)에 대응한다.
서브 비트선(SBL)은, SG 게이트를 통해 메인 비트선(MBL)에 접속되어 있다. SG 게이트는, 도 1에 도시하는 선택 게이트(4a)에 대응한다.
서브 비트선(SBL)은, SBL 리셋 게이트를 통해 그라운드 전원(GND)에 접속되어 있다. SBL 리셋 게이트는, 도 1에 도시하는 Nch 트랜지스터(2a)에 대응한다.
또한, 서브 비트선(SBL)에는, WL 게이트가 접속되어 있다. WL 게이트는, 도1에 도시하는 메모리 셀(1)에 대응한다. 즉, WL 게이트는, 메모리 셀(1)에 기억되어 있는 정보의 값이 "0"이고, 또한, 메모리 셀(1)이 활성화된 경우에 「접속」이 되고, 그 밖의 경우에는 「단절」이다.
① 초기 상태
프리챠지 게이트와 SBL 리셋 게이트가 「접속」으로 되고, SG 게이트와 WL 게이트는 「단절」로 된다. 그 결과, 입력단(9a)과 메인 비트선(MBL)은 , 프리챠지 전원(PR)에 의해서 프리챠지되고, 서브 비트선(SBL)은, 그라운드 전원(GND)에 의해서 리셋된다.
② 전하 재배분 및 적분 기간 개시
프리챠지 게이트와 SBL 리셋 게이트가 「단절」로 되고, 입력되는 어드레스 신호에 따라서 선택된 SG 게이트와 WL 게이트가 「접속」으로 된다. 그 결과, 입력단(9a)과 메인 비트선(MBL)으로 프리챠지되어 있던 전하의 일부가 SG 게이트를 통과하여 서브 비트선(SBL)으로 이동한다(전하 재배분). 전하 재배분에 의해서 서브 비트선(SBL)이 챠지된다. 서브 비트선(SBL)의 챠지와 병행하여, WL 게이트로부터 전류가 유출된다. 이렇게하여, 서브 비트선(SBL)의 챠지가 완료하기 전에, 센스 적분을 개시할 수 있다. WL 게이트로부터 유출된 전류는, 메인 비트선(MBL)으로부터 서브 비트선(SBL)에 흐르는 전류와 비교하여 충분히 작기 때문에, 서브 비트선(SBL)의 전압은 빠르게 상승한다.
③ 적분 기간
②의 적분 기간 개시에 연속하여 적분 기간이 계속된다. 전하 재배분과 WL게이트로부터의 전류의 유출에 동반하여, 입력단(9a), 메인 비트선(MBL)의 전압은 서서히 하강한다. 메인 비트선(MBL)의 전압이 소정의 레벨보다 내려 간 경우에, 차동 센스 앰프(9)는, 메모리 셀(1)로부터 판독된 정보의 값을 나타내는 정보를 출력한다.
또한, 메모리 셀에 기억되어 있는 정보의 값이 "1"인 경우에 있어서의 반도체 기억 장치(100)의 동작은, ②의 적분 기간 개시 및 ③의 적분 기간에 있어서 메모리 셀(1)에 전류가 흐르지 않는 것(즉, 메모리 셀(1)의 WL 게이트가 「단절」로 된다)을 제외하고, 도 3에 도시하는 동작과 동일이다. 따라서, 여기서는 그 설명을 생략한다.
이와 같이, 반도체 기억 장치(100)에 의하면, 전하 재배분을 이용하여 서브 비트선(SBL)이 프리챠지된다. 메모리 셀(1)에 기억되어 있는 정보의 값이 "0"인 경우에는, 메모리 셀(1)로부터 그라운드 전압(Vss)을 향하여 전류가 흐른다. 그 결과, 서브 비트선(SBL)이 방전된다. 서브 비트선(SBL)의 이러한 방전은, 전하 재배분이 완료하는 것을 기다리지 않고, 서브 비트선(SBL)의 프리챠지와 병행하여 행하여진다. 그 결과, 서브 비트선(SBL)의 프리챠지와 메모리 셀(1)로부터 방출된 전하의 적분에 요하는 시간을 단축하는 것이 가능하게 된다.
또한, 전하 재배분에 요하는 시간은, 거의 무시할 수 있을 정도로 짧게 할 수 있다. 이것은, 선택 게이트(4a)의 임피던스와 용량(5a, 3a)에 의한 시정수를 충분히 작게 설계하는 것이 용이한 때문이다. 예를 들면, 선택 게이트(4a)로서 사용되는 트랜지스터의 전류 구동 능력을 충분히 크게 가짐으로써, 그 시정수를 충분히 작게 설계할 수 있다. 이것은, 메모리 셀(1)로부터의 정보의 판독 고속화에 크게 공헌한다.
또한, 메인 비트선(MBL)의 프리챠지는, 어드레스가 확정하기 전에 행할 수 있다. 메인 비트선(MBL)의 프리챠지를 어드레스를 확정하기 전의 기간에 미리 행하여 놓으므로써, 메모리 셀(1)로부터의 정보의 판독을 고속화할 수 있다. 예를 들면, 차동 센스 앰프(9)에 의한 센스 동작이 종료하고 나서 다음의 어드레스 신호가 입력되기까지의 기간에 메인 비트선(MBL)의 프리챠지를 행하도록 하면 된다. 이로써, 외관 상, 메인 비트선(MBL)을 프리챠지하기 위한 프리챠지 기간이 없는 것처럼 취급할 수 있다.
이렇게하여, 본 발명에 의하면, 메모리 셀(1)로부터의 정보의 판독이 고속의 반도체 기억 장치(100)을 제공할 수 있다.
도 4는, 도 3과의 대비를 위해, 상술한 문헌에 기재의 종래 반도체 기억 장치의 동작을 모식적으로 도시한다. 이하의 설명에서는, 메모리 셀에 기억되어 있는 정보의 값은 "0"으로 가정한다.
도 4에 있어서, 각 수조는, 메모리 셀로부터 정보를 판독하기 위해서 필요하게 되는 각 부재를 도시한다. 각 수조의 크기는, 각 부재의 용량치를 나타낸다. 각 수조의 수위는, 각 부재의 전압을 나타낸다.
여기서, 프리챠지 전원(PR), 그라운드 전원(GND)의 용량치는 무한대라고 가정하고, 차동 센스 앰프의 한쪽의 입력단(이하, 입력단(P0)이라고 함), 메인 비트선(MBL), 서브 비트선(SBL)의 용량치는 유한이라고 가정한다.
입력단(P0)은, 프리챠지 게이트를 통해 프리챠지 전원(PR)에 접속되어 있다. 메인 비트선(MBL)은, Y 게이트를 통해 입력단(P0)에 접속되어 있다. 서브 비트선(SBL)은, SG 게이트를 통해 메인 비트선(MBL)에 접속되어 있다. 서브 비트선(SBL)은, SBL 리셋 게이트를 통해 그라운드 전원(GND)에 접속되어 있다.
또한, 서브 비트선(SBL)에는, WL 게이트가 접속되어 있다. WL 게이트는, 메모리 셀에 기억되어 있는 정보의 값이 "0"이고, 또한, 메모리 셀이 활성화된 경우에 「접속」으로 되고, 그 밖의 경우에는「단절」로 된다.
① 초기 상태
SBL 리셋 게이트가 「접속」으로 되고, 그 밖의 게이트는 「단절」로 된다. 그 결과, 입력단(P0)과 메인 비트선(MBL)과 서브 비트선(SBL)은, 그라운드 전원(GND)에 의해서 리셋된다. 또한, 메인 비트선(MBL)에도 MBL 리셋 게이트가 있지만, 이것은 도시되어 있지 않다.
② 프리챠지 개시
프리챠지 게이트가 「접속」으로 되고, SBL 리셋 게이트가 「단절」로 된다. 또한, 입력되는 어드레스 신호에 따라서 선택된 Y 게이트와 SG 게이트와 WL 게이트가 「접속」으로 된다. 여기서는, 도 4에 도시되어 있는 있는 Y 게이트, SG 게이트, WL 게이트가 선택된 것으로 가정하고 있다. 그 결과, 프리챠지 전원(PR)에 의해서, 입력단(P0)과 메인 비트선(MBL)과 서브 비트선(SBL)이 프리챠지된다. 이 때의 시정수는, 프리챠지 게이트, Y 게이트, SG 게이트의 직렬 임피던스와, 메인 비트선(MBL), 서브 비트선(SBL)의 병렬 용량에 의하여 결정된다. 한편, WL 게이트로부터 전류가 그라운드 전압(Vss)을 향하여 흐른다. 그러나, WL 게이트로부터 유출된 전류의 량은 메인 비트선(MBL)으로부터 서브 비트선(SBL)에 유입되는 전류의 량과 비교하면 작기 때문에, 입력단(P0), 메인 비트선(MBL) 및 서브 비트선(SBL)의 전압은 서서히 상승한다.
③ 프리챠지 완료
입력단(P0), 메인 비트선(MBL) 및 서브 비트선(SBL)의 전압이 프리챠지 전원(PR)의 전압까지 상승하면, 프리챠지가 완료한다.
④ 적분 기간 개시
프리챠지 게이트가 「단절」로 된다. 이로써, 프리챠지 전원(PR)이, 입력단(P0), 메인 비트선(MBL) 및 서브 비트선(SBL)으로부터 전기적으로 분리된다. 프리챠지 게이트가 「단절」이 된 후에 센스 적분을 개시할 수 있다. 따라서, 프리챠지 게이트가「단절」이 된 시각으로부터 적분 기간이 개시된다.
⑤ 적분기간
④의 적분 기간 개시에 연속하여 적분 기간이 계속된다. WL 게이트로부터의 전류 유출에 동반하여, 입력단(P0), 메인 비트선(MBL) 및 서브 비트선(SBL)의 전압은 서서히 하강한다. 메인 비트선(MBL)의 전압이 소정의 레벨보다 내려 간 경우에, 차동 센스 앰프는, 메모리 셀로부터 판독된 정보의 값을 나타내는 정보를 출력한다.
또한, 메모리 셀에 기억되어 있는 정보의 값이 "1"인 경우에 있어서의 종래의 반도체 기억 장치의 동작은, ② 내지 ⑥의 기간에 있어서 메모리 셀에 전류가흐르지 않은 것(즉, 메모리 셀의 WL 게이트가 「단절」로 된다)을 제외하고, 도 4에 도시하는 동작과 동일이다. 따라서, 여기서는 그의 설명을 생략한다.
이와 같이, 종래의 반도체 기억 장치에 의하면, 어드레스가 확정한 후에, 프리챠지 동작이 개시되고, 프리챠지 동작이 완료한 후에, 적분 동작이 개시된다. 따라서, 메모리 셀로부터 정보를 판독하는 데 필요한 시간은, 프리챠지 시간(tPRC)과 적분 시간(tInteg)을 가산한 시간(즉, tPRC+ tInteg)이 된다.
이에 반해, 본 발명의 반도체 기억 장치(100)에 의하면, 서브 비트선(SBL)의 챠지와 병행하여, 센스 적분이 행하여진다. 따라서, 메모리 셀(1)로부터 정보를 판독하는 데 필요한 시간은, t(PRC+Integ)이다(도 2 참조). 여기서, t(PRC+ Integ)<tPRC+tInteg이다.
또한, 실시예 1에서는, 본 발명을 오픈 비트선 방식의 반도체 기억 장치에 적용한 예를 예시하였다. 그러나, 본 발명의 적용은 이것에 한정되지 않는다. 예를 들면, 본 발명을 폴데드 비트선 방식의 반도체 기억 장치에 적용하는 것도 가능하다.
(실시예 2)
도 5는, 본 발명의 실시예 2의 반도체 기억 장치(200)의 구성을 도시한다. 반도체 기억 장치(200)는, 예를 들면, 불휘발성의 반도체 기억 장치이다.
반도체 기억 장치(200)는, 입력단(9a)(P0)과 입력단(9b)(N0)을 갖는 차동 센스 앰프(9)를 포함한다. 입력단(9a)에는 메인 비트선 분리 게이트(11a)를 통해 메인 비트선(MBL)이 접속되어 있다. 입력단(9b)에는 메인 비트선 분리 게이트(11b)를 통해 상보 메인 비트선/MBL이 접속되어 있다.
반도체 기억 장치(200)는, 입력단(9a, 9b)을 전원 전압(Vdd)으로 프리챠지하는 프리챠지부(6'G)와, 메인 비트선(MBL), 상보 메인 비트선/MBL을 전원 전압(Vdd)으로 프리챠지하는 프리챠지부(6G)를 더 포함한다. 프리챠지부(6'G)는, 프리챠지 신호/PRC에 따라서 온 오프되는 Pch 트랜지스터(6'a, 6'b)를 포함한다. 프리챠지부(6G)는, 프리챠지 신호/PRC에 따라서 온 오프되는 Pch 트랜지스터(6a, 6b)와, 이퀄라이저 트랜지스터(12)를 포함한다.
반도체 기억 장치(200)는, 메인 비트선(MBL), 상보 메인 비트선/MBL이 연장되는 방향으로 배열된 복수의 서브 어레이(210 내지 240)를 더 포함한다. 복수의 서브 어레이(210 내지 240)의 각각은, 도 1에 도시하는 정보 판독부(110a)와 레퍼런스부(110b)를 포함하는 구성을 갖고, 정보 판독부(110a)와 레퍼런스부(110b)를 공용하는 형으로 되어 있다.
반도체 기억 장치(200)는, 차동 센스 앰프(9)와 프리챠지부(6'G, 6 G)와 복수의 서브 어레이(210 내지 240)를 제어하는 제어부(340)를 더 포함한다. 제어부(340)는, 프리챠지 신호/PRC, 리셋 신호(RS00, RS01), 선택 게이트 신호(SGY00내지 SGY03, SGY10내지 SGY13) 등의 도 5에 도시되는 신호를 출력한다.
서브 어레이(210)는, 복수의 메모리 셀(1)을 포함하는 메모리 셀 어레이(1G)와, 복수의 레퍼런스 셀(10)을 포함하는 레퍼런스 셀 어레이(10G)와, 메인 비트선(MBL)을 복수의 서브 비트선(SBL1내지 SBL2) 중 1개에 선택적으로 접속하고,상보 메인 비트선/MBL을 복수의 상보 서브 비트선/SBL1내지 /SBL2중 1개에 선택적으로 접속하는 선택 게이트부(4G)와, 서브 비트선(SBL1내지 SBL2), 상보 서브 비트선/SBL1내지/SBL2을 전압(Vss)으로 미리 리셋하여 놓고, 서브 비트선(SBL1내지 SBL2) 중 1개와 상보 서브 비트선/SBL1내지 /SBL2중 1개를 선택적으로 리셋 해제하는 리셋부(2G)를 포함한다.
서브 어레이(220)는, 서브 어레이(210)와 마찬가지의 구성을 갖고 있다. 단지, 서브 어레이(210)에 포함되는 복수의 메모리 셀(1)의 각각은 워드선(WL1내지 WLn) 중 대응하는 워드선의 전압에 의하여 선택적으로 활성화되는 데 대하여, 서브 어레이(220)에 포함되는 복수의 메모리 셀(1)의 각각은 워드선(WL'1 내지 WL'n) 중 대응하는 워드선의 전압에 의해 선택적으로 활성화된다. 또한, 서브 어레이(210)에 포함되는 복수의 레퍼런스 셀(10)의 각각은 레퍼런스 워드선(DWL')의 전압에 의해 선택적으로 활성화되는 데에 반해, 서브 어레이(220)에 포함되는 복수의 레퍼런스 셀(10)의 각각은 레퍼런스 워드선(DWL)의 전압에 의해서 선택적으로 활성화된다.
또한, 서브 어레이(210)의 복수의 메모리 셀(1) 중 1개가 선택되는 경우에는, 서브 어레이(220)의 복수의 레퍼런스 셀(10) 중 1개가 선택된다. 역으로, 서브 어레이(220)의 복수의 메모리 셀(1) 중 1개가 선택되는 경우에는, 서브 어레이(210)의 복수의 레퍼런스 셀(10) 중 1개가 선택된다. 이와 같이, 서브 어레이(210)와 서브 어레이(220)는 서로 상보적으로 동작한다. 즉, 도 5에 도시하는 반도체 기억 장치(200)에서는, 차동 센스 앰프의 입력단(9a)은 메인 비트선(MBL)과 접속되고, 차동 센스 앰프의 입력단(9b)은 상보 메인 비트선/MBL과 접속되지만, 선택되는 메모리 셀 및 레퍼런스 셀에 의해, 차동 센스 앰프의 입력단(9a)에 접속되는 선이 상보 메인 비트선/MBL이 되고, 차동 센스 앰프의 입력단(9b)에 접속되는 선이 메인 비트선(MBL)이 될 수 있다.
서브 어레이(230, 240)의 구성은, 서브 어레이(210, 220)의 구성과 마찬가지이다. 단지, 간단을 위해서, 서브 어레이(230, 240)의 구성은 간략화하여 도시되어 있다. 서브 어레이(230, 240)도 또한, 서브 어레이(210, 220)와 마찬가지로, 서로 상보적으로 동작한다.
서브 비트선(SBL1, SBL2)의 각각에는, 메모리 셀 어레이(1G)에 포함되는 복수의 메모리 셀(1) 중 적어도 1개와, 레퍼런스 셀 어레이(10G)에 포함되는 복수의 레퍼런스 셀(10) 중 적어도 1개가 접속되어 있다. 또한, 상보 서브 비트선/SBL1,/SBL2의 각각은, 메모리 셀 어레이(1G)에 포함되는 복수의 메모리 셀(1) 중 적어도 1개와, 레퍼런스 셀 어레이(10G)에 포함되는 복수의 레퍼런스 셀(10) 중 적어도 1개가 접속되어 있다.
제어부(340)는, 메인 비트선(MBL)과 상보 메인 비트선/MBL을 전압(Vdd)으로 프리챠지하고, 서브 비트선(SBL1, SBL2)과 상보 서브 비트선/SBL1, /SBL2을 전압(VS)으로 미리 리셋하고, 서브 비트선(SBL1, SBL2) 중 1개와 상보 서브비트선/SBL1,/SBL2중 1개를 선택적으로 리셋 해제한 후에, 메인 비트선(MBL)으로 프리챠지된 전하의 일부가 선택적으로 리셋 해제된 서브 비트선에 재배분되고, 또한, 상보 메인 비트선/MBL으로 프리챠지된 전하의 일부가 선택적으로 리셋 해제된 상보 서브 비트선에 재배분되도록, 프리챠지부(6G)와 복수의 서브 어레이(210 내지 240)를 제어한다.
또한, 도 5에 도시되는 예에서는, 서브 어레이의 수는 4이지만, 서브 어레이의 수는 4에 한정되지 않는다. 반도체 기억 장치(200)는, 임의의 수의 서브 어레이를 가질 수 있다. 또한, 도 5에 도시하는 예에서는, 1개의 서브 어레이에 포함되는 서브 비트선, 상보 서브 비트선의 수는 2이지만, 이 수는 2에 한정되지 않는다. 반도체 기억 장치(200)는, 임의의 수의 서브 비트선, 상보 서브 비트선을 가질수 있다.
상술한 바와 같은 서브 어레이 구성을 갖는 반도체 기억 장치(200)를 실제의 반도체 집적 회로 상에 실현하면, 메인 비트선(MBL), 서브 비트선(SBL1내지 SBL2),상보 메인 비트선/MBL, 상보 서브 비트선/SBL1내지 /SBL2의 각각은 부유 용량을 갖는다. 메인 비트선(MBL)과 상보 메인 비트선/MBL을 대조적으로 레이아웃함으로써, 마스크 어긋남이나 프로세스 변동(예를 들면, 층간 막두께 변동)에 관계 없이, 메인 비트선(MBL)의 용량치(Cm)와 상보 메인 비트선/MBL의 용량치(Cm)를 거의 같게 할 수 있다. 마찬가지로 하여, 서브 비트선(SBL1내지 SBL2)과 상보 서브 비트선/SBL1내지 /SBL2을 대조적으로 레이아웃함으로써, 마스크 어긋남이나 프로세스 변동(예를 들면, 층간 막두께 변동)에 관계 없이, 서브 비트선(SBL1 내지 SBL2)의 용량치(Cs)와 상보 서브 비트선/SBL1내지 /SBL2의 용량치(Cs')를 거의 동일하게 할 수 있다.
또한, 3차원 용량 추출을 행함으로써, 레이아웃 단계에서 용량치(Cm, Cs)를 정확히 예측하는 것이 가능하다. 따라서, 필요하면, 캐패시터를 메인 비트선(MBL)또는 서브 비트선(SBL)에 접속함으로써, 용량치(Cm, Cs)를 적절한 값으로 조정하는 것이 가능하다. 여기서, 용량치(Cm)는, 센스 앰프 분리 트랜지스터(11a)에서 입력단(9a)까지의 용량치를 포함하는 값이 되도록 설계된다.
도 6은, 반도체 기억 장치(200)의 동작을 도시한다.
초기 상태에서는, 입력단(9a, 9b), 메인 비트선(MBL), 상보 메인 비트선/MBL은, 전원 전압(Vdd)으로 프리챠지되어 있다. 한편, 서브 비트선(SBL1내지 SBL2), 상보 서브 비트선/SBL1내지 /SBL2은, 그라운드 전압(Vss)으로 리셋되어 있다.
칩 인에이블 신호/CE의 하강 에지에 응답하여, 프리챠지 신호/PRC가 비활성으로 된다. 이로써, 입력단(9a, 9b), 메인 비트선(MBL), 상보 메인 비트선/MBL의 프리챠지가 종료한다.
어드레스 신호(ADD)에 따라서, 서브 어레이(210 내지 240) 중 서로 상보 관계에 있는 2개의 서브 어레이가 선택된다. 여기서는, 서브 어레이(210, 220)가 선택된 것으로 가정한다. 또한, 어드레스 신호(ADD)에 따라서, 선택 게이트신호(SGY00)와, 워드선(WL1)과, 레퍼런스 워드선(DWL)이 선택되고, SBL 리셋 신호(RS00)가 하이 레벨로부터 로우 레벨로 천이된 것으로 가정한다. 또한, SBL 리셋 신호(RS01)는, 하이 레벨 그대로이다. 이 경우에는, 도 5에 있어서 파선으로 둘러싸인 메모리 셀(1)과 레퍼런스 셀(10)이 선택되어지게 된다.
선택된 메모리 셀(1)에 대응하는 메인 비트선(MBL), 서브 비트선(SBL1)의 전압의 천이는, 도 6에 도시하는 바와 같다.
도 6에 있어서, MBL"0"은, 메모리 셀(1)에 기억되어 있는 정보의 값이 "0"인 경우에 있어서의 메인 비트선(MBL)의 전압의 천이를 도시한다. SBL"0"은, 메모리 셀(1)에 기억되어 있는 정보의 값이 "0"인 경우에 있어서의 서브 비트선(SBL1)의 전압의 천이를 나타낸다. MBL"1"은, 메모리 셀(1)에 기억되어 있는 정보의 값이 "1"인 경우에 있어서의 메인 비트선(MBL)의 전압의 천이를 나타낸다. SBL"1"은, 메모리 셀(1)에 기억되어 있는 정보의 값이 "1"인 경우에 있어서의 서브 비트선(SBL1)의 전압의 천이를 나타낸다.
또한, 선택된 레퍼런스 셀(10)에 대응하는 상보 메인 비트선/MBL, 상보 서브 비트선/SBL1의 전압의 천이는, 도 6에 도시되어 있는 대로이다.
도 6에 있어서, /MBL은, 상보 메인 비트선/MBL의 전압의 천이를 나타낸다. /SBL은, 상보 서브 비트선/SBL1의 전압의 천이를 나타낸다.
반도체 기억 장치(200)에 의해서도, 실시예 1의 반도체 기억 장치(100)에 의해서 얻어지는 효과와 같은 효과를 얻을 수 있다.
실시예 2에서는, SBL 리셋 신호가 하이 레벨로부터 로우 레벨로 천이함으로써, 선택된 서브 비트선(예를 들면, 서브 비트선(SBL1))의 리셋 상태가 해제된 경우라도, 그 서브 비트선에 인접하는 서브 비트선(예를 들면, 서브 비트선(SBL2))의 리셋 상태는 해제되지 않는다. 이와 같이, 메인 비트선으로부터 전하가 재분배된 서브 비트선에 인접하는 서브 비트선의 리셋 상태를 유지함으로써, 인접하는 서브 비트선에 접속된 메모리 셀(1)의 기억 상태에 의한 영향을 받지 않도록 할 수 있다. 마찬가지로, 상보 메인 비트선으로부터 전하가 재분배된 상보 서브 비트선에 인접하는 상보 서브 비트선의 리셋 상태를 유지함으로 인해, 인접하는 상보 서브 비트선에 접속된 메모리 셀(1)의 기억 상태에 의한 영향을 받지 않도록 할 수 있다.
또한, 선택된 서브 비트선의 리셋 상태가 해제된 경우에, 그 선택된 서브 비트선에 인접하고, 또한, 리셋 상태가 해제되지 않는 서브 비트선의 수는 1개에 한정되지 않는다. 그 선택된 서브 비트선에 인접하며, 또한, 리셋 상태가 해제되지 않은 서브 비트선의 수는, 2 이상의 임의의 정수일 수 있다.
마찬가지로, 선택된 상보 서브 비트선의 리셋 상태가 해제된 경우에, 그 선택된 상보 서브 비트선에 인접하고, 또한, 리셋 상태가 해제되지 않은 상보 서브 비트선의 수는 1개에 한정되지 않는다. 그 선택된 상보 서브 비트선에 인접하고, 또한, 리셋 상태가 해제되지 않은 상보 서브 비트선의 수는, 2 이상의 임의의 정수일 수 있다.
예를 들면, 도 5에는 1세트의 센스 시스템 외엔 도시되어 있지 않지만, 복수 세트의 센스 시스템을 배치하는 경우에는, 선택된 서브 비트선의 양측에 인접하는 2개의 서브 비트선의 리셋 상태가 유지되고, 선택된 상보 서브 비트선의 양측에 인접하는 2개의 상보 서브 비트선의 리셋 상태가 유지된다.
또한, 상술한 모든 실시예에 있어서, 메모리 셀(1)은, 임의의 형태의 메모리 셀일 수 있다. 예를 들면, 메모리 셀(1)은, NOR형 1TR 플래시 셀이어도 되고, Split형 플래시이어도 된다. 또한, 본 발명을 마스크 ROM 메모리 등의 다른 형태의 불휘발성 메모리에 적용하는 것도 가능하다. 이로써, 메모리 셀로부터의 정보의 판독이 고속의 불휘발성 메모리를 얻을 수 있다.
또한, 상술한 모든 실시예에 있어서, 레퍼런스 셀은, 서브 비트선측(또는 상보 서브 비트선측)에 배치되어 있다. 그러나, 본 발명은 이러한 배치에는 한정되지 않는다. 레퍼런스 셀은, 메인 비트선측(또는 상보 메인 비트선측)에 배치되어 있어도 된다. 이러한 배치에 의해서도 상술한 효과와 같은 효과을 얻을 수 있음은 분명하다.
또한, 메모리 셀이 접속되어 있는 메인 비트선 또는 서브 비트선에, 그 메모리 셀에 흐르는 전류의 1/2 정도의 전류를 유입하는 능력을 갖는 레퍼런스 셀을 접속하도록 하여도 된다. 이러한 구성에 의해서도 상술한 효과와 같은 효과를 얻을 수 있음은 분명하다.
본 발명의 반도체 기억 장치에 의하면, 제 1 입력단과 메인 비트선을 제 1전압으로 프리챠지하고, 서브 비트선을 제 2 전압으로 리셋한 후에, 제 1 입력단과 메인 비트선에서 프리챠지된 전하의 일부가 서브 비트선에 재배분된다. 이로써, 메모리 셀로부터의 정보의 판독이 고속인 반도체 기억 장치를 제공할 수 있다.

Claims (11)

  1. 제 1 입력단과 제 2 입력단을 갖고, 상기 제 1 입력단의 전압과 상기 제 2 입력단의 전압과의 차를 센스하는 차동 센스 앰프와,
    메모리 셀로부터 판독된 정보에 따라서 변동하는 전압을 상기 제 1 입력단에 공급하는 정보 판독부와,
    레퍼런스 전압을 상기 제 2 입력단에 공급하는 레퍼런스부와,
    상기 차동 센스 앰프와 상기 정보 판독부와 상기 레퍼런스부를 제어하는 제어부를 구비하며,
    상기 정보 판독부는,
    상기 제 1 입력단에 접속된 메인 비트선과,
    선택 게이트와,
    상기 선택 게이트를 통해 상기 메인 비트선에 접속된 서브 비트선과,
    상기 서브 비트선에 접속되고, 워드선의 전압에 따라서 선택적으로 활성화되는 메모리 셀과,
    상기 제 1 입력단과 상기 메인 비트선을 제 1 전압으로 프리챠지하는 프리챠지부와,
    상기 서브 비트선을 상기 제 1 전압보다 낮은 제 2 전압으로 리셋하는 리셋부를 포함하고,
    상기 제어부는, 상기 제 1 입력단과 상기 메인 비트선을 상기 제 1 전압으로프리챠지하고, 상기 서브 비트선을 상기 제 2 전압으로 리셋한 후에, 상기 제 1 입력단과 상기 메인 비트선에서 프리챠지된 전하의 일부가 상기 서브 비트선에 재배분되도록, 상기 프리챠지부와 상기 리셋부와 상기 선택 게이트를 제어하는, 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 정보 판독부는,
    상기 메인 비트선에 접속된 제 1 용량과,
    상기 서브 비트선에 접속된 제 2 용량을 더 구비하고 있는, 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 제 1 입력단과 상기 메인 비트선에서 프리챠지된 상기 전하의 재배분 후의 서브 비트선의 전압은, 1V 정도 이하인, 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 레퍼런스부는,
    상기 제 2 입력단에 접속된 상보 메인 비트선과,
    상기 제 2 입력단과 상기 상보 메인 비트선을 제 3 전압으로 프리챠지하는 프리챠지부를 구비하고 있고,
    상기 제 3 전압은, 상기 제 1 전압에, 소정의 비율을 곱함으로써 얻어지는 전압과 같은, 반도체 기억 장치.
  5. 제 1 항에 있어서,
    상기 레퍼런스부는, 상기 메모리 셀의 전류 능력의 거의 절반의 전류 능력을 갖는 레퍼런스 셀을 사용하여 상기 레퍼런스 전압을 출력하는, 반도체 기억 장치.
  6. 제 1 항에 있어서,
    상기 차동 센스 앰프는, 센스 적분에 의해, 상기 제 1 입력단의 전압과 상기 제 2 입력단의 전압과의 차를 센스하는, 반도체 기억 장치.
  7. 제 6 항에 있어서,
    상기 센스 적분은, 상기 제 1 입력단과 상기 메인 비트선에서 프리챠지된 전하의 일부가 상기 서브 비트선에 재배분되는 동안에 개시되는, 반도체 기억 장치.
  8. 제 1 입력단과 제 2 입력단을 갖고, 상기 제 1 입력단의 전압과 상기 제 2 입력단의 전압과의 차를 센스하는 차동 센스 앰프와,
    상기 제 1 입력단에 접속된 메인 비트선과,
    상기 제 2 입력단에 접속된 상보 메인 비트선과,
    상기 메인 비트선과 상기 상보 메인 비트선을 제 1 전압으로 프리챠지하는프리챠지부와,
    상기 메인 비트선 및 상기 상보 메인 비트선이 연장되는 방향으로 배열된 복수의 서브 어레이와,
    상기 차동 센스 앰프와 상기 프리챠지부와 상기 복수의 서브 어레이를 제어하는 제어부를 구비하며,
    상기 복수의 서브 어레이의 각각은,
    상기 메인 비트선을 복수의 서브 비트선 중 1개에 선택적으로 접속하고, 상기 상보 메인 비트선을 복수의 상보 서브 비트선 중 1개에 선택적으로 접속하는 선택 게이트부와,
    상기 복수의 서브 비트선을 상기 제 1 전압보다 낮은 제 2 전압으로 리셋하고, 상기 복수의 서브 비트선 중 1개를 선택적으로 리셋 해제하고, 상기 복수의 상보 서브 비트선을 상기 제 2 전압으로 리셋하고, 상기 복수의 상보 서브 비트선 중 1개를 선택적으로 리셋 해제하는 리셋부와,
    복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    복수의 레퍼런스 셀을 포함하는 레퍼런스 셀 어레이를 포함하며,
    상기 복수의 메모리 셀의 각각은, 복수의 워드선 중 대응하는 워드선의 전압에 따라서 선택적으로 활성화되고, 상기 복수의 레퍼런스 셀의 각각은, 레퍼런스 워드선의 전압에 따라서 선택적으로 활성화되고,
    상기 복수의 서브 비트선의 각각에는, 상기 복수의 메모리 셀 중 적어도 1개와 상기 복수의 레퍼런스 셀 중 적어도 1개가 접속되고,
    상기 복수의 상보 서브 비트선의 각각에는, 상기 복수의 메모리 셀 중 적어도 1개와 상기 복수의 레퍼런스 셀 중 적어도 1개가 접속되고,
    상기 제어부는, 상기 메인 비트선과 상기 상보 메인 비트선을 상기 제 1 전압으로 프리챠지하고, 상기 복수의 서브 비트선과 상기 복수의 상보 서브 비트선을 상기 제 2 전압으로 미리 리셋해 두고, 상기 복수의 서브 비트선 중 1개와 상기 복수의 상보 서브 비트선 중 1개를 선택적으로 리셋 해제한 후에, 상기 메인 비트선에서 프리챠지된 전하의 일부가 상기 리셋 해제된 상기 서브 비트선에 재배분되며, 또한, 상기 상보 메인 비트선에서 프리챠지된 전하의 일부가 상기 리셋 해제된 상기 상보 서브 비트선에 재배분되도록, 상기 프리챠지부와 상기 복수의 서브 어레이를 제어하는, 반도체 기억 장치.
  9. 제 8 항에 있어서,
    상기 제어부는, 상기 메인 비트선으로부터 전하가 재분배된 상기 서브 비트선에 인접하는 적어도 1개의 서브 비트선의 리셋 상태를 유지하며, 동시에, 상기 상보 메인 비트선으로부터 전하가 재배분된 상기 상보 서브 비트선에 인접하는 적어도 1개의 상보 서브 비트선의 리셋 상태를 유지하도록, 상기 복수의 서브 어레이를 제어하는, 반도체 기억 장치.
  10. 제 1 입력단과 제 2 입력단을 갖고, 상기 제 1 입력단의 전압과 상기 제 2 입력단의 전압과의 차를 센스하는 차동 센스 앰프와,
    상기 제 1 입력단에 접속된 메인 비트선과,
    상기 제 2 입력단에 접속된 상보 메인 비트선과,
    상기 메인 비트선과 상기 상보 메인 비트선을 제 1 전압으로 프리챠지하는 프리챠지부와,
    상기 메인 비트선 및 상기 상보 메인 비트선이 연장되는 방향으로 배열된 복수의 서브 어레이와,
    상기 차동 센스 앰프와 상기 프리챠지부와 상기 복수의 서브 어레이를 제어하는 제어부를 구비하며,
    상기 복수의 서브 어레이의 각각은,
    상기 메인 비트선을 복수의 서브 비트선 중 1개에 선택적으로 접속하고, 상기 상보 메인 비트선을 복수의 상보 서브 비트선 중 1개에 선택적으로 접속하는 선택 게이트부와,
    상기 복수의 서브 비트선을 상기 제 1 전압보다 낮은 제 2 전압으로 리셋하고, 상기 복수의 서브 비트선 중 1개를 선택적으로 리셋 해제하고, 상기 복수의 상보 서브 비트선을 상기 제 2 전압으로 리셋하고, 상기 복수의 상보 서브 비트선 중 1개를 선택적으로 리셋 해제하는 리셋부와,
    복수의 메모리셀을 포함하는 메모리 셀 어레이를 포함하며,
    상기 복수의 메모리셀의 각각은 복수의 워드선 중 대응하는 워드선의 전압에 따라서 선택적으로 활성화되고,
    상기 복수의 서브 비트선의 각각에는 상기 복수의 메모리 셀 중 적어도 1개가 접속되고,
    상기 복수의 상보 서브 비트선의 각각에는 상기 복수의 메모리 셀 중 적어도 1개가 접속되고,
    상기 제어부는 상기 메인 비트선과 상기 상보 메인 비트선을 상기 제 1 전압으로 프리챠지하고, 상기 복수의 서브 비트선과 상기 복수의 상보 서브 비트선을 상기 제 2 전압으로 미리 리셋해 두고, 상기 복수의 서브 비트선 중 1개와 상기 복수의 상보 서브 비트선 중 1개를 선택적으로 리셋 해제한 후에, 상기 메인 비트선에서 프리챠지된 전하의 일부가 상기 리셋 해제된 상기 서브 비트선에 재배분되고, 또한, 상기 상보 메인 비트선에서 프리챠지된 전하의 일부가 상기 리셋 해제된 상기 상보 서브 비트선에 재배분되도록, 상기 프리챠지부와 상기 복수의 서브어레이를 제어하는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제어부는 상기 메인 비트선으로부터 전하가 재분배된 상기 서브 비트선에 인접하는 적어도 1개의 서브 비트선의 리셋 상태를 유지하고, 또한, 상기 상보 메인 비트선으로부터 전하가 재배분된 상기 상보 서브 비트선에 인접하는 적어도 1개의 상보 서브 비트선의 리셋 상태를 유지하도록, 상기 복수의 서브어레이를 제어하는 반도체 기억 장치.
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