WO2001043140A1 - Dispositif de stockage a semi-conducteur - Google Patents

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WO2001043140A1
WO2001043140A1 PCT/JP2000/008685 JP0008685W WO0143140A1 WO 2001043140 A1 WO2001043140 A1 WO 2001043140A1 JP 0008685 W JP0008685 W JP 0008685W WO 0143140 A1 WO0143140 A1 WO 0143140A1
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bit line
sub
voltage
complementary
input terminal
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PCT/JP2000/008685
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Makoto Kojima
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • G—PHYSICS
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device capable of reading information from a memory cell at high speed.
  • a semiconductor device has a first input terminal and a second input terminal, and has a differential sense for sensing a difference between a voltage at the first input terminal and a voltage at the second input terminal.
  • An amplifier an information reading unit that supplies a voltage that varies according to information read from the memory cell to the first input terminal, and a reference unit that supplies a reference voltage to the second input terminal.
  • a control unit that controls the differential sense amplifier, the information reading unit, and the reference unit, wherein the information reading unit includes a main bit line connected to the first input terminal, a selection gate, A sub-bit line connected to the main bit line via the select gate, a memory cell connected to the sub-bit line, and selectively activated in accordance with a voltage of a word line; and a first input terminal.
  • the main bit line A precharge unit for precharging the sub-bit line to a first voltage; and a reset unit for resetting the sub-bit line to a second voltage lower than the first voltage.
  • the information reading unit may further include a first capacitor connected to the main bit line, and a second capacitor connected to the sub bit line.
  • a precharge unit for precharging to a voltage, a plurality of subarrays arranged in a direction in which the main bit line and the complementary main bit line extend, the differential sense amplifier, the precharge unit, and the plurality of subarrays
  • Each of the plurality of sub-arrays selectively connects the main bit line to one of the plurality of sub-bit lines, and connects the complementary main bit line to a plurality of complementary sub-bits.
  • a select gate unit selectively connected to one of the plurality of sub-bit lines; resetting the plurality of sub-bit lines to a second voltage lower than the first voltage; and selecting one of the plurality of sub-bit lines.
  • a reset unit for selectively canceling reset, resetting the plurality of complementary sub-bit lines to the second voltage, and selectively canceling reset of one of the plurality of complementary sub-bit lines;
  • a memory cell array including cells, and a reference cell array including a plurality of reference cells, wherein each of the plurality of memory cells is selectively activated according to a voltage of a corresponding one of a plurality of read lines, Each of the plurality of reference cells is selectively activated according to a voltage of a reference word line, and the plurality of sub-bit lines are selectively activated.
  • each of the plurality of complementary sub-bit lines is connected to a corresponding one of the plurality of memory cells.
  • At least one of the plurality of reference cells is connected to at least one of the plurality of reference cells, and the control unit precharges the main bit line and the complementary main bit line to the first voltage, and A sub-bit line and the plurality of complementary sub-bit lines are reset to the second voltage in advance, and one of the plurality of sub-bit lines and one of the plurality of complementary sub-bit lines are selectively selected. After the reset is released, a part of the charge precharged to the main bit line is redistributed to the sub-bit line released from the reset. And controlling the precharge unit and the plurality of sub-arrays so that a part of the electric charge precharged to the complementary main bit line is redistributed to the complementary sub-bit line released from the reset.
  • FIG. 1 is a diagram showing a configuration of the semiconductor memory device 100 according to the first embodiment of the present invention.
  • FIG. 2 is a timing chart showing the operation of the semiconductor memory device 100.
  • FIG. 3 is a diagram schematically showing the operation of the semiconductor memory device 100.
  • FIG. 5 is a diagram showing a configuration of a semiconductor memory device 200 according to the second embodiment of the present invention.
  • FIG. 6 is a timing chart showing the operation of the semiconductor memory device 200.
  • the semiconductor memory device 100 includes a differential sense amplifier 9 having an input terminal 9a as a first input terminal and an input terminal 9b as a second input terminal.
  • the differential sense amplifier 9 determines the value of the information read from the memory cell 1 by sensing the difference between the voltage at the input terminal 9a and the voltage at the input terminal 9b. For example, if the difference between the voltage at the input terminal 9a and the voltage at the input terminal 9b is larger than a predetermined threshold voltage, the differential sense amplifier 9 Is determined to be "1", otherwise, the value of the information read from the memory cell 1 is determined to be "0".
  • the semiconductor storage device 100 supplies an input terminal 9a with a voltage that fluctuates according to information read from the memory cell 1, and supplies a reference voltage to the input terminal 9b.
  • Precharge section 120a includes Pch transistor 6a.
  • One end of the Pch transistor 6a is connected to the power supply voltage Vdd , and the other end of the Pch transistor 6a is connected to the main bit line MBL.
  • the Pch transistor 6a turns off when the precharge signal ZPRC is at a high level, and turns on when the precharge signal PRC is at a low level.
  • the precharge signal ZPRC is at a low level
  • the precharge signal PRC is supplied from the control unit 140 to the precharge unit 120a.
  • Reset sound [5130a includes Nch transistor 2a.
  • One end of the nc h transistor 2 a is connected to the sub bit line S BL, the other end of the nc h transistor 2 a is connected to the ground voltage V ss.
  • Nch transistor 2a is turned on when the reset signal RS is at a high level, and turned off when the reset signal RS is at a single level.
  • the reset signal RS is supplied from the control unit 140 to the reset unit 130a.
  • the capacity 5a is connected to the main bit line MBL.
  • the capacitance 5a includes the stray capacitance of the main bit line MBL itself.
  • the capacitor 3a is connected to the sub-bit line SBL.
  • the capacitance 3a includes the floating capacitance of the sub-bit line SBL itself.
  • the configurations of the select gate 4b, the precharge unit 120b, and the reset unit 130b are the same as the configurations of the select gate 4a, the precharge unit 120a, and the reset unit 130a.
  • the precharge unit 120b applies a voltage obtained by multiplying the power supply voltage Vdd by a predetermined ratio ⁇ (0 ⁇ 1) to the input terminal 9b and the complementary main bit line. It is also possible to precharge MB L. Even with such a configuration, the precharge unit 120b can supply the reference voltage to the input terminal 9b.
  • a capacity 5b is connected to the complementary main bit line MBL.
  • the capacitance 5b includes the stray capacitance of the complementary main bit line ZMBL itself.
  • the capacitance 3b is connected to the complementary sub-bit line SBL.
  • the capacitance 3b includes the floating capacitance of the complementary sub-bit line ZSBL itself.
  • the reset signal RS is at a high level
  • the precharge signal ZPRC is at a low level
  • the select gate signal SG is at a single level
  • the word line WL and the reference word line DWL are at a low level.
  • the information reading section 1 10 a, an input terminal 9 a and the main bit line MB L is precharged to power supply voltage V dd
  • the sub-bit line SBL is reset to the ground voltage V s s.
  • the reference section 1 10 b is complementary to the input end 9 b Meinbi' Bokusen / MB and L is precharged to the supply voltage V dd
  • complementary Sabubi' preparative line SB L is reset Bok to the ground voltage V ss.
  • the reset signal RS transitions from the high level to the mouth level
  • the precharge signal ZPRC transitions from the mouth level to the high level.
  • a selection gate signal SG, a word line WL, and a reference word line DWL selected according to an input address signal are activated.
  • the selection gate signal SG, the word line WL, and the reference word line DWL shown in FIG. 1 have been selected according to the address signal.
  • the select gate signal SG, the read line WL, and the reference word line DWL all transit from a low level to a high level.
  • V SBL ⁇ C m / (C S + CJ) ⁇ v dd
  • C m represents the capacitance value of the capacitor 5 a
  • C s denotes the capacitance value of the capacitor 3 a.
  • the voltage V SBL is equal to a voltage obtained by dividing the power supply voltage V dd by capacitance according to the capacitance values C m and C s .
  • the time required for the voltage of the sub-bit line SBL to settle to the voltage V SBL depends on the impedance of the select gate 4a and the capacitance of the capacitors 5a and 3a. It is determined based on the time constant of the series capacitance.
  • the voltage V SBI J of the sub-bit line SBL after the charge redistribution is preferably about 1 V or less. This is because, for example, it is necessary to avoid read disturb in general N ⁇ R type flashes. This is not the case if there is no read disturb.
  • the capacitance is The charge charged to 5a can sufficiently pass through the selection gate 4a. As a result, the charge charged in the capacitor 5a is completely redistributed to the capacitors 5a and 3a.
  • the value of the voltage V SBL can be easily adjusted by adjusting the ratio of the capacitance values C m and C s .
  • the value of the voltage V SBL may be adjusted by changing the level of the power supply voltage V dd .
  • MBL “1” indicates a transition of the voltage of the main bit line MBL when the value of the information stored in the memory cell 1 is “1”.
  • “1” indicates the transition of the voltage of the sub-bit line SBL when the value of the information stored in the memory cell 1 is “1”.
  • MBL “0” indicates a transition of the voltage of the main bit line MBL when the value of the information stored in the memory cell 1 is “0”.
  • SBL “0” indicates a transition of the voltage of the sub bit line SBL when the value of the information stored in the memory cell 1 is “0”.
  • the transition of the voltage of the complementary main bit line ZMBL is based on the transition of the voltage of the main bit line MBL and the value of the information stored in the memory cell 1 when the value of the information stored in the memory cell 1 is “1”. Is "0" and is in the middle of the transition of the voltage of the main bit line MBL. This is because, as described above, the current capability of the reference cell 10 is adjusted in advance so as to be approximately half the current capability of the memory cell 1.
  • Differential sense amplifier 9 is activated in response to enable signal SAE.
  • SAE enable signal
  • the differential sense amplifier 9 changes the value of the information read from the memory cell 1 to “1”. "Is output.
  • the differential sense amplifier 9 is a CMOS latch type differential sense amplifier.
  • CMOS latch-type differential sense amplifiers can operate at high speed over a wide voltage range, have a small layout area, and have high drive capability. Therefore, the CMOS latch type differential sense amplifier can be suitably used as the differential sense amplifier 9.
  • the differential sense amplifier 9 is not limited to this type of differential sense amplifier, but may be any type of differential sense amplifier.
  • the differential sense amplifier 9 may be a current-driven differential sense amplifier.
  • FIG. 3 schematically shows the operation of the semiconductor memory device 100.
  • the value of the information stored in the memory cell 1 is "0", and the operation of the information reading unit 110a will be described.
  • the operation of the reference unit 110b is the same as the operation of the information reading unit 110a.
  • each aquarium shows a member of the information reading unit 110a.
  • the size of each tank indicates the capacity value of each member.
  • the water level in each tank indicates the voltage of each member.
  • PR denotes a precharge power source for supplying a power supply voltage V dd
  • GND indicates a ground power source for supplying a ground voltage V ss.
  • the capacitance value ⁇ advise 1 in (Equation 1) is the capacitance value of the input terminal 9a and the main bit line
  • the input terminal 9a and the main bit line MBL are connected to a precharge power supply PR via a precharge gate.
  • the precharge gate corresponds to the Pch transistor 6a shown in FIG.
  • the sub-bit line SBL is connected to the main bit line MBL via the SG gate.
  • the SG gate corresponds to the selection gate 4a shown in FIG.
  • the sub-bit line SBL is connected to the ground power supply GND via the SBL reset gate.
  • the SBL reset gate is the Nch transistor shown in Figure 1.
  • a WL gate is connected to the sub-bit line SBL.
  • the WL gate corresponds to the memory cell 1 shown in FIG. That is, the WL gate becomes “closed” when the value of the information stored in the memory cell 1 is “0” and the memory cell 1 is activated, and is “disconnected” otherwise. is there.
  • the precharge gate and the SBL reset gate are “connected”, and the SG gate and WL gate are “disconnected”.
  • the input terminal 9a and the main bit line MBL are precharged by the precharge power supply PR, and the sub bit line SBL is reset by the ground power supply GND. 2 Start of charge redistribution and integration period
  • the precharge gate and the SBL reset gate are turned off, and the SG gate and WL gate selected according to the input address signal are turned on.
  • the sub-bit line SBL is charged by the charge redistribution.
  • the current flows out of the WL gate in parallel with the change of the sub-bit line SBL. In this way, the sense integration can be started before the charging of the sub-bit line SBL is completed. Since the current flowing from the WL gate is sufficiently smaller than the current flowing from the main bit line MBL to the subbit line SBL, the voltage of the subbit line SBL rises quickly.
  • the integration period is continued.
  • the voltage at the input terminal 9a and the main bit line MBL gradually decreases.
  • the differential sense amplifier 9 outputs information indicating the value of the information read from the memory cell 1.
  • the operation of the semiconductor memory device 100 is such that no current flows through the memory cell 1 at the start of the integration period of 2 and the integration period of 3 ( That is, the operation is the same as that shown in FIG. 3 except that the WL gate of the memory cell 1 is turned off. Therefore, the description is omitted here.
  • the sub-bit line SBL is precharged by using the charge redistribution.
  • the value of the information stored in the memory cell 1 is “0”
  • a current flows from the memory cell 1 toward the ground voltage V ss .
  • the sub-bit line SBL is discharged.
  • This of sub bit line SB L Such a discharge is performed in parallel with the pre-charging of the sub-bit line SBL without waiting for the charge redistribution to be completed. As a result, it is possible to reduce the time required for precharging the sub-bit line SBL and for integrating the electric charge discharged from the memory cell 1.
  • the time required for charge redistribution can be made negligibly short. This is because it is easy to design a sufficiently small time constant due to the impedance of the selection gate 4a and the capacitances 5a and 3a. For example, by setting the current driving capability of the transistor used as the selection gate 4a to be sufficiently large, the time constant can be designed to be sufficiently small. This greatly contributes to speeding up the reading of information from the memory cell 1.
  • precharging of the main bit line MBL can be performed before the address is determined.
  • the speed of reading information from the memory cell 1 can be increased.
  • precharging of the main bit line MBL may be performed during a period from the end of the sensing operation by the differential sense amplifier 9 to the input of the next address signal. As a result, it can be handled as if there is no precharge period for precharging the main bit line MBL.
  • FIG. 4 schematically shows the operation of the conventional semiconductor memory device described in the above-mentioned document for comparison with FIG. In the following description, it is assumed that the value of the information stored in the memory cell is "0".
  • each aquarium shows each member required to read information from a memory cell.
  • the size of each tank indicates the capacity value of each member.
  • the water level in each tank indicates the voltage of each member.
  • input terminal P0 one input terminal of the differential sense amplifier, a main bit line MBL, and a sub pit line.
  • the capacity value of SBL is finite.
  • the input terminal P0 is connected to a precharge power supply PR via a precharge gate.
  • the main bit line MBL is connected to the input terminal P0 via the Y gate.
  • the sub bit line SBL is connected to the main bit line MBL via the SG gate.
  • the sub-bit line SBL is connected to the ground power supply GND via the SBL reset gate.
  • a WL gate is connected to the sub-bit line SBL.
  • the value of the information stored in the memory cell is “0”, and when the memory cell is activated, the connection becomes “j”, and in other cases, the connection becomes “off”.
  • the SBL reset gate is “connected” and the other gates are “disconnected”. As a result, the input terminal P0, the main bit line MBL, and the sub-bit line SBL are reset by the ground power supply GND.
  • the main bit line MBL also has an MBL reset gate, which is not shown.
  • the precharge gate is “connected” and the SBL reset gate is “disconnected”. Also, the Y gate, SG gate, and WL gate selected according to the input address signal become “connected”. Here, it is assumed that the Y gate, SG gate, and WL gate shown in FIG. 4 have been selected. As a result, the input terminal P0, the main bit line MBL, and the sub-bit line SBL are precharged by the precharge power supply PR. The time constant at this time is determined by the series impedance of the precharge gate, Y gate, and SG gate, and the parallel capacitance of the main bit line MBL and sub-bit line SBL. On the other hand, a current flows from the WL gate toward the ground voltage V ss . The amount of current flowing out of the WL gate is The voltage of the input terminal P 0, the main bit line MBL, and the sub-bit line SBL gradually increases because the current is small compared to the amount of current flowing into the bit line SBL.
  • the precharge gate is turned off.
  • the precharge power supply PR is electrically disconnected from the input terminal P0, the main bit line MBL, and the sub-bit line SBL.
  • Sense integration can be started after the precharge gate is turned off. Therefore, the integration period starts from the time when the precharge gate is turned off.
  • the integration period is continued.
  • the voltages of the input terminal P 0, the main bit line MB L and the sub bit line SBL gradually decrease.
  • the differential sense amplifier outputs information indicating the value of the information read from the memory cell.
  • the operation of the conventional semiconductor memory device is such that no current flows through the memory cell during the period (2) to (4) (that is, the WL gate of the memory cell).
  • the operation is the same as the operation shown in Fig. 4 except that "is”. Therefore, the description is omitted here.
  • the precharge operation is started after the address is determined, and the integration operation is started after the precharge operation is completed. Therefore, the time required to read information from the memory cell is a time obtained by adding the precharge time (t PRC) and the integration time (t Integ) (that is, t PRC + t Integ).
  • the semiconductor memory device 100 of the present invention sense integration is performed in parallel with charging of the sub-bit line SBL. Therefore, the time required to read information from memory cell 1 is t (PRC + Integ) (see Figure 2).
  • t (PRC + Integ) ⁇ t PRC + t Integ.
  • the present invention is applied to an open bit line type semiconductor memory device.
  • application of the present invention is not limited to this.
  • the present invention can be applied to a folded bit line type semiconductor memory device.
  • FIG. 5 shows a configuration of a semiconductor memory device 200 according to the second embodiment of the present invention.
  • the semiconductor storage device 200 is, for example, a nonvolatile semiconductor storage device.
  • Semiconductor memory device 200 includes a differential sense amplifier 9 having an input terminal 9a (P0) and an input terminal 9b (NO).
  • a main bit line MBL is connected to the input terminal 9a via a main bit line separation gate 11a.
  • the complementary main bit line ZMBL is connected to the input terminal 9b via the main bit line separation gate 11b.
  • the semiconductor memory device 200 includes a precharge section 6'G for precharging the input terminals 9a and 9b to the power supply voltage Vdd, and precharging the main bit line MBL and the complementary main bit line ZMBL to the power supply voltage Vdd. And a precharge unit 6G.
  • the precharge unit 6'G includes Pch transistors 6'a and 6'b which are turned on and off in response to the precharge signal ZPRC.
  • the precharge unit 6G includes P-ch transistors 6a and 6b that are turned on / off in response to a precharge signal ZPRC, and an equalizing transistor 12.
  • Semiconductor memory device 200 further includes a plurality of sub-arrays 210 to 240 arranged in the direction in which main bit line MBL and complementary main bit line ZMBL extend.
  • Each of the plurality of sub-arrays 2 10 to 240 has a configuration including an information reading unit 110a and a reference unit 110b shown in FIG. And the reference section 110b.
  • the semiconductor memory device 200 further includes a control unit 340 that controls the differential sense amplifier 9, the precharge units 6′G and 6G, and the plurality of subarrays 210 to 240.
  • the control unit 340 has a precharge signal PRC and a reset signal RS. Q , RS. Select gate signal SGY 00 ⁇ SGY. 3, and outputs a signal shown in Figure 5, such SGY 10 ⁇ SGY 13.
  • the subarray 210 includes a memory cell array 1 G including a plurality of memory cells 1, a reference cell array 10 G including a plurality of reference cells 10, and a main bit line MBL selectively connected to one of a plurality of sub bit lines SBLi SBLs.
  • select gate portion 4 G for selectively connecting the complementary main bit line MBL to one of a plurality of complementary sub-bit lines ZSBl ⁇ ZS BL 2, sub bit lines SB l ⁇ SBL ⁇ complementary Sabubi' Bokusen ZSBLi ⁇ SBL 2 previously reset to a voltage V ss, and a reset unit 2 for selectively reset release the one of the sub-bit lines 38 1 to 38 2 1 Innovation complementary sub-bit line ZSBLi ZSBLs of Uchi Including G.
  • the subarray 220 has the same configuration as the subarray 210. However, a plurality included in the sub-array 210, each memory cell 1 while being voltage by connexion selectively activated in the corresponding word lines of the word line WLi ⁇ WL n, a plurality included in service Buarei 220 each of the memory cells 1 is the voltage by connexion selectively activated in the corresponding word lines of the word line WL 'i ⁇ WL' n.
  • Each of the plurality of reference cells 10 included in the subarray 210 is selectively activated by the voltage of the reference word line DWL ', whereas each of the plurality of reference cells 10 included in the subarray 220 is connected to the reference word. It is selectively activated by the voltage on line DWL.
  • subarray 210 and subarray 220 operate complementarily to each other. That is, in the semiconductor memory device 200 shown in FIG. 5, the input terminal 9a of the differential sense amplifier is connected to the main bit line MBL, and the input terminal 9b of the differential sense amplifier is connected to the complementary main bit line ZMBL. However, depending on the selected memory cell and reference cell, the line connected to the input terminal 9a of the differential sense amplifier becomes the complementary main bit line MBL and connected to the input terminal 9b of the differential sense amplifier. Can be the main bit line MBL.
  • the configuration of the subarrays 230 and 240 is similar to the configuration of the subarrays 210 and 220. However, for simplicity, the configurations of the subarrays 230 and 240 are simplified. The subarrays 230 and 240 also operate complementarily to each other, like the subarrays 210 and 220.
  • each sub-bit line SB L have SBL 2 is at least one of the memory cell array 1 G-containing Murrell plurality memory cells 1, at least one of a plurality of reference cells 10 included in the reference cell array 10 G Is connected.
  • Each of the complementary sub-bit lines ZSBL and ZSBL 2 has at least one of the plurality of memory cells 1 included in the memory cell array 1G and at least one of the plurality of reference cells 10 included in the reference cell array 10G. And are connected.
  • the control unit 340 precharges the main bit line MBL and the complementary main bit line ZMBL to the voltage V dd , resets the sub bit line SBL SBL 2 and the complementary sub bit line ZSBL ZSBL 2 to the voltage V ss , after selectively reset release the one of the complementary to one sub bit line ZSBL There ZSBL 2 of the line SBL had SBL 2, is selectively reset release part of the charge precharged in the main bit line MBL Redistributed to the assigned sub-bit lines and
  • the precharge unit 6G and the plurality of subarrays 210 240 are controlled so that a part of the electric charge precharged to the complementary main bit line ZMBL is redistributed to the complementary subbit line selectively released from reset.
  • semiconductor memory device 200 can have any number of sub-arrays. Further, in the example shown in FIG. 5, the number of sub-bit lines and complementary sub-bit lines included in one sub-array is two, but this number is not limited to two. The semiconductor memory device 200 may have any number of sub-bit lines and complementary sub-bit lines.
  • the main bit line MBL, the sub-bit line SBl ⁇ SB L 2 , the complementary main bit line ZMBL, the complementary sub-bit line Each of the two has stray capacitance.
  • the capacitance value of the main bit line MBL ( ⁇ and The capacitance value C m 'of the complementary main bit line ZMBL can be made substantially the same, and similarly, the sub bit line 38 1 to 38 3 and the complementary sub bit line / 381 ⁇ ⁇ 381 ⁇ 2 are compared.
  • the capacitance value ⁇ 111 is axgre to be a value including a capacitance value from the sense amplifier isolation transistor 1 1 a to the input terminal 9 a
  • FIG. 6 shows the operation of the semiconductor memory device 200.
  • the input terminals 9a and 9b, the main bit line MBL, and the complementary main bit line ZMBL are precharged to the power supply voltage Vdd .
  • the sub bit lines SBL 1 to SBL 2 and the complementary sub bit line ZSBl ⁇ ZSBl ⁇ are reset to the ground voltage V ss .
  • the precharge signal PRC is deactivated.
  • precharging of the input terminals 9a and 9b, the main bit line MBL, and the complementary main bit line MBL is completed.
  • Two sub-arrays complementary to each other are selected from sub-arrays 210 to 240 according to address signal ADD.
  • address signal ADD it is assumed that subarrays 210 and 220 have been selected.
  • select gate signal SGY according to address signal ADD. 0 word line Wl ⁇ , and reference word line DWL are selected, and SBL reset signal RS 0 .
  • SBL reset signal RS 01 Has transitioned from a high level to a low level.
  • the SBL reset signal RS 01 remains at high level.
  • the memory cell 1 and the reference cell 10 surrounded by a broken line in FIG. 5 are selected.
  • MBL “0” indicates the transition of the voltage of the main bit line MBL when the value of the information stored in the memory cell 1 is “0”.
  • “0” indicates the transition of the voltage of the sub-bit line SB 1 ⁇ when the value of the information stored in the memory cell 1 is “0.”
  • MBL “1” is stored in the memory cell 1.
  • SBL “1” is the sub-bit line when the value of the information stored in the memory cell 1 is “1” Shows the voltage transition of SB 1 ⁇ .
  • the complementary main bit line ZMB corresponding to the selected reference cell 10 The transition of the voltage of L, the complementary sub-bit line ZSB1 ⁇ is as shown in FIG.
  • ZM BL indicates a voltage transition of the complementary main bit line MBL.
  • ZS BL indicates a voltage transition of the complementary sub bit line ZSB 1 ⁇ .
  • the same effect as that obtained by the semiconductor memory device 100 of the first embodiment can also be obtained by the semiconductor memory device 200.
  • the transition of the SBL reset signal from the high level to the low level allows the selected sub-bit line (for example, even if the reset state of the sub-bit line SBL is released, to be adjacent to the selected sub-bit line).
  • the reset state of the sub-bit line (for example, the sub-bit line SBL 2 ) is not released, and thus, by maintaining the reset state of the sub-bit line adjacent to the sub-bit line whose electric charge has been redistributed from the main bit line, It is possible to avoid being affected by the storage state of the memory cell 1 connected to the adjacent sub-bit line Similarly, the complementary sub-bit adjacent to the complementary sub-bit line whose charge is redistributed from the complementary main bit line By maintaining the reset state of the line, the storage of memory cell 1 connected to the adjacent complementary sub-bit line In addition, when the reset state of the selected sub-bit line is released, the sub-bit line that is adjacent to the selected sub-bit line and whose reset state is not released The number is not limited to 1.
  • the number of sub-bit lines that are adjacent to the selected sub-bit line and whose reset state is not released may be any integer of 2 or more.
  • the number of complementary sub-bit lines adjacent to the selected complementary sub-bit line and whose reset state is not released is not limited to one.
  • the number of complementary sub-bit lines that are adjacent to the sub-bit line and that are not released from the reset state can be any integer of 2 or more.
  • memory cell 1 can be any type of memory cell.
  • the memory cell 1 may be a NOR-type 1TR flash cell or a Split-type flash cell.
  • the present invention can be applied to other types of nonvolatile memories such as a mask R ⁇ M. This makes it possible to obtain a nonvolatile memory in which information is read from the memory cell at high speed.
  • the reference cells are arranged on the sub-bit line side (or the complementary sub-bit line side).
  • the invention is not limited to such an arrangement.
  • the reference cell may be arranged on the main bit line side (or on the complementary main bit line side). It is clear that the same effect as described above can be obtained by such an arrangement.
  • a reference cell having an ability to flow about 12 times the current flowing through the memory cell may be connected to the main bit line or the sub bit line to which the memory cell is connected. It is clear that the same effect as described above can be obtained by such a configuration.
  • the semiconductor memory device of the present invention after the first input terminal and the main bit line are precharged to the first voltage and the sub bit line is reset to the second voltage, the first input terminal and the main bit line are reset. Some of the charge precharged on the line is redistributed to the sub-bit line. This makes it possible to provide a semiconductor memory device in which information is read from a memory cell at high speed.

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Description

明 細 書 半導体記憶装置 技術分野
本発明は、 半導体記憶装置に関し、 特に、 メモリセルから情報を高速に読み出 すことを可能にする半導体記憶装置に関する。 背景技術
近年、 動作速度が 100MHzを越える高速なマイクロコンピュータが要望さ れるようになってきている。 また、 マイクロコンピュー夕の動作が高速化するに つれて、 そのマイクロコンピュー夕と同一のチップ上に搭載される R〇Mゃフラ ッシュメモリの動作を高速化することも求められている。 これらの ROMゃフラ ッシュメモリは、 通常、 そのチップをカス夕マイズする目的でそのチップ上に搭 載される。
また、 最近のマイクロコンピュータの高機能化に伴って、 必要とされるメモリ 容量も増加している。
このような背景の下、 大容量、 かつ、 高速な読み出し動作が可能な半導体記憶 装置の研究開発が進められている。 例えば、 階層化ビット線方式の半導体記憶装 置が提案されている。
M. H i r a k i e t a 1. ( I SSCC D i ge s t o f Te c h n i c a 1 P p e r s, pp. 1 16— 1 1 7， 453, Fe 199 9) は、 階層化ビット線方式の半導体記憶装置を開示している。
しかし、 上述したタイプの半導体記憶装置では、 メインビット線およびサブビ ット線のプリチャージが完了した後に、 メインビット線の電圧と相補メインビッ ト線の電圧との差をセンスするための積分動作を行わねばならなかった。 このた め、 メモリセルから情報を読み出すために、 メインビット線およびサブビット線 をプリチャージするのに要する時間 （t P R C ) と電圧差をセンスするのに要す る時間 （ t I n t e g) とを加算した時間 （t P R C + t I n t e g ) が必要で あった。 このことは、 メモリセルからの情報の高速な読み出し動作を困難にして いた。
本発明は、 上記問題点に鑑みてなされたものであり、 メモリセルからの情報の 読み出しが高速な半導体記憶装置を提供することを目的とする。
発明の開示
本発明の半導体装置は、 第 1の入力端と第 2の入力端とを有し、 前記第 1の入 力端の電圧と前記第 2の入力端の電圧との差をセンスする差動センスアンプと、 メモリセルから読み出された情報に応じて変動する電圧を前記第 1の入力端に供 給する情報読み出し部と、 レファレンス電圧を前記第 2の入力端に供給するレフ アレンス部と、 前記差動センスアンプと前記情報読み出し部と前記レファレンス 部とを制御する制御部とを備え、 前記情報読み出し部は、 前記第 1の入力端に接 続されたメインビット線と、 選択ゲートと、 前記選択ゲートを介して前記メイン ビット線に接続されたサブビット線と、 前記サブビット線に接続され、 ワード線 の電圧に応じて選択的に活性化されるメモリセルと、 前記第 1の入力端と前記メ インビット線とを第 1の電圧にプリチャージするプリチャージ部と、 前記サブビ ット線を前記第 1の電圧より低い第 2の電圧にリセットするリセット部と、 を含 み、 前記制御部は、 前記第 1の入力端と前記メインビット線とを前記第 1の電圧 にプリチャージし、 前記サブビット線を前記第 2の電圧にリセットした後に、 前 記第 1の入力端と前記メインビット線にプリチャージされた電荷の一部が前記サ ブビット線に再配分されるように、 前記プリチャージ部と前記リセット部と前記 選択ゲートとを制御し、 これにより、 上記目的が達成される。
前記情報読み出し部は、 前記メインビット線に接続された第 1の容量と、 前記 サブビット線に接続された第 2の容量とをさらに備えていてもよい。
前記第 1の入力端と前記メインビット線にプリチャージされた前記電荷の再配 分後のサブビット線の電圧は、 1 V程度以下であってもよい。
前記レファレンス部は、 前記第 2の入力端に接続された相補メインビット線と、 前記第 2の入力端と前記相補メインビット線とを第 3の電圧にプリチャージする プリチャージ部とを備えており、 前記第 3の電圧は、 前記第 1の電圧に、 所定の 比率を掛けることによって得られる電圧に等しくてもよい。
前記レファレンス部は、 前記メモリセルの電流能力のほぼ半分の電流能力を有 するレファレンスセルを用いて前記レファレンス電圧を出力してもよい。
前記差動センスアンプは、 センス積分により、 前記第 1の入力端の電圧と前記 第 2の入力端の電圧との差をセンスしてもよい。
前記センス積分は、 前記第 1の入力端と前記メインビット線にプリチャージさ れた電荷の一部が前記サブビット線に再配分される間に開始されてもよい。
本発明の他の半導体装置は、 第 1の入力端と第 2の入力端とを有し、 前記第 1 の入力端の電圧と前記第 2の入力端の電圧との差をセンスする差動センスアンプ と、 前記第 1の入力端に接続されたメインビット線と、 前記第 2の入力端に接続 された相補メインビット線と、 前記メインビット線と前記相補メインビット線と を第 1の電圧にプリチャージするプリチャージ部と、 前記メインビット線および 前記相補メインビット線が延びる方向に配列された複数のサブアレイと、 前記差 動センスアンプと前記プリチャージ部と前記複数のサブアレイとを制御する制御 部とを備え、 前記複数のサブアレイのそれぞれは、 前記メインビット線を複数の サブビット線のうちの 1つに選択的に接続し、 前記相補メインビット線を複数の 相補サブビット線のうちの 1つに選択的に接続する選択ゲート部と、 前記複数の サブビット線を前記第 1の電圧より低い第 2の電圧にリセットし、 前記複数のサ ブビット線のうちの 1つを選択的にリセット解除し、 前記複数の相補サブビット 線を前記第 2の電圧にリセッ卜し、 前記複数の相補サブビット線のうちの 1つを 選択的にリセッ卜解除するリセット部と、 複数のメモリセルを含むメモリセルァ レイと、 複数のレファレンスセルを含むレファレンスセルアレイとを含み、 前記 複数のメモリセルのそれぞれは、 複数のヮード線のうち対応するヮード線の電圧 に応じて選択的に活性化され、 前記複数のレファレンスセルのそれぞれは、 レフ アレンスワード線の電圧に応じて選択的に活性化され、 前記複数のサブビット線 のそれぞれには、 前記複数のメモリセルのうちの少なくとも 1つと前記複数のレ ファレンスセルのうちの少なくとも 1つとが接続され、 前記複数の相補サブビッ ト線のそれぞれには、 前記複数のメモリセルのうちの少なくとも 1つと前記複数 のレファレンスセルのうちの少なくとも 1つとが接続され、 前記制御部は、 前記 メインビッ卜線と前記相補メインビット線とを前記第 1の電圧にプリチャージし、 前記複数のサブビット線と前記複数の相補サブビット線とを前記第 2の電圧に予 めリセットしておき、 前記複数のサブビット線のうちの 1つと前記複数の相補サ ブビット線のうちの 1つとを選択的にリセット解除した後に、 前記メインビット 線にプリチャージされた電荷の一部が前記リセット解除された前記サブビッ卜線 に再配分され、 かつ、 前記相補メインビット線にプリチャージされた電荷の一部 が前記リセット解除された前記相補サブビット線に再配分されるように、 前記プ リチャージ部と前記複数のサブアレイとを制御し、 これにより、 上記目的が達成 される。
前記制御部は、 前記メインビット線から電荷が再分配された前記サブビット線 に隣接する少なくとも 1つのサブビット線のリセット状態を維持し、 かつ、 前記 相補メインビット線から電荷が再配分された前記相補サブビット線に隣接する少 なくとも 1つの相補サブビット線のリセッ卜状態を維持するように、 前記複数の サブアレイを制御してもよい。
本発明の他の半導体記憶装置は、 第 1の入力端と第 2の入力端とを有し、 前記 第 1の入力端の電圧と前記第 2の入力端の電圧との差をセンスする差動センスァ ンプと、 前記第 1の入力端に接続されたメインビット線と、 前記第 2の入力端に 接続された相補メインビッ卜線と、 前記メインビット線と前記相補メインビッ卜 線とを第 1の電圧にプリチャージするプリチャージ部と、 前記メインビッ卜線お よび前記相補メインビット線が延びる方向に配列された複数のサブアレイと、 前 記差動センスアンプと前記プリチャージ部と前記複数のサブアレイとを制御する 制御部とを備え、 前記複数のサブアレイのそれぞれは、 前記メインビット線を複 数のサブビット線のうちの 1つに選択的に接続し、 前記相補メインビッ卜線を複 数の相補サブビット線のうちの 1つに選択的に接続する選択ゲート部と、 前記複 数のサブビット線を前記第 1の電圧より低い第 2の電圧にリセットし、 前記複数 のサブビット線のうちの 1つを選択的にリセッ卜解除し、 前記複数の相補サブビ ット線を前記第 2の電圧にリセットし、 前記複数の相補サブビット線のうちの 1 つを選択的にリセット解除するリセット部と、 複数のメモリセルを含むメモリセ ルアレイとを含み、 前記複数のメモリセルのそれぞれは、 複数のワード線のうち 対応するワード線の電圧に応じて選択的に活性化され、 前記複数のサブビット線 のそれぞれには、 前記複数のメモリセルのうちの少なくとも 1つが接続され、 前 記複数の相補サブビット線のそれぞれには、 前記複数のメモリセルのうちの少な くとも 1つが接続され、 前記制御部は、 前記メインビット線と前記相補メインビ ッ卜線とを前記第 1の電圧にプリチャージし、 前記複数のサブビット線と前記複 数の相補サブビット線とを前記第 2の電圧に予めリセットしておき、 前記複数の サブビッ卜線のうちの 1つと前記複数の相補サブビッ卜線のうちの 1つとを選択 的にリセット解除した後に、 前記メインビッ卜線にプリチャージされた電荷の一 部が前記リセット解除された前記サブビット線に再配分され、 かつ、 前記相補メ インビット線にプリチャージされた電荷の一部が前記リセット解除された前記相 補サブビット線に再配分されるように、 前記プリチャージ部と前記複数のサブァ レイとを制御し、 これにより、 上記目的が達成される。
前記制御部は、 前記メインビッ卜線から電荷が再分配された前記サブビット線 に隣接する少なくとも 1つのサブビット線のリセット状態を維持し、 かつ、 前記 相補メインビット線から電荷が再配分された前記相補サブビット線に隣接する少 なくとも 1つの相補サブビット線のリセット状態を維持するように、 前記複数の サブアレイを制御してもよい。 図面の簡単な説明
図 1は、 本発明の実施の形態 1の半導体記憶装置 1 0 0の構成を示す図である。 図 2は、 半導体記憶装置 1 0 0の動作を示すタイミングチャートである。
図 3は、 半導体記憶装置 1 0 0の動作を模式的に示す図である。
図 4は、 従来の半導体記憶装置の動作を模式的に示す図である。
図 5は、 本発明の実施の形態 2の半導体記憶装置 2 0 0の構成を示す図である。 図 6は、 半導体記憶装置 2 0 0の動作を示すタイミングチャートである。 発明を実施するための最良の形態
以下、 図面を参照しながら本発明の実施の形態を説明する。
(実施の形態 1 )
図 1は、 本発明の実施の形態 1の半導体記憶装置 1 0 0の構成を示す。 半導体 記憶装置 1 0 0は、 例えば、 不揮発性の半導体記憶装置である。
半導体記憶装置 1 0 0は、 第 1の入力端としての入力端 9 aと第 2の入力端と しての入力端 9 bとを有する差動センスアンプ 9を含む。 差動センスアンプ 9は、 入力端 9 aの電圧と入力端 9 bの電圧との差をセンスすることにより、 メモリセ ル 1から読み出された情報の値を判別する。 例えば、 差動センスアンプ 9は、 入 力端 9 aの電圧と入力端 9 bの電圧との差が所定のしきい値電圧より大きい場合 には、 メモリセル 1から読み出された情報の値は" 1 " であると判別し、 それ以 外の場合にはメモリセル 1から読み出された情報の値は" 0 " であると判別する。 半導体記憶装置 1 0 0は、 メモリセル 1から読み出された情報に応じて変動す る電圧を入力端 9 aに供給する情報読み出し部 1 1 0 aと、 レファレンス電圧を 入力端 9 bに供給するレファレンス部 1 1 0 bと、 差動センスアンプ 9と情報読 み出し部 1 1 0 aとレファレンス部 1 1 0 bとを制御する制御部 1 4 0とを含む。 情報読み出し部 1 1 0 aは、 入力端 9 aに接続されたメインビッ卜線 M B Lと、 選択ゲート 4 aを介してメインビット線 M B Lに接続されたサブビット線 S B L と、 サブビット線 S B Lに接続され、 ワード線 WLの電圧に応じて選択的に活性 化されるメモリセル 1と、 入力端 9 aとメインビット線 M B Lとを第 1の電圧と しての電源電圧 V d dにプリチャージするプリチャージ部 1 2 0 aと、 サブビッ ト線 S B Lを第 2の電圧としてのグランド電圧 V s sにリセッ卜するリセット部 1 3 0 aとを含む。
選択ゲート 4 aは、 選択ゲート信号 S Gがハイレベルの場合にオンとなり、 選 択ゲート信号 SGがローレベルの場合にオフとなる。 選択ゲート信号 SGは、 制 御部 140から選択ゲート 4 aに供給される。
プリチャージ部 120 aは、 P c hトランジスタ 6 aを含む。 P c hトランジ ス夕 6 aの一端は電源電圧 Vddに接続されており、 Pc hトランジスタ 6 aの 他端はメインビット線 MB Lに接続されている。 P c hトランジスタ 6 aは、 プ リチャージ信号 ZPRCがハイレベルの場合にオフとなり、 プリチャージ信号 PRCがローレベルの場合にオンとなる。 その結果、 プリチャージ信号 ZPRC がローレベルの場合に入力端 9 aとメインビット線 MBLとが電源電圧 Vddに プリチャージされる。 プリチャージ信号ノ PRCは、 制御部 140からプリチヤ —ジ部 120 aに供給される。
リセット音 [5130 aは、 Nc hトランジスタ 2 aを含む。 Nc hトランジスタ 2 aの一端はサブビット線 S BLに接続されており、 Nc hトランジスタ 2 aの 他端はグランド電圧 Vssに接続されている。 Nc h卜ランジス夕 2 aは、 リセ ット信号 RSがハイレベルの場合にオンとなり、 リセット信号 RSが口一レベル の場合にオフとなる。 その結果、 リセット信号 RSがハイレベルの場合にサブビ ット線 SBLがグランド電圧 Vssにリセットされる。 リセット信号 RSは、 制 御部 140からリセット部 130 aに供給される。
メインビット線 MBLには、 容量 5 aが接続されている。 ここで、 容量 5 aは、 メインビット線 MB L自身の浮遊容量を含むとする。 サブビット線 SB Lには、 容量 3 aが接続されている。 ここで、 容量 3 aは、 サブビット線 S B L自身の浮 遊容量を含むとする。
レファレンス部 1 10 bは、 入力端 9 bに接続された相補メインビット線 ZM BLと、 選択ゲート 4 bを介して相補メインビット線 ZMBLに接続された相補 サブビット線 ZSBLと、 相補サブビット線 ZSBLに接続され、 レファレンス ヮード線 DWLの電圧に応じて選択的に活性化されるレファレンスセル 10と、 入力端 9 bと相補メインビッ卜線 ZMBLとを第 1の電圧としての電源電圧 Vd dにプリチャージするプリチャージ部 120 bと、 相補サブビット線 ZSBLを 第 2の電圧としてのグランド電圧 Vssにリセッ卜するリセット部 130 bとを 含む。 ここで、 グランド電圧 Vssは、 電源電圧 Vddより低い。
選択ゲート 4 b、 プリチャージ部 120 bおよびリセット部 130 bの構成は、 選択ゲート 4 a、 プリチャージ部 120 aおよびリセット部 130 aの構成と同 様である。
レファレンスセル 10の電流能力は、 メモリセル 1の電流能力のほぼ半分とな るように調整されている。 例えば、 レファレンスセル 10は、 電子を含まないフ ローテイングゲートを有し、 かつ、 メモリセル 1に比べてほぼ 1 2のチャンネ ル幅を有するメモリセルである。
なお、 レファレンスセル 10を用いる代わりに、 プリチャージ部 120 bが、 電源電圧 Vddに所定の比率 α (0< <1) を掛けることによって得られる電 圧に入力端 9 bと相補メインビット線 MB Lとをプリチャージするようにして もよい。 このような構成によっても、 プリチャージ部 120 bは、 レファレンス 電圧を入力端 9 bに供給することができる。
相補メインビット線ノ MB Lには、 容量 5 bが接続されている。 ここで、 容量 5 bは、 相補メインビット線 ZMBL自身の浮遊容量を含むとする。 相補サブビ ット線 SB Lには、 容量 3 bが接続されている。 ここで、 容量 3 bは、 相補サ ブビット線 ZS B L自身の浮遊容量を含むとする。
図 2は、 半導体記憶装置 100の動作を示す。
初期状態では、 リセット信号 RSはハイレベルとされ、 プリチャージ信号 ZP RCはローレベルとされ、 選択ゲート信号 S Gは口一レベルとされ、 ワード線 W L、 レファレンスワード線 DWLはローレベルとされる。
その結果、 情報読み出し部 1 10 aでは、 入力端 9 aとメインビット線 MB L とが電源電圧 Vddにプリチャージされ、 サブビット線 SBLがグランド電圧 Vs sにリセットされる。 同様に、 レファレンス部 1 10 bでは、 入力端 9 bと相補 メインビッ卜線/ MB Lとが電源電圧 Vddにプリチャージされ、 相補サブビッ ト線 SB Lがグランド電圧 Vssにリセッ卜される。
次に、 リセット信号 RSはハイレベルから口一レベルに遷移し、 プリチャージ 信号 ZPRCは口一レベルからハイレベルに遷移する。 さらに、 入力されたアド レス信号 （図示せず） に応じて選択された選択ゲート信号 SG、 ワード線 WL、 レファレンスワード線 DWLが活性化される。 この例では、 図 1に示される選択 ゲート信号 SG、 ワード線 WL、 レファレンスワード線 DWLがアドレス信号に 応じて選択されたと仮定する。 図 2に示されるように、 選択ゲート信号 SG、 ヮ ード線 WL、 レファレンスワード線 DWLはいずれも、 ローレベルからハイレべ ルに遷移する。
以下、 メモリセル 1に記憶されている情報の値が" 1" である場合における半 導体記憶装置 100の動作を説明する。 ここで、 メモリセル 1に電流が流れない 状態を" 1" と定義する。
メモリセル 1に記憶されている情報の値が" 1" である場合には、 メモリセル 1に電流が流れない。 選択ゲート 4 aが活性化されると、 メインビット線 MBL とサブビット線 SB Lとが電気的に接続される。 これにより、 メインビット線 M BLに接続されている容量 5 aにチャージされた電荷の一部が選択ゲート 4 aを 通ってサブビット線 SBLに接続されている容量 3 aに移動する （電荷再配分） 。 その結果、 サブビット線 SB Lの電圧が徐々に上昇する。
電荷再配分後のサブビット線 SB Lの電圧 VSBI_は、 （数 1) に従って求めら れる。
VSBL= {Cm/ (CS + CJ } · vdd
ここで、 Cmは容量 5 aの容量値を示し、 Csは容量 3 aの容量値を示す。
電圧 VSBLは、 電源電圧 Vddを容量値 Cm、 Csに従って容量分割することに よって得られる電圧に等しい。 サブビット線 S BLの電圧が電圧 VSBLに落ち着 くのに要する時間は、 選択ゲート 4 aのインピーダンスおよび容量 5 a、 3 aの 直列容量による時定数に基づいて決定される。
電荷再配分後のサブビッ卜線 SBLの電圧 VSBIJま、 1 V程度以下であること が好ましい。 これは、 例えば、 一般の N〇R型のフラッシュ等では、 リードディ スターブを避ける必要があるからである。 リードディスターブがない場合にはこ の限りではない。
ここで、 電圧 VSBLが 1 V程度であり、 選択ゲート 4 aのハイレベルが 2. 5 V程度以上、 選択ゲート 4 aのしきい値電圧を 0. 5 V程度であると仮定すると、 容量 5 aにチャージされた電荷は、 選択ゲート 4 aを十分に通過することができ る。 その結果、 容量 5 aにチャージされた電荷が、 容量 5 aと容量 3 aとに完全 に再配分される。
(数 1) から分かるように、 電圧 VSBLの値は、 容量値 Cm、 Csの比率を調整 することにより容易に調整することができる。 あるいは、 電源電圧 Vddのレべ ルを変動させることによって電圧 VSBLの値を調整するようにしてもよい。
図 2において、 MBL" 1" は、 メモリセル 1に記憶されている情報の値が" 1" である場合におけるメインビット線 MB Lの電圧の遷移を示す。 SBL"
1" は、 メモリセル 1に記憶されている情報の値が" 1 " である場合におけるサ ブビット線 SB Lの電圧の遷移を示す。
次に、 メモリセル 1に記憶されている情報の値が" 0"である場合における半 導体記憶装置 100の動作を説明する。
メモリセル 1に記憶されている情報の値が" 0" である場合には、 メモリセル
1が活性化されると、 メモリセル 1からグランド電圧 V s sに向かつて電流が流 れる。 選択ゲート 4 aとワード線 WLとはほぼ同時に活性化されるため、 上述し た電荷再配分と並行して、 容量 3 aにチャージされた電荷がメモリセル 1を通つ て放電される。 従って、 電荷再配分後にサブビット線 SB Lの電圧が到達する電 圧は、 （数 1) によって得られる電圧 VSBLよりも低くなる。 その結果、 電荷再 配分後にメインビット線 MB Lの電圧が到達する電圧も、 メモリセル 1に記憶さ れている情報の値が" 1" である場合に比べて低くなる。
図 2において、 MBL" 0" は、 メモリセル 1に記憶されている情報の値が" 0" である場合におけるメインビット線 MB Lの電圧の遷移を示す。 SBL" 0" は、 メモリセル 1に記憶されている情報の値が" 0" である場合におけるサ ブビット線 SB Lの電圧の遷移を示す。
相補メインビット線 ZMBLの電圧の遷移は、 メモリセル 1に記憶されている 情報の値が" 1" である場合におけるメインビット線 MBLの電圧の遷移とメモ リセル 1に記憶されている情報の値が" 0" である場合におけるメインビット線 MB Lの電圧の遷移との中間になる。 これは、 上述したように、 レファレンスセ ル 1 0の電流能力がメモリセル 1の電流能力のほぼ半分となるように予め調整さ れているからである。
差動センスアンプ 9は、 ィネーブル信号 SAEに応答して活性化される。 差動 センスアンプ 9は、 メインビット線 MB Lの電圧と相補メインビット線/ MBL の電圧との差が十分に大きくなると、 メモリセル 1から読み出された情報の値 が" 1 " カ ' 0" かを示す情報を出力する。
なお、 図 1に示される例では、 差動センスアンプ 9は、 CMOSラッチ型差動 センスアンプである。 CMOSラッチ型差動センスアンプは、 広い電圧範囲で高 速な動作が可能であり、 レイアウト面積が小さく、 ドライブ能力が高い。 従って、 CMOSラッチ型差動センスアンプは、 差動センスアンプ 9として好適に使用さ れ得る。 しかし、 差動センスアンプ 9は、 このタイプの差動センスアンプに限定 されず、 任意のタイプの差動センスアンプであり得る。 例えば、 差動センスアン プ 9は、 電流駆動型の差動センスアンプであってもよい。
図 3は、 半導体記憶装置 100の動作を模式的に示す。 以下の説明では、 メモ リセル 1に記憶されている情報の値は" 0" であると仮定し、 情報読み出し部 1 10 aの動作を説明する。 レファレンス部 1 10 bの動作も、 情報読み出し部 1 10 aの動作と同様である。 図 3において、 各水槽は、 情報読み出し部 1 10 aの部材を示す。 各水槽の大 きさは、 各部材の容量値を示す。 各水槽の水位は、 各部材の電圧を示す。 図 3に おいて、 PRは電源電圧 Vddを供給するプリチャージ電源を示し、 GNDはグ ランド電圧 V s sを供給するグランド電源を示す。
ここで、 プリチャージ電源 PR、 グランド電源 GNDの容量値は無限大である と仮定し、 入力端 9 a、 メインビット線 MBL、 サブビット線 SB Lの容量値は 有限であると仮定する。
なお、 （数 1) における容量値〇„1は、 入力端 9 aの容量値とメインビット線
MB Lの容量値の和に相当する。
入力端 9 aとメインビット線 MB Lとは、 プリチャージゲートを介してプリチ ヤージ電源 PRに接続されている。 プリチャージゲートは、 図 1に示される Pc hトランジスタ 6 aに対応する。
サブビット線 SB Lは、 SGゲートを介してメインビッ卜線 MB Lに接続され ている。 SGゲートは、 図 1に示される選択ゲート 4 aに対応する。
サブビット線 SB Lは、 SBLリセットゲートを介してグランド電源 GNDに 接続されている。 SBLリセットゲートは、 図 1に示される Nc hトランジスタ
2 aに対応する。
また、 サブビット線 SBLには、 WLゲートが接続されている。 WLゲートは、 図 1に示されるメモリセル 1に対応する。 すなわち、 WLゲートは、 メモリセル 1に記憶されている情報の値が" 0" であり、 かつ、 メモリセル 1が活性化され た場合に 「接」 となり、 その他の場合には 「断」 である。
①初期状態
プリチャージゲートと SBLリセットゲートとが 「接」 となり、 SGゲートと WLゲートとは 「断」 となる。 その結果、 入力端 9 aとメインビット線 MB Lと は、 プリチャージ電源 PRによってプリチャージされ、 サブビット線 SBLは、 グランド電源 GNDによってリセッ卜される。 ②電荷再配分および積分期間開始
プリチャージゲートと SBLリセットゲートとが 「断」 となり、 入力されるァ ドレス信号に応じて選択された SGゲートと WLゲートとが 「接」 となる。 その 結果、 入力端 9 aとメインビット線 MB Lとにプリチャージされていた電荷の一 部が SGゲートを通ってサブビット線 SBLに移動する （電荷再配分） 。 電荷再 配分によってサブビット線 SB Lがチャージされる。 サブビット線 SB Lのチヤ ージと並行して、 WLゲートから電流が流れ出る。 このようにして、 サブビット 線 SB Lのチャージが完了する前に、 センス積分を開始することができる。 WL ゲートから流れ出る電流は、 メインビッ卜線 MB Lからサブビッ卜線 SB Lに流 れる電流に比較して十分に小さいので、 サブビット線 SB Lの電圧は速やかに上 昇する。
③積分期間
②の積分期間開始に続いて積分期間が継続される。 電荷再配分と WLゲートか らの電流の流出に伴って、 入力端 9 a、 メインビット線 MBLの電圧は徐々に下 降する。 メインビット線 MBLの電圧が所定のレベルより下がった場合に、 差動 センスアンプ 9は、 メモリセル 1から読み出された情報の値を示す情報を出力す る。
なお、 メモリセルに記憶されている情報の値が" 1" である場合における半導 体記憶装置 100の動作は、 ②の積分期間開始および③の積分期間においてメモ リセル 1に電流が流れない （すなわち、 メモリセル 1の WLゲートが 「断」 とな る） ことを除いて、 図 3に示される動作と同一である。 従って、 ここではその説 明を省略する。
このように、 半導体記憶装置 100によれば、 電荷再配分を利用してサブビッ ト線 SB Lがプリチャージされる。 メモリセル 1に記憶されている情報の値が" 0" である場合には、 メモリセル 1からグランド電圧 Vssに向かって電流が流 れる。 その結果、 サブビット線 S BLが放電される。 サブビット線 SB Lのこの ような放電は、 電荷再配分が完了するのを待つことなく、 サブビット線 S B Lの プリチャージと並行して行われる。 その結果、 サブビット線 S B Lのプリチヤ一 ジとメモリセル 1から放出された電荷の積分とに要する時間を短縮することが可 能になる。
さらに、 電荷再配分に要する時間は、 ほとんど無視することができる程度に短 くすることができる。 これは、 選択ゲート 4 aのインピーダンスと容量 5 a、 3 aによる時定数を十分に小さく設計することが容易だからである。 例えば、 選択 ゲート 4 aとして使用されるトランジス夕の電流駆動能力を十分大きくとること により、 その時定数を十分に小さく設計することができる。 このことは、 メモリ セル 1からの情報の読み出しの高速化に大きく貢献する。
さらに、 メインビット線 M B Lのプリチャージは、 アドレスが確定する前に行 うことができる。 メインビット線 M B Lのプリチャージをアドレスが確定する前 の期間に予め行つておくことにより、 メモリセル 1からの情報の読み出しを高速 化することができる。 例えば、 差動センスアンプ 9によるセンス動作が終了して 力ら次のアドレス信号が入力されるまでの期間にメインビット線 M B Lのプリチ ャ一ジを行うようにすればよい。 これにより、 みかけ上、 メインビット線 M B L をプリチャージするためのプリチャージ期間がないかのように取り扱うことがで さる。
このようにして、 本発明によれば、 メモリセル 1からの情報の読み出しが高速 な半導体記憶装置 1 0 0を提供することができる。
図 4は、 図 3との対比のために、 上述した文献に記載の従来の半導体記憶装置 の動作を模式的に示す。 以下の説明では、 メモリセルに記憶されている情報の値 は" 0 " であると仮定する。
図 4において、 各水槽は、 メモリセルから情報を読み出すために必要とされる 各部材を示す。 各水槽の大きさは、 各部材の容量値を示す。 各水槽の水位は、 各 部材の電圧を示す。 ここで、 プリチャージ電源 PR、 グランド電源 GNDの容量値は無限大である と仮定し、 差動センスアンプの一方の入力端 （以下、 入力端 P 0という） 、 メイ ンビッ卜線 MBL、 サブピット線 SB Lの容量値は有限であると仮定する。
入力端 P 0は、 プリチャージゲートを介してプリチャージ電源 PRに接続され ている。 メインビット線 MB Lは、 Yゲートを介して入力端 P 0に接続されてい る。 サブビット線 SBLは、 SGゲートを介してメインビット線 MBLに接続さ れている。 サブビット線 SB Lは、 SBLリセットゲートを介してグランド電源 GNDに接続されている。
また、 サブビット線 SB Lには、 WLゲートが接続されている。 WLゲートは、 メモリセルに記憶されている情報の値が" 0" であり、 かつ、 メモリセルが活性 化された場合に 「接 j となり、 その他の場合には 「断」 となる。
①初期状態
SBLリセットゲートとが 「接」 となり、 その他のゲートは 「断」 となる。 そ の結果、 入力端 P 0とメインビット線 MB Lとサブビット線 SB Lとは、 グラン ド電源 GNDによってリセットされる。 なお、 メインビット線 MBLにも MBL リセットゲートがあるが、 これは図示されていない。
②プリチャージ開始
プリチャージゲートが 「接」 となり、 SBLリセットゲートとが 「断」 となる。 また、 入力されるアドレス信号に応じて選択された Yゲートと S Gゲートと WL ゲートとが 「接」 となる。 ここでは、 図 4に示されている Yゲート、 SGゲート、 WLゲートが選択されたと仮定している。 その結果、 プリチャージ電源 PRによ つて、 入力端 P 0とメインビット線 MB Lとサブビット線 SB Lとがプリチヤ一 ジされる。 この時の時定数は、 プリチャージゲート、 Yゲート、 SGゲートの直 列インピーダンスと、 メインビット線 MB L、 サブビット線 SBLの並列容量と によって決まる。 一方、 WLゲートから電流がグランド電圧 Vssに向かって流 れる。 し力 ^し、 WLゲートから流れ出る電流の量はメインビット線 MB Lからサ ブビット線 SB Lに流れ込む電流の量に比較すると小さいため、 入力端 P 0、 メ インビット線 MB Lおよびサブビット線 SB Lの電圧は徐々に上昇する。
③プリチャージ完了
入力端 P 0、 メインビット線 MB Lおよびサブビット線 SB Lの電圧がプリチ ヤージ電源 PRの電圧まで上昇すると、 プリチャージが完了する。
④積分期間開始
プリチャージゲートが 「断」 になる。 これにより、 プリチャージ電源 PRが、 入力端 P 0、 メインビット線 MB Lおよびサブビッ卜線 SB Lから電気的に切り 離される。 プリチャージゲートが 「断」 になった後にセンス積分を開始すること ができる。 従って、 プリチャージゲートが 「断」 になった時刻から積分期間が開 始される。
⑤積分期間
④の積分期間開始に続いて積分期間が継続される。 WLゲー卜からの電流流出 に伴って、 入力端 P 0、 メインビット線 MB Lおよびサブビット線 SB Lの電圧 は徐々に下降する。 メインビット線 MBLの電圧が所定のレベルより下がった場 合に、 差動センスアンプは、 メモリセルから読み出された情報の値を示す情報を 出力する。
なお、 メモリセルに記憶されている情報の値が" 1"である場合における従来 の半導体記憶装置の動作は、 ②〜⑤の期間においてメモリセルに電流が流れない (すなわち、 メモリセルの WLゲートが 「断」 となる） ことを除いて、 図 4に示 される動作と同一である。 従って、 ここではその説明を省略する。
このように、 従来の半導体記憶装置によれば、 アドレスが確定した後に、 プリ チャージ動作が開始され、 プリチャージ動作が完了した後に、 積分動作が開始さ れる。 従って、 メモリセルから情報を読み出すのに必要な時間は、 プリチャージ 時間 （t PRC) と積分時間 （t I n t e g) とを加算した時間 （すなわち、 t PRC+ t I n t e g) となる。 これに対し、 本発明の半導体記憶装置 1 00によれば、 サブビット線 SBLの チャージと並行して、 センス積分が行われる。 従って、 メモリセル 1から情報を 読み出すのに必要な時間は、 t (PRC+ I n t e g) である （図 2参照） 。 こ こで、 t (PRC+ I n t e g) < t PRC+ t I n t e gである。
なお、 実施の形態 1では、 本発明をオープンビット線方式の半導体記憶装置に 適用した例を示した。 しかし、 本発明の適用はこれに限定されない。 例えば、 本 発明をフォールデッドビット線方式の半導体記憶装置に適用することも可能であ る。
(実施の形態 2)
図 5は、 本発明の実施の形態 2の半導体記憶装置 200の構成を示す。 半導体 記憶装置 200は、 例えば、 不揮発性の半導体記憶装置である。
半導体記憶装置 200は、 入力端 9 a (P 0) と入力端 9 b (NO) とを有す る差動センスアンプ 9を含む。 入力端 9 aにはメインビッ卜線分離ゲート 1 1 a を介してメインビット線 MB Lが接続されている。 入力端 9 bにはメインビット 線分離ゲート 1 1 bを介して相補メインビット線 ZMBLが接続されている。 半導体記憶装置 200は、 入力端 9 a、 9 bを電源電圧 Vddにプリチャージ するプリチャージ部 6' Gと、 メインビット線 MB L、 相補メインビット線 ZM BLを電源電圧 Vddにプリチャージするプリチャージ部 6 Gとをさらに含む。 プリチャージ部 6' Gは、 プリチャージ信号 ZPRCに応じてオンオフされる P c hトランジスタ 6' a、 6' bとを含む。 プリチャージ部 6 Gは、 プリチヤ一 ジ信号 ZPRCに応じてオンオフされる P c hトランジスタ 6 a、 6 bと、 ィコ ライズトランジスタ 12とを含む。
半導体記憶装置 200は、 メインビット線 MBL、 相補メインビット線 ZMB Lが延びる方向に配列された複数のサブアレイ 210〜240をさらに含む。 複 数のサブアレイ 2 10~240のそれぞれは、 図 1に示される情報読み出し部 1 10 aとレファレンス部 1 10 bとを含む構成を有し、 情報読み出し部 1 10 a とレファレンス部 1 10 bとを共用する型となっている。
半導体記憶装置 200は、 差動センスアンプ 9とプリチャージ部 6' G、 6 G と複数のサブアレイ 210〜240とを制御する制御部 340をさらに含む。 制 御部 340は、 プリチャージ信号ノ PRC、 リセット信号 RS。Q、 RS。い 選 択ゲート信号 SGY00~SGY。3、 SGY10〜SGY13などの図 5に示される 信号を出力する。
サブアレイ 210は、 複数のメモリセル 1を含むメモリセルアレイ 1 Gと、 複 数のレファレンスセル 10を含むレファレンスセルアレイ 10 Gと、 メインビッ ト線 M B Lを複数のサブビット線 SBLi SBLsのうちの 1つに選択的に接 続し、 相補メインビット線 MBLを複数の相補サブビット線 ZSBl^ ZS B L 2のうちの 1つに選択的に接続する選択ゲート部 4 Gと、 サブビット線 S B l^ SBL^ 相補サブビッ卜線 ZSBLi〜 SBL2を電圧 Vssに予めリセ ットしておき、 サブビット線38 1〜38 2のぅちの1っと相補サブビット 線 ZSBLi ZSBLsのうちの 1つとを選択的にリセット解除するリセット 部 2 Gとを含む。
サブアレイ 220は、 サブアレイ 210と同様の構成を有している。 ただし、 サブアレイ 210に含まれる複数のメモリセル 1のそれぞれはワード線 WLi〜 WLnのうち対応するワード線の電圧よつて選択的に活性化されるのに対し、 サ ブアレイ 220に含まれる複数のメモリセル 1のそれぞれはワード線 WL' i〜 WL' nのうち対応するワード線の電圧よつて選択的に活性化される。 また、 サ ブアレイ 210に含まれる複数のレファレンスセル 10のそれぞれはレフアレン スワード線 DWL' の電圧によって選択的に活性化されるのに対し、 サブアレイ 220に含まれる複数のレファレンスセル 10のそれぞれはレファレンスワード 線 DWLの電圧によって選択的に活性化される。
なお、 サブアレイ 210の複数のメモリセル 1のうちの 1つが選択される場合 には、 サブアレイ 220の複数のレファレンスセル 10のうちの 1つが選択され る。 逆に、 サブアレイ 220の複数のメモリセル 1のうちの 1つが選択される場 合には、 サブアレイ 210の複数のレファレンスセル 10のうちの 1つが選択さ れる。 このように、 サブアレイ 210とサブアレイ 220とは互いに相補的に動 作する。 すなわち、 図 5に示される半導体記憶装置 200では、 差動センスアン プの入力端 9 aはメインビット線 MBLと接続され、 差動センスアンプの入力端 9 bは相補メインビット線 ZMBLと接続されるが、 選択されるメモリセルおよ びレファレンスセルにより、 差動センスアンプの入力端 9 aに接続される線が相 補メインビット線 MB Lとなり、 差動センスアンプの入力端 9 bに接続される 線がメインビッ卜線 MBLとなり得る。
サブアレイ 230、 240の構成は、 サブアレイ 210、 220の構成と同様 である。 ただし、 簡単のため、 サブアレイ 230、 240の構成は簡略化して図 示されている。 サブアレイ 230、 240もまた、 サブアレイ 210、 220と 同様に、 互いに相補的に動作する。
サブビット線 SB Lい SBL2のそれぞれには、 メモリセルアレイ 1 Gに含 まれる複数のメモリセル 1のうちの少なくとも 1つと、 レファレンスセルアレイ 10 Gに含まれる複数のレファレンスセル 10のうちの少なくとも 1つとが接続 されている。 また、 相補サブビット線 ZSBLい ZSBL2のそれぞれには、 メモリセルアレイ 1 Gに含まれる複数のメモリセル 1のうちの少なくとも 1つと、 レファレンスセルアレイ 10 Gに含まれる複数のレファレンスセル 10のうちの 少なくとも 1つとが接続されている。
制御部 340は、 メインビット線 MB Lと相補メインビット線 ZMBLとを電 圧 Vddにプリチャージし、 サブビット線 SBL SBL2と相補サブビット線 ZSBL ZSBL2とを電圧 Vssに予めリセットし、 サブビット線 SBLい SBL2のうちの 1つと相補サブビット線 ZSBLい ZSBL2のうちの 1つと を選択的にリセット解除した後に、 メインビット線 MBLにプリチャージされた 電荷の一部が選択的にリセット解除されたサブビット線に再配分され、 かつ、 相 補メインビット線 ZMBLにプリチャージされた電荷の一部が選択的にリセット 解除された相補サブビッ卜線に再配分されるように、 プリチャージ部 6 Gと複数 のサブアレイ 210 240とを制御する。
なお、 図 5に示される例では、 サブアレイの数は 4であるが、 サブアレイの数 は 4に限定されない。 半導体記憶装置 200は、 任意の数のサブアレイを有し得 る。 また、 図 5に示される例では、 1つのサブアレイに含まれるサブビット線、 相補サブビット線の数は 2であるが、 この数は 2に限定されない。 半導体記憶装 置 200は、 任意の数のサブビット線、 相補サブビット線を有し得る。
上述したようなサブアレイ構成を有する半導体記憶装置 200を実際の半導体 集積回路上に実現すると、 メインビット線 MBL、 サブビット線 SBl^ SB L2、 相補メインビット線 ZMBL、 相補サブビット線/ SBLi〜ノ SBL2の それぞれは浮遊容量を有する。 メインビット線 MB Lと相補メインビット線 ZM BLとを対照的にレイアウトすることにより、 マスクずれやプロセス変動 （例え ば、 層間膜厚変動） にかかわらず、 メインビット線 MBLの容量値(^と相補メ インビット線 ZMBLの容量値 Cm' とをほぼ同じにすることができる。 同様に して、 サブビット線38し1~38し2と相補サブビット線/381^~ 381^ 2とを対照的にレイアウトすることにより、 マスクずれやプロセス変動 （例えば、 層間膜厚変動） にかかわらず、 サブビット線 SBI^ SBl^の容量値 Csと相 補サブビット線 381^1 //38し2の容量値じ3' とをほぼ同じにすることが できる。
また、 3次元容量抽出を行うことにより、 レイアウト段階で、 容量値 Cm C sを正確に見積もることが可能である。 従って、 必要であれば、 キャパシ夕をメ インビッ卜線 MB Lまたはサブビット線 SB Lに接続することにより、 容量値 C m Csを適切な値に調整することが可能である。 ここで、 容量値〇111は、 センス アンプ分離トランジスタ 1 1 aから入力端 9 aまでの容量値を含む値となるよう axgreれる 図 6は、 半導体記憶装置 200の動作を示す。
初期状態では、 入力端 9 a、 9 b、 メインビット線 MBL、 相補メインビット 線 ZMBLは、 電源電圧 Vddにプリチャージされている。 一方、 サブビット線 SBL1~SBL2, 相補サブビット線 ZSBl^ ZSBl^は、 グランド電圧 Vssにリセットされている。
チップイネ一ブル信号 Z C Eの立ち下がりエッジに応答して、 プリチヤ一ジ信 号ノ PRCが非活性にされる。 これにより、 入力端 9 a、 9 b、 メインビット線 MBL、 相補メインビット線 MB Lのプリチャージが終了する。
アドレス信号 ADDに応じて、 サブアレイ 210〜240のうち互いに相補関 係にある 2つのサブアレイが選択される。 ここでは、 サブアレイ 210、 220 が選択されたと仮定する。 さらに、 アドレス信号 ADDに応じて、 選択ゲート信 号 SGY。0と、 ワード線 Wl^と、 レファレンスワード線 DWLとが選択され、 S BLリセッ卜信号 RS0。がハイレベルからローレベルに遷移したと仮定する。 なお、 SBLリセット信号 RS01は、 ハイレベルのままである。 この場合には、 図 5において破線で囲まれたメモリセル 1とレファレンスセル 10とが選択され ることとなる。
選択されたメモリセル 1に対応するメインビット線 MBL、 サブビット線 SB の電圧の遷移は、 図 6に示されるとおりである。
図 6において、 MBL" 0" は、 メモリセル 1に記憶されている情報の値が" 0"である場合におけるメインビット線 MBLの電圧の遷移を示す。 SBL"
0" は、 メモリセル 1に記憶されている情報の値が" 0" である場合におけるサ ブビット線 SB 1^の電圧の遷移を示す。 MBL" 1" は、 メモリセル 1に記憶 されている情報の値が" 1" である場合におけるメインビット線 MBLの電圧の 遷移を示す。 SBL" 1" は、 メモリセル 1に記憶されている情報の値が" 1" である場合におけるサブビッ卜線 SB 1^の電圧の遷移を示す。
また、 選択されたレファレンスセル 10に対応する相補メインビット線 ZMB L、 相補サブビット線 ZS B l^の電圧の遷移は、 図 6に示されるとおりである。 図 6において、 ZM B Lは、 相補メインビット線 M B Lの電圧の遷移を示す ZS B Lは、 相補サブビット線 Z S B 1^の電圧の遷移を示す。
半導体記憶装置 2 0 0によっても、 実施の形態 1の半導体記憶装置 1 0 0によ つて得られる効果と同様の効果を得ることができる。
実施の形態 2では、 S B Lリセッ卜信号がハイレベルからローレベルに遷移す ることにより、 選択されたサブビット線 （例えば、 サブビット線 S B L のリ セット状態が解除された場合でも、 そのサブビット線に隣接するサブビット線 (例えば、 サブビット線 S B L 2) のリセット状態は解除されない。 このように、 メインビット線から電荷が再分配されたサブビッ卜線に隣接するサブビット線の リセッ卜状態を維持することにより、 隣接するサブビット線に接続されたメモリ セル 1の記憶状態による影響を受けないようにすることができる。 同様に、 相補 メインビット線から電荷が再分配された相補サブビット線に隣接する相補サブビ ット線のリセット状態を維持することにより、 隣接する相補サブビット線に接続 されたメモリセル 1の記憶状態による影響を受けないようにすることができる。 なお、 選択されたサブビット線のリセット状態が解除された場合に、 その選択 されたサブビット線に隣接し、 かつ、 リセット状態が解除されないサブビット線 の数は 1本に限定されない。 その選択されたサブビット線に隣接し、 かつ、 リセ ット状態が解除されないサブビッ卜線の数は、 2以上の任意の整数であり得る。 同様に、 選択された相補サブビット線のリセット状態が解除された場合に、 そ の選択された相補サブビット線に隣接し、 かつ、 リセット状態が解除されない相 補サブビット線の数は 1本に限定されない。 その選択された相補サブビット線に 隣接し、 かつ、 リセット状態が解除されない相補サブビット線の数は、 2以上の 任意の整数であり得る。
例えば、 図 5には 1セットのセンス系しか示されていないが、 複数セットのセ ンス系を配置する場合には、 選択されたサブビット線の両側に隣接する 2本のサ ブビッ卜線のリセット状態が維持され、 選択された相補サブビット線の両側に隣 接する 2本の相補サブビット線のリセット状態が維持される。
なお、 上述したすべての実施の形態において、 メモリセル 1は、 任意のタイプ のメモリセルであり得る。 例えば、 メモリセル 1は、 N O R型 1 T Rフラッシュ セルであってもよいし、 S p l i t型フラッシュセルであってもよい。 また、 本 発明をマスク R〇Mなどの他のタイプの不揮発性メモリに適用することも可能で ある。 これにより、 メモリセルからの情報の読み出しが高速な不揮発性メモリを 得ることができる。
また、 上述したすべての実施の形態において、 レファレンスセルは、 サブビッ ト線側 （または相補サブビット線側） に配置されている。 しかし、 本発明はこの ような配置には限定されない。 レファレンスセルは、 メインビット線側 （または 相補メインビット線側） に配置されていてもよい。 このような配置によっても上 述した効果と同様の効果が得られることは明らかである。
さらに、 メモリセルが接続されているメインビット線またはサブビット線に、 そのメモリセルに流れる電流の 1 2程度の電流を流し込む能力を有するレファ レンスセルを接続するようにしてもよい。 このような構成によっても上述した効 果と同様の効果が得られることは明らかである。 産業上の利用可能性
本発明の半導体記憶装置によれば、 第 1の入力端とメインビット線とを第 1の 電圧にプリチャージし、 サブビット線を第 2の電圧にリセットした後に、 第 1の 入力端とメインビット線にプリチャージされた電荷の一部がサブビット線に再配 分される。 これにより、 メモリセルからの情報の読み出しが高速な半導体記憶装 置を提供することができる。

Claims

請求の範囲
1 . 第 1の入力端と第 2の入力端とを有し、 前記第 1の入力端の電圧と前記第 2の入力端の電圧との差をセンスする差動センスアンプと、
メモリセルから読み出された情報に応じて変動する電圧を前記第 1の入力端に 供給する情報読み出し部と、
レファレンス電圧を前記第 2の入力端に供給するレファレンス部と、 前記差動センスアンプと前記情報読み出し部と前記レファレンス部とを制御す る制御部と
を備え、
前記情報読み出し部は、
前記第 1の入力端に接続されたメインビット線と、
選択ゲートと、
前記選択ゲートを介して前記メインビット線に接続されたサブビット線と、 前記サブビット線に接続され、 ワード線の電圧に応じて選択的に活性化される メモリセルと、
前記第 1の入力端と前記メインビット線とを第 1の電圧にプリチャージするプ リチャージ部と、
前記サブビット線を前記第 1の電圧より低い第 2の電圧にリセットするリセッ ト部と、
を含み、
前記制御部は、 前記第 1の入力端と前記メインビット線とを前記第 1の電圧に プリチャージし、 前記サブビット線を前記第 2の電圧にリセットした後に、 前記 第 1の入力端と前記メインビット線にプリチャージされた電荷の一部が前記サブ ビット線に再配分されるように、 前記プリチャージ部と前記リセッ卜部と前記選 択ゲー卜とを制御する、 半導体記憶装置。
2 . 前記情報読み出し部は、
前記メインビット線に接続された第 1の容量と、 前記サブビット線に接続された第 2の容量と
をさらに備えている、 請求項 1に記載の半導体記憶装置。
3 . 前記第 1の入力端と前記メインビット線にプリチャージされた前記電荷の 再配分後のサブビット線の電圧は、 I V程度以下である、 請求項 1に記載の半導 体記憶装置。
4 . 前記レファレンス部は、
前記第 2の入力端に接続された相補メインビッ卜線と、
前記第 2の入力端と前記相補メインビット線とを第 3の電圧にプリチャージす るプリチャージ部と
を備えており、
前記第 3の電圧は、 前記第 1の電圧に、 所定の比率を掛けることによって得ら れる電圧に等しい、 請求項 1に記載の半導体記憶装置。
5 . 前記レファレンス部は、 前記メモリセルの電流能力のほぼ半分の電流能力 を有するレファレンスセルを用いて前記レファレンス電圧を出力する、 請求項 1 に記載の半導体記憶装置。
6 . 前記差動センスアンプは、 センス積分により、 前記第 1の入力端の電圧と 前記第 2の入力端の電圧との差をセンスする、 請求項 1に記載の半導体記憶装置。
7 . 前記センス積分は、 前記第 1の入力端と前記メインビット線にプリチヤ一 ジされた電荷の一部が前記サブビッ卜線に再配分される間に開始される、 請求項 6に記載の半導体記憶装置。
8 . 第 1の入力端と第 2の入力端とを有し、 前記第 1の入力端の電圧と前記第 2の入力端の電圧との差をセンスする差動センスアンプと、
前記第 1の入力端に接続されたメインビット線と、 前記第 2の入力端に接続された相補メインビット線と、
前記メインビット線と前記相補メインビット線とを第 1の電圧にプリチャージ するプリチャージ部と、
前記メインビット線および前記相補メインビット線が延びる方向に配列された 複数のサブアレイと、
前記差動センスアンプと前記プリチャージ部と前記複数のサブアレイとを制御 する制御部と
を備え、
前記複数のサブァレイのそれぞれは、
前記メインビット線を複数のサブビット線のうちの 1つに選択的に接続し、 前 記相補メインビット線を複数の相補サブビット線のうちの 1つに選択的に接続す る選択ゲート部と、
前記複数のサブビット線を前記第 1の電圧より低い第 2の電圧にリセットし、 前記複数のサブビット線のうちの 1つを選択的にリセット解除し、 前記複数の相 補^ "ブビット線を前記第 2の電圧にリセットし、 前記複数の相補サブビット線の うちの 1つを選択的にリセット解除するリセット部と、
複数のメモリセルを含むメモリセルァレイと、
複数のレファレンスセルを含むレファレンスセルアレイと
を含み、
前記複数のメモリセルのそれぞれは、 複数のワード線のうち対応するワード線 の電圧に応じて選択的に活性化され、 前記複数のレファレンスセルのそれぞれは、 レファレンスヮ一ド線の電圧に応じて選択的に活性化され、
前記複数のサブビット線のそれぞれには、 前記複数のメモリセルのうちの少な くとも 1つと前記複数のレファレンスセルのうちの少なくとも 1つとが接続され、 前記複数の相補サブビット線のそれぞれには、 前記複数のメモリセルのうちの 少なくとも 1つと前記複数のレファレンスセルのうちの少なくとも 1つとが接続 され、
前記制御部は、 前記メインビット線と前記相補メインビット線とを前記第 1の 電圧にプリチャージし、 前記複数のサブビット線と前記複数の相補サブビット線 とを前記第 2の電圧に予めリセッ卜しておき、 前記複数のサブビッ卜線のうちの 1つと前記複数の相補サブビット線のうちの 1つとを選択的にリセット解除した 後に、 前記メインビット線にプリチャージされた電荷の一部が前記リセット解除 された前記サブビット線に再配分され、 かつ、 前記相補メインビット線にプリチ ヤージされた電荷の一部が前記リセット解除された前記相補サブビッ卜線に再配 分されるように、 前記プリチャージ部と前記複数のサブアレイとを制御する、 半
9 . 前記制御部は、 前記メインビット線から電荷が再分配された前記サブビッ ト線に隣接する少なくとも 1つのサブビット線のリセット状態を維持し、 かつ、 前記相補メインビット線から電荷が再配分された前記相補サブビット線に隣接す る少なくとも 1つの相補サブビット線のリセット状態を維持するように、 前記複 数のサブアレイを制御する、 請求項 8に記載の半導体記憶装置。
1 0 . 第 1の入力端と第 2の入力端とを有し、 前記第 1の入力端の電圧と前記 第 2の入力端の電圧との差をセンスする差動センスアンプと、
前記第 1の入力端に接続されたメインビット線と、
前記第 2の入力端に接続された相補メインビット線と、
前記メインビット線と前記相補メインビット線とを第 1の電圧にプリチャージ するプリチャージ部と、
前記メインビット線および前記相補メインビット線が延びる方向に配列された 複数のサブアレイと、
前記差動センスアンプと前記プリチャージ部と前記複数のサブアレイとを制御 する制御部と
を備え、
前記複数のサブァレイのそれぞれは、
前記メインビット線を複数のサブビッ卜線のうちの 1つに選択的に接続し、 前 記相補メインビット線を複数の相補サブビット線のうちの 1つに選択的に接続す る選択ゲート部と、 前記複数のサブビット線を前記第 1の電圧より低い第 2の電圧にリセッ卜し、 前記複数のサブビッ卜線のうちの 1つを選択的にリセッ卜解除し、 前記複数の相 補サブビッ卜線を前記第 2の電圧にリセッ卜し、 前記複数の相補サブビッ卜線の うちの 1つを選択的にリセッ卜解除するリセッ卜部と、
複数のメモリセルを含むメモリセルアレイと
を含み、
前記複数のメモリセルのそれぞれは、 複数のヮード線のうち対応するワード線 の電圧に応じて選択的に活性化され、
前記複数のサブビット線のそれぞれには、 前記複数のメモリセルのうちの少な くとも 1つが接続され、
前記複数の相補サブビット線のそれぞれには、 前記複数のメモリセルのうちの 少なくとも 1つが接続され、
前記制御部は、 前記メインビット線と前記相補メインビット線とを前記第 1の 電圧にプリチャージし、 前記複数のサブビット線と前記複数の相補サブビット線 とを前記第 2の電圧に予めリセットしておき、 前記複数のサブビッ卜線のうちの 1つと前記複数の相補サブビット線のうちの 1つとを選択的にリセット解除した 後に、 前記メインビット線にプリチャージされた電荷の一部が前記リセット解除 された前記サブビット線に再配分され、 かつ、 前記相補メインビット線にプリチ ャ一ジされた電荷の一部が前記リセット解除された前記相補サブビット線に再配 分されるように、 前記プリチャージ部と前記複数のサブアレイとを制御する、 半
1 1 . 前記制御部は、 前記メインビット線から電荷が再分配された前記サブビ ット線に隣接する少なくとも 1つのサブビッ卜線のリセット状態を維持し、 かつ、 前記相補メインビット線から電荷が再配分された前記相補サブビッ卜線に隣接す る少なくとも 1つの相補サブビット線のリセット状態を維持するように、 前記複 数のサブアレイを制御する、 請求項 1 0に記載の半導体記憶装置。
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