JP2022060493A - 半導体装置及び半導体メモリのデータ読出方法 - Google Patents

Abstract

【目的】製造上のバラツキに拘わらず、メモリセルに書き込まれているデータを正しく読み出すことが可能な半導体装置、及び半導体メモリのデータ読出方法を提供することを目的とする。【構成】本発明に係る半導体装置は、複数のメモリセルのうちの１つに接続されているメインビット線を充電及び放電させる充放電回路と、放電に伴いメインビット線に流れた電流によってメインビット線に生じた電圧を増幅して読出信号を生成するセンスアンプと、を含む。充放電回路は、メインビット線の経路中における夫々異なる位置に挿入して配置されており、夫々がオフ状態時には経路の遮断を行い、オン状態時には経路の接続を行う複数のスイッチ素子を含み、メインビット線の充電時には複数のスイッチ素子のうちの調整信号に応じた１つのスイッチ素子をオフ状態、他のスイッチ素子をオン状態に設定し、その後、１つのスイッチ素子をオン状態に切り替えることによりメインビット線に充電された電荷を放電させる。【選択図】図３

Description

本発明は、半導体装置、特に半導体メモリを含む半導体装置、及び半導体メモリのデータ読出方法に関する。

不揮発性の半導体メモリとして、一対の選択トランジスタ及び一対の強誘電体キャパシタによって１ビット分のデータを記憶するメモリセルが配置されている２Ｔ２Ｃ型の半導体メモリが知られている（例えば特許文献１参照）。

このような半導体メモリでは、一対の強誘電体キャパシタのうちの一方の強誘電体キャパシタが、上記した一対の選択トランジスタのうちの一方の選択トランジスタを介して第１のビット線に接続されている。また、上記した一対の強誘電体キャパシタのうちの他方の強誘電体キャパシタが、上記した一対の選択トランジスタのうちの他方の選択トランジスタを介して第２のビット線に接続されている。

更に、当該半導体メモリは、一対のビット線に電圧を印加することで電荷を充電するプリチャージ回路と、第１及び第２のビット線間の電位差を増幅することで当該メモリセルから読み出されたデータの値を論理レベル０又は１に確定するセンスアンプとを含む。

当該半導体メモリに１ビット分のデータを書き込むには、上記した一方の強誘電体キャパシタ及び他方の強誘電体キャパシタに対して、互いに逆極性の残留分極を生じさせる。

一方、データの読出し時には、先ず、プリチャージ回路が一対のビット線に夫々電源電位を印加して、当該一対のビット線に電荷を充電、つまりプリチャージする。これにより、一対のビット線に電荷が蓄積され、ビット線各々の電位が上昇して電源電位に到る。次に、一対の選択トランジスタを共にオンにした状態で、当該ビット線に充電されている電荷を放電する。この際、放電開始直後は、プリチャージ回路が接続されている部分でのビット線の配線容量と、メモリセルが接続されている部分でのビット線の配線容量との関係により、一対のビット線の電位が共に急峻に低下する。その後、一対の強誘電体キャパシタの残留分極の状態が互いに異なることから、一対のビット線には、互いに異なる電流量の電流（読出電流と称する）がメモリセルを介して流れる。これにより、当該一対のビット線は、夫々に流れる読出電流によって、互いに異なる電位状態に維持される。尚、メモリセル及びビット線に流れる読出電流の電流量は微量であるので、一対のビット線に生じる電位差も微量となる。

ここで、センスアンプは一対のビット線の電位差を増幅する。つまり、センスアンプは、上記した放電によって先にビット線電位がトランジスタの閾値を下回った方のビット線（一方のビット線と称する）の電位を電源電位（論理レベル１に対応）、他方のビット線の電位を接地電位（論理レベル０に対応）に到らせる。これにより、センスアンプは、メモリセルに書き込まれているデータ（論理レベル０又は１）に対応した電圧値を有する読出信号を出力する。

特開２００６－３３１５１６号公報

ところで、製造上のバラツキ等に伴い、上記した充電（プリチャージ）によってビット線に蓄積された電荷量にはバラツキが生じる。

例えば充電された電荷量が所望量よりも低くなると、放電開始直後に、一対のビット線の電位が共にセンスアンプのトランジスタの閾値を大幅に下回るほど低下する場合がある。この際、一対のビット線に異なる電流量の読出電流が流れても、この読出電流によって一対のビット線に生じる電位の変化は微量であるので、センスアンプが誤動作する虞があった。

また、逆に、充電された電荷量が所望量に対して多いと、放電開始直後の電圧低下量が小さくなり、一対のビット線の電位が共にセンスアンプのトランジスタの閾値を大幅に上回る場合がある。この際、センスアンプは動作しないので、データの読出しが行われないという問題が生じる。

そこで、本発明は、製造上のバラツキに拘わらず、書き込まれているデータを正しく読み出すことが可能な半導体装置、及び半導体メモリのデータ読出方法を提供することを目的とする。

本発明に係る半導体装置は、複数のメモリセルと、前記複数のメモリセルのうちの１つに接続されているメインビット線と、前記メインビット線に電荷を充電し、充電された電荷を放電させる充放電回路と、前記メインビット線の一端に接続されており、前記放電に伴い前記メインビット線に流れた電流によって前記メインビット線に生じた電圧を増幅して読出信号を生成するセンスアンプと、を含み、前記充放電回路は、前記メインビット線に接続されておりその接続点から電圧を印加して前記メインビット線の充電対象部分に電荷を充電する充電部と、前記メインビット線の経路中における前記接続点と前記メインビット線の他端との間の夫々異なる位置に挿入して配置されており、夫々がオフ状態時には前記経路の遮断を行い、オン状態時には前記経路の接続を行う複数のスイッチ素子と、調整信号を受け、前記充電部による前記メインビット線の充電時には前記複数のスイッチ素子のうちの前記調整信号に応じた１つのスイッチ素子をオフ状態に設定することで、前記メインビット線における前記１つのスイッチ素子よりも前記メインビット線の一端側を前記充電対象部分とし、その後、前記１つのスイッチ素子をオン状態に切り替えることにより前記メインビット線に充電された電荷を前記メインビット線の他端側に放電させる充放電制御部と、を有する。

また、本発明に係る半導体メモリのデータ読出方法は、複数のメモリセルのうちの１つに接続されているメインビット線の充電対象部分に電荷を充電し、その後、充電された電荷を放電させることで前記メインビット線に読出電流を流し、前記読出電流に伴い前記メインビット線に生じた電圧に基づき読出信号を生成する半導体メモリのデータ読出方法であって、充電対象とする前記メインビット線の配線長を表す調整信号を受け、前記メインビット線の充電時には前記メインビット線の経路中において前記調整信号によって表される前記配線長を有する区間と他の区間とを電気的に遮断すると共に、前記配線長を有する前記区間を前記充電対象部分として電荷を充電し、前記配線長を有する前記区間と前記他の区間同士を接続することにより前記メインビット線の前記充電対象部分に充電された電荷を放電させる。

本発明によれば、メモリセルに接続されているメインビット線に電荷を充電するにあたり、当該メインビット線に充電される電荷量を調整信号に応じて調整することができる。これにより、放電開始直後のメインビット線の電圧をセンスアンプのトランジスタの閾値近傍の電圧値に到らせることが可能となる。

よって、製造上のバラツキに伴い、充電によってメインビット線に蓄積される電荷量にバラツキが生じても、メモリセルに書き込まれているデータを正しく読み出すことが可能となる。

半導体メモリ１００の内部構成を示すブロック図である。 メモリセルブロック１０Ａ及び１０Ｂの内部構成を示す回路図である。 充放電回路４０の内部構成を示す回路図である。 センスアンプ５０の内部構成を示す回路図である。 配線容量調整信号と、充電モードとの関係を表す図である。 充電モードＡによる充放電回路４０内での充電動作を簡略的に表す回路図である。 充電モードＢによる充放電回路４０内での充電動作を簡略的に表す回路図である。 充電モードＣによる充放電回路４０内での充電動作を簡略的に表す回路図である。 充電モードＡによる充電動作後に実施される充放電回路４０内での放電動作を簡略的に表す回路図である。 充電モードＢによる充電動作後に実施される充放電回路４０内での放電動作を簡略的に表す回路図である。 充電モードＣによる充電動作後に実施される充放電回路４０内での放電動作を簡略的に表す回路図である。

図１は、本発明に係る半導体装置に含まれる半導体メモリ１００の内部構成を示すブロック図である。

半導体メモリ１００は、メモリセルブロック１０Ａ及び１０Ｂ、コントローラ２０、マルチプレクサ３０Ａ及び３０Ｂ、充放電回路４０、及びセンスアンプ５０を含む。

メモリセルブロック１０Ａは、夫々が１ビット又は複数ビットのデータを記憶するメモリセルＭＣ０～ＭＣｎ（ｎは正の整数）を含む。各メモリセル、つまりメモリセルＭＣ（ｋ）（ｋは０～ｎの整数）は、ワード線ＷＬ（ｋ）及び選択線ＲＬ（ｋ）を介してコントローラ２０と接続されている。また、メモリセルＭＣ（ｋ）は、ビット線ＢＬ（ｋ）を介してマルチプレクサ３０Ａと接続されている。

メモリセルブロック１０Ｂは、夫々が１ビット又は複数ビットのデータを記憶するメモリセルＭＣＣ０～ＭＣＣｎを含む。各メモリセル、つまりメモリセルＭＣＣ（ｋ）（ｋは０～ｎの整数）は、ワード線ＷＬ（ｋ）及び選択線ＲＬ（ｋ）を介してコントローラ２０と接続されている。また、メモリセルＭＣＣ（ｋ）は、ビット線ＢＬＣ（ｋ）を介してマルチプレクサ３０Ｂと接続されている。

図２は、メモリセルＭＣ０～ＭＣｎ、及びＭＣＣ０～ＭＣＣｎの内部構成の一例を表す回路図である。図２に示すように、各メモリセルＭＣ（ｋ）及びＭＣＣ（ｋ）は、トランジスタＱＳと、データ記憶を担うフローティングゲート型のトラジスタＱＵと、を含む。トラジスタＱＵのソースには接地電位が印加されており、自身のドレインはトランジスタＱＳのソースに接続されている。

メモリセルＭＣ（ｋ）及びＭＣＣ（ｋ）の各々に含まれるトラジスタＱＵのゲートにはワード線ＷＬ（ｋ）が接続されており、選択トラジスタＱＳのゲートには選択線ＲＬ（ｋ
）が接続されている。また、メモリセルＭＣ（ｋ）に含まれる選択トラジスタＱＳのドレインにはビット線ＢＬ（ｋ）が接続されており、メモリセルＭＣＣ（ｋ）に含まれる選択トラジスタＱＳのドレインにはビット線ＢＬＣ（ｋ）が接続されている。

ここで、メモリセルブロック１０Ａに含まれるメモリセルＭＣ（ｋ）、及びメモリセルブロック１０Ｂに含まれるメモリセルＭＣＣ（ｋ）の一対で、１つのデータ片が記憶される。

例えば、一対のメモリセルＭＣ（ｋ）及びＭＣＣ（ｋ）に論理レベル１を表す１ビットのデータ片を書き込むには、ＭＣ（ｋ）のトランジスタＱＵのゲートに論理レベル１に対応した電圧値を有する書込電圧を印加する。これにより、メモリセルＭＣ（ｋ）のトランジスタＱＵのゲート部に論理レベル１に対応した電荷量の電荷が蓄積される。更に、メモリセルＭＣＣ（ｋ）のトランジスタＱＵのゲートに、上記した論理レベル１を反転させた論理レベル０に対応した電圧値を有する書込電圧を印加する。これにより、メモリセルＭＣＣ（ｋ）のトランジスタＱＵのゲート部に論理レベル０に対応した電荷量の電荷が蓄積される。

すなわち、メモリセルブロック１０Ａに含まれるメモリセルＭＣ（ｋ）には、書き込み要求されたデータ片が書き込まれる。更に、メモリセルブロック１０Ｂに含まれるメモリセルＭＣＣ（ｋ）、つまり当該メモリセルＭＣ（ｋ）と対を為すメモリセルＭＣＣ（ｋ）には、書き込み要求されたデータ片の論理レベルを反転したデータ片が書き込まれる。

ここで、一対のメモリセルＭＣ（ｋ）及びＭＣＣ（ｋ）に書き込まれたデータ片は、ワード線ＷＬ（ｋ）を介して供給された読出電圧、及び選択線ＲＬ（ｋ）を介して供給された選択電圧に応じて読み出される。実際には、これら読出電圧及び選択電圧に応じてメモリセルＭＣ（ｋ）及びＭＣＣ（ｋ）の各々に含まれるトランジスタＱＵ及びＱＳがオン状態となる。これにより、メモリセルＭＣ（ｋ）に含まれるトランジスタＱＵのゲート部に蓄積されている、論理レベル１に対応した電荷量に応じた読出電流がトランジスタＱＵ及びＱＳを介してビット線ＢＬ（ｋ）に流れる。これと共に、メモリセルＭＣＣ（ｋ）に含まれるトランジスタＱＵのゲート部に蓄積されている、論理レベル０に対応した電荷量に応じた読出電流がトランジスタＱＵ及びＱＳを介してビット線ＢＬＣ（ｋ）に流れる。この際、メモリセルＭＣ（ｋ）のトランジスタＱＵ、及びメモリセルＭＣＣ（ｋ）のトランジスタＱＵには、書き込まれたデータ片に基づき、互いに異なる電荷量の電荷が蓄積されている。よって、一対のビット線ＢＬ（ｋ）及びＢＬＣ（ｋ）には互いに異なる電流値の読出電流が流れることになる。

コントローラ２０は、各種のメモリ制御信号ＣＭＤ（チップイネーブル信号、書込指令信号、読出指令信号等）、アドレスＡＤ、及びデータＤＡＴを受ける。

コントローラ２０は、書込指令信号に応じて、アドレスＡＤに対応したメモリセルＭＣ（ｋ）及びＭＣＣ（ｋ）に対して、ワード線ＷＬ（ｋ）を介してデータＤＡＴに対応した書込電圧を供給する。

また、コントローラ２０は、読出指令信号に応じて、アドレスＡＤに対応したメモリセルＭＣ（ｋ）及びＭＣＣ（ｋ）に対して、ワード線ＷＬ（ｋ）を介して読出電圧を供給すると共に、選択線ＲＬ（ｋ）を介して選択電圧を供給する。また、当該読出指令信号及びアドレスＡＤに応じて、コントローラ２０は、ビット線を指定するビット線選択信号をマルチプレクサ３０Ａ及び２０Ｂに供給する。更に、コントローラ２０は、各種の充放電制御信号を充放電回路４０に供給すると共に、各種のセンスアンプ制御信号をセンスアンプ５０に供給する。

マルチプレクサ３０Ａは、ビット線ＢＬ０～ＢＬｎのうちから、ビット線選択信号によって指定されたビット線ＢＬ（ｋ）を選択し、これを第１のメインビット線ＭＢＬに接続する。マルチプレクサ３０Ｂは、ビット線ＢＬＣ０～ＢＬＣｎのうちから、ビット線選択信号によって指定されたビット線ＢＬＣ（ｋ）を選択し、これを第２のメインビット線ＭＢＣＬに接続する。尚、メインビット線ＭＢＬ及びＭＢＣＬは、充放電回路４０に接続されている。

充放電回路４０は、コントローラ２０から送出された各種の充放電制御信号として、夫々が２値（論理レベル０又は１）のプリチャージ信号ＰＲＥ、配線容量調整信号ＬＮＧＢ及びＳＨＴＢ、付加容量調整信号ＭＣＡＰを受ける。

尚、コントローラ２０は、上記したメインビット線（ＭＢＭ、ＭＢＲ、ＭＢＣＭ、ＭＢＣＲ）に電荷を充電する場合には例えば論理レベル０、充電を実施しない場合には論理レベル１のプリチャージ信号ＰＲＥを充放電回路４０に供給する。

また、コントローラ２０は、充電対象とするメインビット線の配線長を長くする場合、つまり配線容量を大きくする場合には例えば論理レベル１の配線容量調整信号ＬＮＧＢを充放電回路４０に供給する。一方、充電対象とするメインビット線の配線長を短くする場合、つまり配線容量を小さくする場合には、コントローラ２０は、例えば論理レベル１の配線容量調整信号ＳＨＴＢを充放電回路４０に供給する。すなわち、コントローラ２０は、メインビット線の経路中において充電対象となる配線長を長くするのか、或いは短くするのかを表す配線容量調整信号（ＳＨＴＢ、ＬＮＧＢ）を充放電回路４０に供給する。

更に、コントローラ２０は、メインビット線に静電容量を付加する場合には例えば論理レベル１、付加しない場合には論理レベル０の付加容量調整信号ＭＣＡＰを充放電回路４０に供給する。

図３は、充放電回路４０の内部構成の一例を示す回路図である。図３に示すように、充放電回路４０は、充放電制御部ＪＨＰと、ＣＭＯＳ型のトランスミッションゲートＴ１１～Ｔ１３及びＴ２１～Ｔ２３と、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタＱ１１及びＱ２１と、ｐチャネルＭＯＳ型のトランジスタＱ１２及びＱ２２と、ＭＯＳキャパシタＣ１１及びＣ１２と、を有する。充放電制御部ＪＨＰは、インバータＩＶ１～ＩＶ５、ノアゲートＮＲ１及びＮＲ２を含む。

インバータＩＶ１は、プリチャージ信号ＰＲＥの論理レベルを反転させた信号を反転プリチャージ信号ＰＲＥＢとして、トランジスタＱ１１及びＱ２１各々のゲートに供給する。トランジスタＱ１１のソースには接地電位が印加されており、そのドレインはメインビット線ＭＢＬに接続されている。トランジスタＱ１１は、自身のゲートで反転プリチャージ信号ＰＲＥＢを受け、当該反転プリチャージ信号ＰＲＥＢが論理レベル１を表す場合にオン状態となって接地電位をメインビット線ＭＢＬに印加する。これにより、メインビット線ＭＢＬに蓄積されていた電荷が放電する。

トランジスタＱ２１のソースには接地電位が印加されており、そのドレインはメインビット線ＭＢＣＬに接続されている。トランジスタＱ２１は、自身のゲートで反転プリチャージ信号ＰＲＥＢを受け、当該反転プリチャージ信号ＰＲＥＢが論理レベル１を表す場合にオン状態となって接地電位をメインビット線ＭＢＣＬに印加する。これにより、メインビット線ＭＢＣＬに蓄積されていた電荷が放電する。

ノアゲートＮＲ１は、プリチャージ信号ＰＲＥ及び配線容量調整信号ＳＨＴＢのうちの
一方又は両方が論理レベル１を表す場合には論理レベル０、両者が共に論理レベル０を表す場合には論理レベル１の反転配線容量調整信号ＡＢを生成する。ノアゲートＮＲ１は、生成した反転配線容量調整信号ＡＢを、トランスミッションゲートＴ１１及びＴ２１各々のｐチャネル側のゲート、及びインバータＩＶ２に供給する。

インバータＩＶ２は、反転配線容量調整信号ＡＢの論理レベルを反転させた配線容量調整信号Ａを生成し、これをトランスミッションゲートＴ１１及びＴ２１各々のｎチャネル側のゲートに供給する。

トランスミッションゲートＴ１１は、配線容量調整信号Ａが論理レベル１を表す場合にオン状態となり、メインビット線ＭＢＬと、メインビット線ＭＢＭとを電気的に接続する。一方、配線容量調整信号Ａが論理レベル０を表す場合には、トランスミッションゲートＴ１１はオフ状態となり、当該メインビット線ＭＢＬと、メインビット線ＭＢＭとの電気的接続を遮断する。

トランスミッションゲートＴ２１は、配線容量調整信号Ａが論理レベル１を表す場合にオン状態となり、メインビット線ＭＢＣＬと、メインビット線ＭＢＣＭとを電気的に接続する。一方、配線容量調整信号Ａが論理レベル０を表す場合には、トランスミッションゲートＴ２１はオフ状態となり、当該メインビット線ＭＢＣＬと、メインビット線ＭＢＣＭとの電気的接続を遮断する。

ノアゲートＮＲ２は、プリチャージ信号ＰＲＥ及び配線容量調整信号ＬＮＧＢのうちの一方又は両方が論理レベル１を表す場合には論理レベル０、両者が共に論理レベル０を表す場合には論理レベル１の反転配線容量調整信号ＢＢを生成する。ノアゲートＮＲ２は、生成した反転配線容量調整信号ＢＢを、トランスミッションゲートＴ１２及びＴ２２各々のｐチャネル側のゲート、及びインバータＩＶ３に供給する。

インバータＩＶ３は、反転配線容量調整信号ＢＢの論理レベルを反転させた配線容量調整信号Ｂを生成し、これをトランスミッションゲートＴ１２及びＴ２２各々のｎチャネル側のゲートに供給する。

トランスミッションゲートＴ１２は、配線容量調整信号Ｂが論理レベル１を表す場合にオン状態となり、メインビット線ＭＢＭと、メインビット線ＭＢＲとを電気的に接続する。一方、配線容量調整信号Ｂが論理レベル０を表す場合には、トランスミッションゲートＴ１２はオフ状態となり、当該メインビット線ＭＢＭと、メインビット線ＭＢＲとの電気的接続を遮断する。

トランスミッションゲートＴ２２は、配線容量調整信号Ｂが論理レベル１を表す場合にオン状態となり、メインビット線ＭＢＣＭと、メインビット線ＭＢＣＲとを電気的に接続する。一方、配線容量調整信号Ｂが論理レベル０を表す場合には、トランスミッションゲートＴ２２はオフ状態となり、当該メインビット線ＭＢＣＭと、メインビット線ＭＢＣＲとの電気的接続を遮断する。

トランジスタＱ１２のソースには電源電位ＶＤＤが印加されており、そのドレインはメインビット線ＭＢＲに接続されている。トランジスタＱ１２は、自身のゲートでプリチャージ信号ＰＲＥを受け、当該プリチャージ信号ＰＲＥが論理レベル０を表す場合にオン状態となって電源電位ＶＤＤをメインビット線ＭＢＲに印加する。これにより、メインビット線が充電され、当該メインビット線に寄生する配線容量に電荷が蓄積される。

トランジスタＱ２２のソースには電源電位ＶＤＤが印加されており、そのドレインはメ
インビット線ＭＢＣＲに接続されている。トランジスタＱ２２は、自身のゲートでプリチャージ信号ＰＲＥを受け、当該プリチャージ信号ＰＲＥが論理レベル０を表す場合にオン状態となって電源電位ＶＤＤをメインビット線ＭＢＣＲに印加する。これにより、メインビット線が充電され、当該メインビット線に寄生する配線容量に電荷が蓄積される。

インバータＩＶ４は、付加容量調整信号ＭＣＡＰの論理レベルを反転させた反転付加容量調整信号Ｃを生成し、これをトランスミッションゲートＴ１３及びＴ２３各々のｐチャネル側のゲート、及びインバータＩＶ５に供給する。

インバータＩＶ５は、反転付加容量調整信号Ｃの論理レベルを反転させ付加容量調整信号ＣＢを生成し、これをトランスミッションゲートＴ１３及びＴ２３各々のｎチャネル側のゲートに供給する。

トランスミッションゲートＴ１３は、付加容量調整信号ＣＢが論理レベル１を表す場合にオン状態となり、メインビット線ＭＢＲと、ＭＯＳキャパシタＣ１１のゲートと、を電気的に接続する。一方、付加容量調整信号ＣＢが論理レベル０を表す場合には、トランスミッションゲートＴ１３はオフ状態となり、当該メインビット線ＭＢＲと、ＭＯＳキャパシタＣ１１のゲートとの電気的接続を遮断する。

ＭＯＳキャパシタＣ１１は、例えばｎチャネル型のトランジスタからなり、当該トランジスタのソース及びドレインに接地電位が印加されている。ＭＯＳキャパシタＣ１１は、静電容量ｆｄ０を有する。

トランスミッションゲートＴ２３は、付加容量調整信号ＣＢが論理レベル１を表す場合にオン状態となり、メインビット線ＭＢＣＲと、ＭＯＳキャパシタＣ２１のゲートと、を電気的に接続する。一方、付加容量調整信号ＣＢが論理レベル０を表す場合には、トランスミッションゲートＴ２３はオフ状態となり、当該メインビット線ＭＢＣＲと、ＭＯＳキャパシタＣ２１のゲートとの電気的接続を遮断する。

ＭＯＳキャパシタＣ２１は、例えばｎチャネル型のトランジスタからなり、当該トランジスタのソース及びドレインに接地電位が印加されている。ＭＯＳキャパシタＣ２１は、静電容量ｆｄ０を有する。

上記した構成により、充放電回路４０は、各種の充放電制御信号（ＰＲＥ、ＳＨＴＢ、ＬＮＧＢ、ＭＣＡＰ）に応じて、メインビット線ＭＢＲ及びＭＢＣＲに電荷を充電し、夫々に電荷を蓄積させる。その後、充放電回路４０は、充電された電荷を放電し、その放電に伴って流れる電流をメインビット線ＭＢＬ及びＭＢＣＬを介してマルチプレクサ３０Ａ及び３０Ｂに送出する。

センスアンプ５０は、コントローラ２０から送出された各種のセンスアンプ制御信号として、夫々が２値（論理レベル０又は１）のイネーブル信号ＳＡＥＢ及びラッチ信号ＬＡＴを受ける。センスアンプ５０には、メインビット線ＭＢＲ及びＭＢＣＲ各々の一端が接続されている。

図４は、センスアンプ５０の内部構成の一例を示す回路図である。図４に示すように、センスアンプ５０は、差動部ＤＦ、電流電圧変換部ＣＶ、ラッチ部ＬＴ１及びＬＴ２から構成される。

差動部ＤＦは、ｐチャネルＭＯＳ型のトランジスタＭ１～Ｍ３、Ｍ７及びＭ８、ｎチャネルＭＯＳ型のトランジスタＭ４～Ｍ６を含む。

トランジスタＭ１のソースには電源電位ＶＤＤが印加されており、トランジスタＭ１のドレインにはトランジスタＭ２及びＭ３各々のソースが接続されている。トランジスタＭ１は、自身のゲートでイネーブル信号ＳＡＥＢを受け、当該イネーブル信号ＳＡＥＢが論理レベル０を表す場合にだけ電源電位ＶＤＤをトランジスタＭ２及びＭ３各々のソースに印加する。

トランジスタＭ２のドレインはノードＬａに接続されており、ゲートにはメインビット線ＭＢＲが接続されている。トランジスタＭ２は、メインビット線ＭＢＲの電圧が自身の閾値電圧より低い場合に、当該メインビット線ＭＢＲの電圧に対応した電流Ｉ１をノードＬａに送出する。

トランジスタＭ３のドレインはノードＬｂに接続されており、ゲートにはメインビット線ＭＢＣＲが接続されている。トランジスタＭ３は、メインビット線ＭＢＣＲの電圧が自身の閾値電圧より低い場合に、当該メインビット線ＭＢＣＲの電圧に対応した電流Ｉ２をノードＬｂに送出する。

トランジスタＭ４のドレインはノードＬａに接続されており、ドレインはノードＬｂに接続されている。トランジスタＭ４は、自身のゲートでイネーブル信号ＳＡＥＢを受け、当該イネーブル信号ＳＡＥＢが論理レベル１を表す場合にだけオン状態となって、ノードＬａとノードＬｂとを短絡する。

トランジスタＭ５のソースには接地電位が印加されており、ドレインにはノードＬａが接続されている。トランジスタＭ５は、自身のゲートでイネーブル信号ＳＡＥＢを受け、当該イネーブル信号ＳＡＥＢが論理レベル１を表す場合にだけオン状態となって、ノードＬａに接地電位を印加する。

トランジスタＭ６のソースには接地電位が印加されており、ドレインにはノードＬｂが接続されている。トランジスタＭ６は、自身のゲートでイネーブル信号ＳＡＥＢを受け、当該イネーブル信号ＳＡＥＢが論理レベル１を表す場合にだけオン状態となって、ノードＬｂに接地電位を印加する。

トランジスタＭ７のソースはノードＬａに接続されており、ドレインはノードＬ１に接続されている。トランジスタＭ７は、自身のゲートでイネーブル信号ＳＡＥＢを受け、当該イネーブル信号ＳＡＥＢが論理レベル０を表す場合にだけオン状態となって、ノードＬａの電流Ｉ１をノードＬ１を介して電流電圧変換部ＣＶに供給する。

トランジスタＭ８のソースはノードＬｂに接続されており、ドレインはノードＬ２に接続されている。トランジスタＭ８は、自身のゲートでイネーブル信号ＳＡＥＢを受け、当該イネーブル信号ＳＡＥＢが論理レベル０を表す場合にだけオン状態となって、ノードＬｂの電流Ｉ２をノードＬ２を介して電流電圧変換部ＣＶに供給する。

上記した構成により、差動部ＤＦは、イネーブル信号ＳＡＥＢが論理レベル０を表す場合にイネーブル状態となる。このイネーブル状態時に、差動部ＤＦは、メインビット線ＭＢＲの電圧に対応した電流Ｉ１をノードＬ１を介して電流電圧変換部ＣＶに供給すると共に、メインビット線ＭＢＣＲの電圧に対応した電流Ｉ２をノードＬ２を介して電流電圧変換部ＣＶに供給する。尚、イネーブル信号ＳＡＥＢが論理レベル１を表す場合には、差動部ＤＦは、上記した動作を停止する。

電流電圧変換部ＣＶは、ｎチャネルＭＯＳ型のトランジスタＭ９及びＭ１０を含む。ト
ランジスタＭ９のドレインはノードＬ１に接続されており、ソースには接地電位が印加されている。トランジスタＭ９のゲートはノードＬ２に接続されている。トランジスタＭ１０のドレインはノードＬ２に接続されており、ソースには接地電位が印加されている。トランジスタＭ１０のゲートはノードＬ１に接続されている。

かかる構成により、電流電圧変換部ＣＶは、電流Ｉ１を、電流Ｉ２の大きさに対応した速度で低下する電圧に変換し、これをノードＬ１を介してラッチＴ１に供給する。更に電流電圧変換部ＣＶは、電流Ｉ２を、上記した電流Ｉ１の大きさに対応した速度で低下する電圧に変換し、これをノードＬ２を介してラッチＴ２に供給する。

ラッチＬＴ１は、ｐチャネルＭＯＳ型のトランジスタＭ１１及びＭ１２、ｎチャネルＭＯＳ型のトランジスタＭ１３、及びインバータＩＶａを含む。

インバータＩＶａは、ノードＬ１の電圧が自身の閾値電圧を超えた場合に論理レベル０、当該ノードＬ１の電圧が閾値電圧以下となる場合には論理レベル１を有する信号を、読出信号ＲＤＬとして出力する。

トランジスタＭ１１のソースには電源電位ＶＤＤが印加されており、ドレインはトランジスタＭ１２のソースに接続されている。トランジスタＭ１１は、自身のゲートでラッチ信号ＬＡＴを受け、当該ラッチ信号ＬＡＴが論理レベル０を表す場合に電源電位ＶＤＤをトランジスタＭ１２のソースに印加する。

トランジスタＭ１２のドレインはノードＬ１に接続されており、ゲートには読出信号ＲＤＬが供給されている。トランジスタＭ１２は、トランジスタＭ１１から電源電位ＶＤＤが供給されており、且つ読出信号ＲＤＬが論理レベル０を表す場合にオン状態となって、電源電位ＶＤＤをノードＬ１に印加する。

トランジスタＭ１３のソースには接地電位が印加されており、ドレインはノードＬ１に接続されている。トランジスタＭ１３は、自身のゲートでラッチ信号ＬＡＴを受け、当該ラッチ信号ＬＡＴが論理レベル１を表す場合にオン状態となって、ノードＬ１に接地電位を印加する。

かかる構成により、ラッチＬＴ１は、論理レベル０のラッチ信号ＬＡＴに応じて、ノードＬ１の電圧を取り込み、その電圧がインバータＩＶａの閾値電圧を超えている場合には論理レベル０、閾値電圧以下である場合には論理レベル１の読出信号ＲＤＬを出力する。この際、論理レベル１を表すイネーブル信号ＳＡＥＢによって差動部ＤＦが動作を停止していても、トランジスタＭ１２の動作により、読出信号ＲＤＬにて表される値（論理レベル１又は０）は保持される。

ラッチＬＴ２は、ｐチャネルＭＯＳ型のトランジスタＭ２１及びＭ２２、ｎチャネルＭＯＳ型のトランジスタＭ２３、及びインバータＩＶｂを含む。

インバータＩＶｂは、ノードＬ２の電圧が自身の閾値電圧を超えた場合に論理レベル０、当該ノードＬ２の電圧が閾値電圧以下となる場合には論理レベル１を有する信号を、読出信号ＲＤＬＣとして出力する。

トランジスタＭ２１のソースには電源電位ＶＤＤが印加されており、ドレインはトランジスタＭ２２のソースに接続されている。トランジスタＭ２１は、自身のゲートでラッチ信号ＬＡＴを受け、当該ラッチ信号ＬＡＴが論理レベル０を表す場合に電源電位ＶＤＤをトランジスタＭ２２のソースに印加する。

トランジスタＭ２２のドレインはノードＬ２に接続されており、ゲートには読出信号ＲＤＬＣが供給されている。トランジスタＭ２２は、トランジスタＭ２１から電源電位ＶＤＤが供給されており、且つ読出信号ＲＤＬＣが論理レベル０を表す場合にオン状態となって、電源電位ＶＤＤをノードＬ２に印加する。

トランジスタＭ２３のソースには接地電位が印加されており、ドレインはノードＬ２に接続されている。トランジスタＭ２３は、自身のゲートでラッチ信号ＬＡＴを受け、当該ラッチ信号ＬＡＴが論理レベル１を表す場合にオン状態となって、ノードＬ２に接地電位を印加する。

かかる構成により、ラッチＬＴ２は、論理レベル０のラッチ信号ＬＡＴに応じて、ノードＬ２の電圧を取り込み、その電圧がインバータＩＶｂの閾値電圧を超えている場合には論理レベル０、閾値電圧以下である場合には論理レベル１の読出信号ＲＤＬＣを出力する。この際、論理レベル１を表すイネーブル信号ＳＡＥＢによって差動部ＤＦが動作を停止していても、トランジスタＭ２２の動作により、読出信号ＲＤＬＣにて表される値（論理レベル１又は０）は保持される。

上記構成により、センスアンプ５０は、充放電回路４０での放電動作に伴いメインビット線に流れた電流によってメインビット線ＭＢＲ及びＭＢＣＲに夫々生じた電位を、両電位のうちで高い方の電位が電源電位、低い方の電位が接地電位となるように増幅する。そして、センスアンプ５０は、メインビット線ＭＢＲの電位を増幅して得られた電位（電源電位又は接地電位）を有する読出信号ＲＤＬ、及びメインビット線ＭＢＣＲの電位を増幅して得られた電位（接地電位又は電源電位）を有する読出信号ＲＤＬＣを出力する。つまり、センスアンプ５０は、互いに異なる論理レベル（電源電位又は接地電位）を有する一対の差動信号として、読出信号ＲＤＬ及びＲＤＬＣを出力する。

以下に、図１に示す半導体メモリ１００からデータを読み出す際に充放電回路４０で実施される充電及び放電動作について説明する。

充放電回路４０は、先ず、論理レベル０のプリチャージ信号ＰＲＥに応じて、メインビット線（ＭＢＲ、ＭＢＣＲ、ＭＢＭ、ＭＢＣＭ）に電荷を充電する。

尚、充放電回路４０は、充電によってメインビット線に蓄積する電荷量を、配線容量調整信号ＬＮＧＢ及びＳＨＴＢ、付加容量調整信号ＭＣＡＰによって３段階にて調整可能である。

例えば、図５に示すように、論理レベル１の配線容量調整信号ＳＨＴＢ、論理レベル０の配線容量調整信号ＬＮＧＢ、及び論理レベル０の付加容量調整信号ＭＣＡＰを受けると、充放電回路４０は、蓄積される電荷量が小さい充電モードＡによる充電処理を行う。

図６は、充電モードＡでの充放電回路４０内の状態を簡略的に表す回路図である。

図６に示すように、充電モードＡでは、メインビット線ＭＢＬ、ＭＢＭ及びＭＢＲの経路に挿入されているトランスミッションゲートＴ１１がオン状態、トランスミッションゲートＴ１２がオフ状態に設定される。また、当該充電モードＡでは、メインビット線ＭＢＣＬ、ＭＢＣＭ及びＭＢＣＲの経路に挿入されているトランスミッションゲートＴ２１がオン状態、トランスミッションゲートＴ２２がオフ状態に設定される。更に、当該充電モードＡでは、図６に示すように、トランスミッションゲートＴ１３及びＴ２３が共にオフ状態に設定される。これにより、ＭＯＳキャパシタＣ１１とメインビット線ＭＢＲとの接続が遮断され、ＭＯＳキャパシタＣ２１とメインビット線ＭＢＣＲとの接続が遮断される。

ここで、論理レベル０のプリチャージ信号ＰＲＥを受けると、トランジスタＱ１２がオン状態となり、図６の破線に示すように、トランジスタＱ１２から充電電流がメインビット線ＭＢＲに流れ込む。これにより、図６に示すように、メインビット線ＭＢＲに寄生する配線容量ｆｄ１に電荷が蓄積される。また、論理レベル０のプリチャージ信号ＰＲＥを受けると、トランジスタＱ２２がオン状態となり、図６の破線に示すように、充電電流がトランジスタＱ２２からメインビット線ＭＢＣＲに流れ込む。これにより、図６に示すようにメインビット線ＭＢＣＲに寄生する配線容量ｆｄ１に電荷が蓄積される。

また、例えば図５に示すように、論理レベル０の配線容量調整信号ＳＨＴＢ、論理レベル１の配線容量調整信号ＬＮＧＢ、及び論理レベル０の付加容量調整信号ＭＣＡＰを受けると、充放電回路４０は充電モードＢによる充電処理を行う。充電モードＢでは、充電モードＡに比べて、メインビット線の経路中において充電対象となる配線長が大きい、つまり配線容量が大きい。

図７は、充電モードＢでの充放電回路４０内の状態を簡略的に表す回路図である。

図７に示すように、充電モードＢでは、メインビット線ＭＢＣＬ、ＭＢＣＭ及びＭＢＣＲの経路に挿入されているトランスミッションゲートＴ１１がオフ状態、トランスミッションゲートＴ１２がオン状態に設定される。また、当該充電モードＢでは、メインビット線ＭＢＣＬ、ＭＢＣＭ及びＭＢＣＲの経路に挿入されているトランスミッションゲートＴ２１がオフ状態、トランスミッションゲートＴ２２がオン状態に設定される。更に、当該充電モードＢでは、図７に示すように、トランスミッションゲートＴ１３及びＴ２３が共にオフ状態に設定される。これにより、ＭＯＳキャパシタＣ１１とメインビット線ＭＢＲとの接続が遮断され、ＭＯＳキャパシタＣ２１とメインビット線ＭＢＣＲとの接続が遮断される。

ここで、論理レベル０のプリチャージ信号ＰＲＥを受けると、トランジスタＱ１２がオン状態となり、図７の破線に示すように、トランジスタＱ１２から充電電流がメインビット線ＭＢＲ、トランスミッションゲートＴ１２、及びメインビット線ＭＢＭに流れ込む。これにより、図７に示すようにメインビット線ＭＢＲに寄生する配線容量ｆｄ１、及びメインビット線ＭＢＭに寄生する配線容量ｆｄ２に電荷が蓄積される。また、論理レベル０のプリチャージ信号ＰＲＥを受けると、トランジスタＱ２２がオン状態となり、図７の破線に示すように、充電電流がトランジスタＱ２２からメインビット線ＭＢＣＲ、トランスミッションゲートＴ２２、及びメインビット線ＭＢＣＭに流れ込む。これにより、メインビット線ＭＢＣＲに寄生する配線容量ｆｄ１、及びメインビット線ＭＢＣＭに寄生する配線容量ｆｄ２に電荷が蓄積される。

また、例えば、図５に示すように、論理レベル０の配線容量調整信号ＳＨＴＢ、論理レベル１の配線容量調整信号ＬＮＧＢ、及び論理レベル１の付加容量調整信号ＭＣＡＰを受けると、充放電回路４０は充電モードＣによる充電処理を行う。充電モードＣでは、メインビット線の経路中において充電対象となる配線長は充電モードＢの場合と等しいものの、蓄積される電荷量は充電モードＢに比べて大きくなる。

図８は、充電モードＣでの充放電回路４０内の状態を簡略的に表す回路図である。

図８に示すように、充電モードＣでは、メインビット線ＭＢＣＬ、ＭＢＣＭ及びＭＢＣＲの経路に挿入されているトランスミッションゲートＴ１１がオフ状態、トランスミッシ
ョンゲートＴ１２がオン状態に設定される。また、当該充電モードＣでは、メインビット線ＭＢＣＬ、ＭＢＣＭ及びＭＢＣＲの経路に挿入されているトランスミッションゲートＴ２１がオフ状態、トランスミッションゲートＴ２２がオン状態に設定される。

更に、当該充電モードＣでは、図８に示すように、トランスミッションゲートＴ１３及びＴ２３が共にオン状態に設定される。これにより、ＭＯＳキャパシタＣ１１とメインビット線ＭＢＲとが電気的に接続され、ＭＯＳキャパシタＣ２１とメインビット線ＭＢＣＲとが電気的に接続される。

ここで、論理レベル０のプリチャージ信号ＰＲＥを受けると、トランジスタＱ１２がオン状態となる。よって、図８の破線に示すように、トランジスタＱ１２から充電電流がメインビット線ＭＢＲ、トランスミッションゲートＴ１２、メインビット線ＭＢＭ、並びにトランスミッションゲートＴ１３、及びＭＯＳキャパシタＣ１１に流れ込む。これにより、図８に示すようにメインビット線ＭＢＲに寄生する配線容量ｆｄ１、メインビット線ＭＢＭに寄生する配線容量ｆｄ２、及びＣＭＯＣキャパシタＣ１１の静電容量ｆｄ０に電荷が蓄積される。

また、論理レベル０のプリチャージ信号ＰＲＥを受けると、トランジスタＱ２２がオン状態となる。よって、図８の破線に示すように、充電電流がトランジスタＱ２２からメインビット線ＭＢＣＲ、トランスミッションゲートＴ２２、メインビット線ＭＢＣＭ、並びにトランスミッションゲートＴ２３、及びＭＯＳキャパシタＣ２１に流れ込む。これにより、メインビット線ＭＢＣＲに寄生する配線容量ｆｄ１、メインビット線ＭＢＣＭに寄生する配線容量ｆｄ２、及びＣＭＯＣキャパシタＣ２１の静電容量ｆｄ０に電荷が蓄積される。

充放電回路４０は、上記した充電モードＡ、Ｂ又はＣでの充電動作の終了後、論理レベル１のプリチャージ信号ＰＲＥに応じて以下のように、メインビット線に蓄積した電荷を放電させる。

例えば、充電モードＡによる充電動作の終了後に、論理レベル１のプリチャージ信号ＰＲＥを受けると、図９に示すように、充放電回路４０のトランスミッションゲートＴ１１、Ｔ１２、Ｔ２１及びＴ２２が全てオン状態に設定される。これにより、メインビット線ＭＢＲに寄生する配線容量ｆｄ１に蓄積されていた電荷が図９の破線に示すように、ＭＢＲ、Ｔ１２、ＭＢＭ、Ｔ１１、及びＭＢＬを介してマルチプレクサ３０Ａに送出される。更に、メインビット線ＭＢＣＲに寄生する配線容量ｆｄ１に蓄積されていた電荷が、図９の破線に示すように、ＭＢＣＲ、Ｔ２２、ＭＢＣＭ、Ｔ２１、及びＭＢＣＬを介してマルチプレクサ３０Ｂに送出される。

また、例えば、充電モードＢによる充電動作の終了後に、論理レベル１のプリチャージ信号ＰＲＥを受けると、図１０に示すように、充放電回路４０のトランスミッションゲートＴ１１、Ｔ１２、Ｔ２１及びＴ２２が全てオン状態に設定される。これにより、メインビット線ＭＢＲに寄生する配線容量ｆｄ１、及びメインビット線ＭＢＭに寄生する配線容量ｆｄ２に夫々蓄積されていた電荷が図１０の破線に示すように、ＭＢＲ、Ｔ１２、ＭＢＭ、Ｔ１１、及びＭＢＬを介してマルチプレクサ３０Ａに送出される。更に、メインビット線ＭＢＣＲに寄生する配線容量ｆｄ１、メインビット線ＭＢＣＭに寄生する配線容量ｆｄ２に夫々蓄積されていた電荷が図１０の破線に示すように、ＭＢＣＲ、Ｔ２２、ＭＢＣＭ、Ｔ２１、及びＭＢＣＬを介してマルチプレクサ３０Ｂに送出される。

すなわち、充電モードＡによる充電実行後の放電によって送出される電荷よりも、配線容量ｆｄ２に対応した分だけ電荷量が多い電荷がマルチプレクサ３０Ａ及び３０Ｂに送出
されるのである。

また、例えば、充電モードＣによる充電動作の終了後に、論理レベル１のプリチャージ信号ＰＲＥを受けると、図１１に示すように、充放電回路４０のトランスミッションゲートＴ１１～Ｔ１３、Ｔ２１～Ｔ２３が全てオン状態に設定される。これにより、メインビット線ＭＢＲに寄生する配線容量ｆｄ１、メインビット線ＭＢＭに寄生する配線容量ｆｄ２、及びＭＯＳキャパシタＣ１１の静電容量ｆｄ０に夫々蓄積されていた電荷が図１１の破線に示すように、Ｔ１３、ＭＢＲ、Ｔ１２、ＭＢＭ、Ｔ１１、及びＭＢＬを介してマルチプレクサ３０Ａに送出される。更に、メインビット線ＭＢＣＲに寄生する配線容量ｆｄ１、メインビット線ＭＢＣＭに寄生する配線容量ｆｄ２、及びＭＯＳキャパシタＣ２１の静電容量ｆｄ０に夫々蓄積されていた電荷が図１１の破線に示すように、Ｔ２３、ＭＢＣＲ、Ｔ２２、ＭＢＣＭ、Ｔ２１、及びＭＢＣＬを介してマルチプレクサ３０Ｂに送出される。

すなわち、充電モードＢによる充電実行後の放電によって送出される電荷よりも、静電容量ｆｄ０に対応した分だけ電荷量が多い電荷がマルチプレクサ３０Ａ及び３０Ｂに送出されるのである。

ここで、マルチプレクサ３０Ａは、メインビット線ＭＢＬを介して受けた電荷を、ビット線ＢＬ０～ＢＬｎのうちの１つのビット線ＢＬ（ｋ）を介してメモリセルＭＣ（ｋ）に送出する。また、マルチプレクサ３０Ｂは、メインビット線ＭＢＣＬを介して受けた電荷を、ビット線ＢＬＣ０～ＢＬＣｎのうちの１つのビット線ＢＬＣ（ｋ）を介してメモリセルＭＣＣ（ｋ）に送出する。

これにより、メモリセルＭＣ（ｋ）に書き込まれていたデータ（論理レベル０又は１）に対応した読出電流が、ビット線ＢＬ（ｋ）、マルチプレクサ３０Ａ、ＭＢＬ、Ｔ１１、ＭＢＭ、Ｔ１２及びＭＢＲに流れる。よって、この読出電流に応じてメインビット線ＭＢＲの電位が上昇する。更に、メモリセルＭＣＣ（ｋ）に書き込まれていたデータ（論理レベル０又は１）に対応した読出電流が、ビット線ＢＬＣ（ｋ）、マルチプレクサ３０Ｂ、ＭＢＣＬ、Ｔ２１、ＭＢＣＭ、Ｔ２２及びＭＢＣＲに流れる。よって、この読出電流に応じてメインビット線ＭＢＣＲの電位が上昇する。

センスアンプ５０は、当該メインビット線ＭＢＲの電位とメインビット線ＭＢＣＲの電位との電位差を増幅することにより、前述したように、互いに異なる論理レベルを有する差動出力として、読出信号ＲＤＬ及びＲＤＬＣを出力する。

ところで、製造上のバラツキ等に伴い、上記した充放電回路４０の充電動作（充電モードＡ～Ｃ）によってメインビット線に蓄積される電荷量にはバラツキが生じる。

例えば、図６に示す充電モードＡによる充電処理を行うと、メインビット線ＭＢＲ（ＭＢＣＲ）に蓄積した電荷量が所望量よりも少なくなる場合がある。このような電荷の蓄積状態から電荷の放電を行うと、放電開始直後においてメインビット線ＭＢＲ及びＭＢＣＲの電圧が共にセンスアンプ５０のトランジスタＭ２及びＭ３の閾値を大幅に下回るほど低下する場合がある。この際、メインビット線ＭＢＲ及びＭＢＣＲに異なる電流量の読出電流が流れるが、この読出電流によってメインビット線ＭＢＲ及びＭＢＣＲに反映される電位の変化分は微量であるため、センスアンプ５０が誤動作する虞があった。

そこで、このような場合には、配線容量調整信号ＳＨＴＢ及びＬＮＧＢにより、図６に示す充電モードＡに代えて、充電対象となるメインビット線の配線長を増やすことで配線容量を増加した、図７に示す充電モードＢを実行させるように充放電回路４０を制御する
。

充電モードＢでは、トランジスタＱ１２（Ｑ２２）が充電対象とするメインビット線ＭＢＭ及びＭＢＲ（ＭＢＣＬ及びＭＢＣＲ）による総配線長は、充電モードＡで充電対象となるメインビット線ＭＢＲ（ＭＢＣＲ）の配線長よりも長い。

よって、充電モードＢで充電対象となるメインビット線ＭＢＬ及びＭＢＲ（ＭＢＣＬ及びＭＢＣＲ）の配線容量［ｆｄ１＋ｆｄ２］も、充電モードＡで充電対象となるメインビット線ＭＢＬの配線容量ｆｄ１よりも大きくなる。したがって、充電モードＢの実行によって配線容量［ｆｄ１＋ｆｄ２］に蓄積される電荷量は、充電モードＡの実行によって配線容量ｆｄ１に蓄積される電荷量よりも多くなる。

これにより、充電モードＢを実行した場合には、充電モードＡを実行した場合に比べて、放電開始直後のメインビット線ＭＢＲ（ＭＢＣＲ）の電圧低下量が抑えられる。つまり、メインビット線ＭＢＲ（ＭＢＣＲ）の電圧をセンスアンプ５０のトランジスタＭ２（Ｍ３）の閾値に近づけることが可能となる。

よって、センスアンプ５０は、放電開始後に一対のメモリセルＭＣ（ｋ）及びＭＣＣ（ｋ）に夫々流れた読出電流によってメインビット線ＭＢＲ及びＭＢＣＲに生じた、互いに異なる電位のうちの一方を電源電位、他方を接地電位に増幅することが可能となる。

尚、かかる充電モードＢによってもメインビット線に蓄積される電荷量が不十分である場合には、配線容量調整信号ＳＨＴＢ、ＬＮＧＢ、及び付加容量調整信号ＭＣＡＰにより、図８に示す充電モードＣを実行させるように充放電回路４０を制御する。

充電モードＣでは、ＭＯＳキャパシタＣ１１（Ｃ２１）がメインビット線ＭＢＲ（ＭＢＣＲ）に接続される。よって、充電モードＢを実行する場合に比べて、ＭＯＳキャパシタＣ１１（Ｃ２１）の静電容量の分だけ、メインビット線ＭＢＲ（ＭＢＣＲ）に蓄積される電荷量が大きくなる。これにより、充電モードＣを実行した場合には、充電モードＢを実行した場合に比べて、放電開始直後のメインビット線ＭＢＲ（ＭＢＣＲ）の電圧低下量を抑えることができる。

また、製造上のバラツキ等に伴い、例えば図７に示す充電モードＢによる充電処理を行うと、メインビット線ＭＢＲ及びＭＢＣＲに蓄積した電荷量が所望量よりも大幅に多くなる場合がある。このような電荷の蓄積状態から電荷の放電を行うと、放電開始直後においてもメインビット線ＭＢＲ及びＭＢＣＲ各々の電圧が共にセンスアンプ５０のトランジスタＭ２及びＭ３の閾値を大幅に上回る場合があり、センスアンプ５０が動作しないという問題が生じる。

そこで、このような場合には、配線容量調整信号ＳＨＴＢ及びＬＮＧＢにより、図７に示す充電モードＢに代えて図６に示す充電モードＡを実行させるように充放電回路４０を制御する。充電モードＡの実行により、メインビット線に蓄積される電荷量が少なくなるので、メインビット線ＭＢＲ及びＭＢＣＲ各々の電圧をセンスアンプ５０のトランジスタＭ２及びＭ３の閾値の近傍まで低下させることが可能となる。これにより、センスアンプ５０が動作し、データの読出しが行われるようになる。

以上のように、半導体メモリ装置１００では、データ読出時に実行するメインビット線の充電によって蓄積される電荷量を、調整信号（ＬＮＧＢ、ＳＨＴＢ、ＭＣＡＰ）に応じて調整することができる。これにより、放電開始直後のメインビット線の電圧を、当該電圧をゲートで受けるセンスアンプ５０のトランジスタＭ２（Ｍ３）の閾値近傍の電圧値に
到らせることが可能となる。よって、製造上のバラツキに伴い、充電によってメインビット線に蓄積される電荷量にバラツキが生じても、メモリセルに書き込まれているデータを正しく読出すことが可能となる。

尚、図３に示す充放電回路４０では、第１のメインビット線（ＭＢＬ、ＭＢＭ、ＭＢＲ）の経路中の夫々異なる位置に、オフ状態時には当該経路の遮断を行い、オン状態時には接続する２つのトランスミッションゲートＴ１１及びＴ１２を挿入している。しかしながら、この第１のメインビット線に挿入するトランスミッションゲートの数は２つに限定されず、３つ以上の複数であっても良い。また、第２のメインビット線（ＭＢＣＬ、ＭＢＣＭ、ＭＢＣＲ）の経路中の夫々異なる位置にも、オフ状態時には当該経路の遮断を行い、オン状態時には接続する２つのトランスミッションゲートＴ２１及びＴ２２が挿入されているが、当該トランスミッションゲートの数についても、同様に３つ以上の複数であっても良い。

また、図３に示す実施例では、トランスミッションゲートＴ１１～Ｔ１３、及びＴ２１～Ｔ２３としてＣＭＯＳ型のトランスミッションゲートを採用している。しかしながら、トランスミッションゲートＴ１１～Ｔ１３、及びＴ２１～Ｔ２３としては、例えばｐチャネル型又はｎチャネル型のトランスミッションゲート、或いはバイポーラ型のトランジスタ等のスイッチング素子を用いるようにしても良い。

尚、メインビット線（ＭＢＬ、ＭＢＭ及びＭＢＲ、またはＭＢＣＬ、ＭＢＣＭ、ＭＢＣＲ）の経路中に複数のスイッチング素子を挿入する場合には、配線容量調整信号として、当該スイッチング素子の数に対応した段階で充電対象とする配線長を表すものを採用する。更に、充放電回路４０に含まれる充放電制御部ＪＨＰが、メインビット線の充電時には、複数のスイッチ素子のうちの配線容量調整信号に応じた１つのスイッチ素子をオフ状態、他のスイッチ素子をオン状態に設定する。

具体的には、充放電制御部ＪＨＰは、配線容量調整信号によって表される配線長が大きいほど、メインビット線の一端、つまりセンスアンプ５０とメインビット線との接続点からの配線長が長い位置に配置されている１つのスイッチ素子をオフ状態に設定する。この間、充電部としてのトランジスタＱ１２（Ｑ２２）が、メインビット線の経路中において上記したメインビット線の一端に最も近い位置に配置されているスイッチ素子（Ｔ１２、Ｔ２２）と、このメインビット線の一端との間に電圧を印加することで電荷を充電する。その後、充放電制御部ＪＨＰが、この１つのスイッチ素子をオン状態に切り替えることによりメインビット線に充電された電荷を放電させるのである。

要するに、半導体メモリ１００としては、以下のような充放電回路及びセンスアンプを有するものであれば良い。充放電回路（４０）は、複数のメモリセル（ＭＣ０～ＭＣｎ、ＭＣＣ０～ＭＣＣｎ）のうちの１つに接続されているメインビット線（ＭＢＬ、ＭＢＭ、ＭＢＲ、ＭＢＣＬ、ＭＢＣＭ、ＭＢＣＲ）に電荷を充電し、充電された電荷を放電させる。センスアンプ（５０）は、メインビット線の一端に接続されており、上記した放電に伴いメインビット線に流れた電流によって当該メインビット線に生じた電圧を増幅して読出信号を生成する。尚、充放電回路は、以下の充電部、複数のスイッチ素子、及び充放電制御部を含む。

充電部（Ｑ１２、Ｑ２２）は、メインビット線に電圧（ＶＤＤ）を印加してこのメインビット線に電荷を充電する。複数のスイッチ素子（Ｔ１１及びＴ１２、又はＴ２１及びＴ２２）は、メインビット線の経路中における夫々異なる位置に挿入して配置されており、夫々がオフ状態時には経路の遮断を行い、オン状態時には経路の接続を行う。充放電制御部（ＪＨＰ）は、調整信号（ＬＮＧＢ、ＳＨＴＢ）を受け、充電部によるメインビット線
の充電時には複数のスイッチ素子のうちの調整信号に応じた１つのスイッチ素子をオフ状態、他のスイッチ素子をオン状態に設定する。その後、充放電制御部は、この１つのスイッチ素子をオン状態に切り替えることによりメインビット線に充電された電荷を放電させる。

１０Ａ、１０Ｂ メモリセルブロック
２０ コントローラ
４０ 充放電回路
５０ センスアンプ
ＪＨＰ 充放電制御部
Ｑ１２、Ｑ２２ トランジスタ
Ｔ１１～Ｔ１３ トランスミッションゲート

Claims (10)

1. 複数のメモリセルと、
   前記複数のメモリセルのうちの１つに接続されているメインビット線と、
   前記メインビット線との接続点から電圧を印加する充電部と、前記メインビット線の経路中における前記接続点と前記メインビット線の一端との間に配置された複数のスイッチと、前記充電部及び前記複数のスイッチの制御を行う充放電制御部と、を含む充放電回路と、
   前記メインビット線の他端に接続され、前記メインビット線の電圧を増幅するセンスアンプと、を有することを特徴とする半導体装置。
2. 前記充放電制御部は、前記複数のスイッチを個別にオン状態又はオフ状態に制御することを特徴とする請求項１に記載の半導体装置。
3. 前記充放電制御部は、前記メインビット線の配線長を表す調整信号が入力され、該調整信号に応じて前記充電部及び前記複数のスイッチを制御することを特徴とする請求項１又は２に記載の半導体装置。
4. 前記調整信号を供給するコントローラを含むことを特徴とする請求項３に記載の半導体装置。
5. 前記充電部は、前記メインビット線を電源電位に接続して前記メインビット線に電圧を印加し、
   前記複数のスイッチは、前記充放電制御部の制御に応じて前記メインビット線の前記経路を遮断又は接続を行うことを特徴とする請求項１～４のいずれか１に記載の半導体装置。
6. 前記充放電制御部は、充電時には前記複数のスイッチのうちの前記調整信号に応じた１つのスイッチを制御して前記メインビット線の前記経路を遮断させることで、前記メインビット線における前記１つのスイッチよりも前記メインビット線の前記他端側を充電対象部分とし、その後、前記１つのスイッチを制御して前記メインビット線の前記経路を接続させることで、前記充電対象部分に充電された電荷を前記メインビット線の前記一端側に放電させることを特徴とする請求項３又は４に記載の半導体装置。
7. 前記充放電制御部は、前記調整信号によって表される前記配線長が大きいほど、前記メインビット線の前記他端からの前記配線長が長い位置に配置されている１つのスイッチを制御して前記メインビット線の前記経路を遮断することを特徴とする請求項３又は４に記載の半導体装置。
8. 前記充放電回路は、前記メインビット線の前記経路中における前記接続点と前記メインビット線の前記他端の間に配置されたキャパシタとキャパシタ付加スイッチとを含み、
   前記キャパシタは一端が接地され、他端が前記キャパシタ付加スイッチに接続され、
   前記キャパシタ付加スイッチは一端が前記メインビット線に接続されていることを特徴とする請求項１～７のいずれか１に記載の半導体装置。
9. 前記複数のスイッチの各々はトランスファーゲートであることを特徴とする請求項１～８のいずれか１に記載の半導体装置。
10. 前記キャパシタは、ＭＯＳキャパシタであり、
    前記キャパシタ付加スイッチはトランスファーゲートであることを特徴とする請求項８に記載の半導体装置。

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