JP6529677B2 - 強誘電体ランダムアクセスメモリ用のハイブリッド基準発生 - Google Patents

Description

優先権

本出願は、２０１６年３月３日に出願された米国仮特許出願第６２／３０２，９２２号の優先権の利益を主張して、２０１６年６月１０日に出願された米国特許出願第１５／２７９，０７０号の国際出願であり、その両出願とも引用することにより本明細書に組み込まれるものとする

本出願は、概して、不揮発性（ＮＶ）メモリデバイスに関し、特に、強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）デバイス用の基準信号／電圧の発生に関する。

動作電源が利用できないときでもそのデータを保持するメモリは不揮発性メモリとして分類される。不揮発性メモリの例としては、ＮＶＳＲＡＭ、Ｆ−ＲＡＭ、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ）及びフラッシュメモリがある。このクラスのメモリは、電源が除去された後も又は電源が動作中に中断されたときも重要データを保存しなければならない用途に使用することができる。

メモリデバイス又はセルのための基準電圧は、メモリデバイス又はセルに蓄積／発生された電荷に依存して、記憶データ値を“０”とみなすべきか“１”とみなすべきか分離する電圧レベルである。特定の実施形態では、基準電圧より低いメモリバス上の検出電圧は“０”とみなされ、基準電圧より高い電圧は“１”とみなされ、また逆も同様である。いくつかの実施形態では、基準電圧は一定レベルに維持しても、プログラム可能にしても、又はその組み合わせにしてもよい。

いくつかの不揮発性メモリデバイス、例えばＦ−ＲＡＭデバイスでは、強誘電体キャパシタからの電荷出力、例えばスイッチングターム（switching term）及び非スイッチングターム（non-switching term）等、は温度依存性であり得る。従って、このようなＦ−ＲＡＭデバイスのより正確な読み出し動作を達成し得るように基準電圧をプログラム可能又は可変にするのが有利である。

本開示は限定ではなく例示を目的として添付図面に示される。

本発明の一実施形態による１トランジスタ１キャパシタ（１Ｔ１Ｃ）メモリセルを示す概略図である。 強誘電体ヒステリシスループを示す図である。 Ｆ−ＲＡＭのスイッチングターム（Ｐターム）及び非スイッチングターム（Ｕターム）とビットフェイルカウント（Ｆ−ＲＡＭビット分布）との関係を示す図である。 金属酸化物半導体キャパシタ（ＭＯＳキャパシタ）基準電圧発生アレイを含む本発明の一実施形態によるＦ−ＲＡＭデバイスの一部分を示す概略図である。 １Ｔ１Ｃ基準電圧、Ｐターム及びＵタームの関係を温度の関数として示す図である。 １Ｔ１Ｃ Ｆ−ＲＡＭの信号マージンを温度の関数として示す図である。 ハイブリッド基準電圧発生アレイを含む本発明の一実施形態によるＦ−ＲＡＭデバイスの一部分を示す概略図である。 ハイブリッド基準電圧発生アレイを含む本発明の別の実施形態によるＦ−ＲＡＭデバイスの一部分を示す概略図である。 強誘電体基準信号の倍率の影響を示す図である。 ＭＯＳキャパシタアレイを用いるときの１Ｔ１Ｃ信号マージンと基準発生アレイを用いるときの１Ｔ１Ｃ信号マージンとの関係を温度の関数として示す図である。 ハイブリッドＦ−ＲＡＭデバイスのＰターム信号、Ｕターム信号及びハイブリッド１Ｔ１Ｃ基準信号を温度の関数として示す図である。 不揮発性メモリシステムの一部分を示す概略図である。 本発明の一実施形態によるハイブリッド１Ｔ１Ｃ Ｆ−ＲＡＭデバイスの動作方法を示す代表的なフローチャートである。

以下の詳細な説明では本発明のいくつかの実施形態のよりよい理解を提供するために、多くの具体的な詳細、例えば特定のシステム、コンポーネント、方法などの例について説明する。しかしながら、少なくともいくつかの実施形態はこれらの具体的な詳細説明なしでも実施し得ることは当業者に明らかである。ほかの面では、周知のコンポーネント又は方法は詳細に記述せず、また本明細書に記載する技術が不必要に不明瞭にならないように簡単なブロック図形式で示している。従って、後述される具体的詳細は単なる例示である。特定の実施形態はこれらの例示的詳細から変更することができ、依然として本発明の精神及び範囲に含まれることが意図される。

コンピュータや他の処理装置は開発又は更新された情報又はプログラムをフラッシュメモリ、ＥＥＰＲＯＭ、Ｆ−ＲＡＭ等のＮＶメモリに格納することは、停電やミステイクの場合にデータを回復することができるために、通常行われている。

[実施形態の概要]
不揮発性メモリ（ＮＶＭ）デバイス用の基準信号を発生するように構成された基準発生回路は、基準信号の第１の信号成分を発生するために１つ又は複数の金属酸化物半導体キャパシタ（ＭＯＳキャパシタ）を有する第１の回路と、基準信号の第２の信号成分を発生するために１つ又は複数の強誘電体キャパシタを有する第２の回路とを含む。一実施形態において、第２の信号成分は温度依存性である。基準信号の第２の信号成分の温度依存性はＮＶＭデバイスの温度特性と一致する。第１及び第２の回路は並列に結合され、基準信号を累積的に生成するように構成される。一実施形態において、第１及び第２の信号成分はそれぞれ複数のスイッチによりプログラム可能である。一実施形態において、第２の回路は強誘電体キャパシタアレイを含み、強誘電体キャパシタアレイは少なくとも１つの強誘電体キャパシタを有する。一実施形態において、複数の強誘電体キャパシタは並列に接続され、第２の信号成分は複数のスイッチによりプログラム可能である。別の実施形態において、第２の回路は複数の強誘電体キャパシタアレイを含み、強誘電体キャパシタアレイの各々は少なくとも１つの強誘電体キャパシタを有する。一実施形態において、複数の強誘電体キャパシタは並列に結合され、強誘電体キャパシタアレイの各々は互いに並列に結合され、第２の信号成分は複数のスイッチによりプログラム可能である。ＮＶＭデバイスは、１トランジスタ１キャパシタ（１Ｔ１Ｃ）構成の少なくとも１つのメモリ強誘電体キャパシタを含む強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）デバイスとし得る。Ｆ−ＲＡＭデバイスの複数のメモリ強誘電体キャパシタの１つ及び第２の回路の少なくとも１つの強誘電体キャパシタはほぼ同じサイズ及び／又は類似の構造的特徴を有するものとし得る。基準信号の第１の信号成分は少なくとも１つのＭＯＳキャパシタの電荷共有により発生され、第２の信号成分は少なくとも１つの強誘電体キャパシタの電荷共有により発生され得る。一実施形態において、基準信号の第２の信号成分は、時間の関数としてＦ−ＲＡＭデバイスの複数のメモリ強誘電体キャパシタの非スイッチターム（Ｕターム）信号に近似的に等しくなるように形成し、基準信号の第１の信号成分は比較的非温度依存で、基準回路の基準信号とＦ−ＲＡＭデバイスのＵターム信号との間にほぼ一定のマージンを提供するように形成することができる。基準信号の第１の信号成分の出力は第１のパストランジスタにより制御することができ、第１のパストランジスタのゲートは読み出しワード線信号に結合することができ、基準信号の第２の信号成分は第２のパストランジスタにより制御することができ、第２のパストランジスタのゲートは強誘電体ワード線信号に結合することができる。一実施形態において、ＮＶＭデバイスの出力信号はセンス増幅器の第１の入力として結合し、基準信号はセンス増幅器の第２の入力として結合することができる。一実施形態において、複数のスイッチによって、電荷共有により第１の信号成分を発生させるために少なくとも１つのＭＯＳキャパシタの第１の量をプログラムするように且つ電荷共有により第２の信号成分を発生するために少なくとも１つの強誘電体キャパシタの第２の量をプログラムするように構成することができる。

一実施形態において、動作方法は、少なくとも１つのＭＯＳキャパシタを備える第１の回路及び少なくとも１つの強誘電体キャパシタを備える第２の回路を有する基準発生回路を準備し、第１及び第２の回路を並列に結合するステップを含む。次に、第１の回路によって第１の信号成分を電荷共有により生成するステップ、第２の回路によって第２の信号成分を電荷共有により生成するステップが続く。その後、第１及び第２の信号成分を合成することにより基準信号を生成するステップ、基準信号をセンス増幅器に第１の入力として結合するステップ、不揮発性（ＮＶＭ）デバイスの信号出力をセンス増幅器の第２の入力として結合するステップが続く。その後、センス増幅器によって、基準信号がＮＶＭデバイスの信号出力より大きい場合にＮＶＭデバイスの第１のデータ値を、及び基準信号がＮＶＭデバイスの信号出力より小さい場合にＮＶＭデバイスの第２のデータ値を、出力するステップが続く。一実施形態において、ＮＶＭデバイスは１Ｔ１Ｃ構造よりなる強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）を含む。本方法は、少なくとも１つのＭＯＳキャパシタ及び少なくとも１つの強誘電体キャパシタをプリチャージ電圧にプリチャージするステップ、複数のスイッチを用いて、少なくとも１つのＭＯＳ及び強誘電体キャパシタを、前記第２の信号成分が温度の関数として前記Ｆ−ＲＡＭの非スイッチングターム（Ｕターム）信号に類似するように且つ前記第１の信号成分が前記基準信号とＵターム信号との間に温度非依存のマージンを提供するようにプログラムされるように設定するステップ、及び前記プリチャージ電圧の大きさを設定するステップが続く。

一実施形態において、メモリシステムは、処理要素と、行及び列に配列された１トランジスタ１キャパシタ（１Ｔ１Ｃ）強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルを含むメモリ部と、ハイブリッド基準発生器とを含み、該ハイブリッド基準発生器は少なくとも１つのＭＯＳキャパシタを含むＭＯＳ回路を含み、該ＭＯＳ回路は温度の関数として大きく変化しない基準信号の第１の信号成分を発生する。前記メモリ部は、更に、少なくとも１つの強誘電体キャパシタを含む強誘電体回路を含み、該強誘電体回路は基準信号の第２の信号成分を発生し、該第２の信号成分は温度依存性とし得る。本メモリシステムは、更に、複数のビット線を含み、同じ列の１Ｔ１ＣＦ−ＲＡＭセルが前記ビット線の１つを共有し、更に前記ビット線を介して前記１Ｔ１Ｃ Ｆ−ＲＡＭセルに結合されたセンス増幅器を含む。一実施形態において、前記センス増幅器は、前記１Ｔ１Ｃ Ｆ−ＲＡＭセルの信号出力を第１の入力として受信し、前記ハイブリッド基準発生器からの前記基準信号を第２の入力として受信するように構成される。一実施形態において、前記強誘電体回路の前記少なくとも１つの強誘電体キャパシタは前記メモリ部の周辺領域に配置され、前記少なくとも１つの強誘電体キャパシタは前記１Ｔ１ＣＦ−ＲＡＭセル内のメモリ強誘電体キャパシタと同様にしてよい。別の実施形態において、前記強誘電体回路の強誘電体キャパシタは前記ＭＯＳ回路に隣接して配置され、前記強誘電体キャパシタはダイ面積を保つために前記ＭＯＳキャパシタのいくつかと置換される。

次に、発生される基準電圧に温度依存成分を組み込むことができる強誘電体キャパシタベースのメモリデバイス用のハイブリッド基準電圧発生回路及び該回路を動作する方法の実施形態を添付図面を参照して説明する。図面は概略図にすぎず、限定ではない。図面において、要素のいくつかの寸法は説明のために拡大され、一定の縮尺で描かれていない。寸法及び相対寸法は主題の実施化に対応しないかもしれない。明瞭のために、本発明の装置及び方法に関連しない、一般的に且つ具体的に広く知られている入力デバイス及び動作方法の多くの詳細は以下の説明から省略されている。

図１は、本発明の一実施形態による１トランジスタ１キャパシタ（１Ｔ１Ｃ）強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セル９０を示す概略図である。一実施形態では、ＩＴＩＣＦ−ＲＡＭセル９０は、強誘電体キャパシタ（Ｆ−ＲＡＭ強誘電体キャパシタ）９６等の不揮発性要素、ｎチャネル又はｐチャネルパス電界効果トランジスタ（パストランジスタ）９８、及びビット線キャパシタ９２を含むことができ、ビット線キャパシタ９２は金属酸化物半導体（ＭＯＳ）キャパシタ又は単に寄生キャパシタとしてよい。Ｆ−ＲＡＭ強誘電体キャパシタ９６は２つの導電性プレートの間に強誘電体層が配置された構造又は従来知られる他の類似の構造を含み得る。一実施形態では、Ｆ−ＲＡＭ強誘電体キャパシタ９６の一方のプレートはプレート線９４に結合することができ、他方のプレートはパストランジスタ９８のソース−ドレインパスを介してビット線９９に結合することができる。パストランジスタ９８のゲートはワード線９７に結合し、ワード線信号により制御されるように構成することができる。一実施形態では、Ｆ−ＲＡＭセル９０の読み出し及び書き込みはプレート線信号、ビット線信号及びワード線信号をプログラミングすることによって実行される。従って、Ｆ−ＲＡＭ強誘電体キャパシタ９６のデータ値“０”又は“１”を表す分極状態は所望の記憶データ値に応じて反転され、維持され及び出力され得る。特定の実施形態では、多数の１Ｔ１ＣＦ−ＲＡＭセル９０をＦ−ＲＡＭアレイに配列することができ（図示せず）、同じ行又は列の各１Ｔ１ＣＦ−ＲＡＭは共通のプレート線９４、ビット線９９及び／又はワード線９７を共有することができる。一実施形態では、読み出し動作中にＦ−ＲＡＭ強誘電体キャパシタ９６に発生した電荷は記憶データがデータ“０”であるか“１”であるかを決定するためにセンス増幅器に出力される。しかしながら、Ｆ−ＲＡＭセルのいくつかの実施形態では、他のタイプのトランジスタ、例えばｐチャネルＦＥＴ、及び異なるタイプのトランジスタ、キャパシタ、抵抗の組み合わせを使用することができることを認識すべきである。

図２は強誘電体ヒステリシスループを示す図であり、この図はＦ−ＲＡＭ強誘電体キャパシタ９６又は類似の強誘電体デバイスの動作を説明するものである。図２に示されるように、例えばＦ−ＲＡＭ強誘電体キャパシタ等の強誘電体キャパシタは、印加電界がゼロのときでも自発非ゼロ分極を示す。この際立った特徴は、自発分極は反対方向に印加される適度に強い電界によって逆転又は反転され得ることを意味する。従って、分極は現在印加されている電界に依存するのみならず、強誘電体キャパシタの現在の極性にも依存する。非スイッチングターム（Ｕターム又はＵターム信号）は電圧又は電界が印加された後で関連する分極のスイッチングがないときにＦ−ＲＡＭ強誘電体キャパシタ９６に発生される電荷である。スイッチングターム（Ｐターム又はＰターム信号）は分極のスイッチングがあるときに発生される電荷である。１Ｔ１Ｃ構造では、Ｕタームはデータ“０”を表し、Ｐタームはデータ“１”を表すことができ、またいくつかの実施形態においてその逆も可能である。ポシティブ非スイッチングアフターターム（Ｕａターム又はＵａターム信号）は強誘電体キャパシタから電圧又は電界が除去された後で分極のスイッチングがないときに発生される正電荷であるが、ネガティブ非スイッチングアフターターム（Ｄａターム又はＤａターム信号）は同じ条件下で発生される負電荷である。以後の節において、Ｕ，Ｐ，Ｕａ及びＤａターム信号の大きさは電圧タームで表され、他の信号と比較される。

１つの強誘電体キャパシタのみを含む１Ｔ１Ｃ Ｆ−ＲＡＭ構造は、記憶データを表すために１Ｔ１Ｃ Ｆ−ＲＡＭセル内の同じ強誘電体キャパシタのＰタームとＵタームを利用し得る。従って、１Ｔ１ＣＦ−ＲＡＭセルはシングルエンデッドとみなせる。これに対して、２つの強誘電体キャパシタを含む２トランジスタ２キャパシタ（２Ｔ２Ｃ）Ｆ−ＲＡＭ構造（図示せず）は、記憶データを表すために同じ２Ｔ２ＣＦ−ＲＡＭセル内の一方の強誘電体キャパシタのＰタームと他方の強誘電体キャパシタのＵタームを利用し得る。一実施形態では、２Ｔ２ＣＦ−ＲＡＭセルはフル強誘電体キャパシタスイッチング電荷（即ち、Ｐターム−Ｕターム）の恩恵を受ける信号マージンをもたらし、２Ｔ２ＣＦ−ＲＡＭセルを差動型にする。しかし、１Ｔ１Ｃ Ｆ−ＲＡＭセル又はアレイは２Ｔ２Ｃ設計と比較して、より小さいセルサイズという利点を有する。

基準信号又は電圧は、強誘電体キャパシタのＰターム及びＵターム（それぞれデータを表す）を区別するためにＦ−ＲＡＭデバイスの内部又は外部で基準として発生される電圧である。１Ｔ１ＣＦ−ＲＡＭは同じ強誘電体キャパシタのＰターム及びＵタームを利用するため、基準電圧は２つの信号を区別するために必要とされる。一実施形態では、図３に示すように、基準電圧はＵターム信号とＰターム信号との間の範囲内に発生される。Ｍgn0はデータ“０”に対する１Ｔ１Ｃ信号マージンとして規定され、これは基準電圧とＵターム信号との間の電圧差である。Ｍgn1はデータ“１”に対する１Ｔ１Ｃ信号マージンとして規定され、これはＰターム信号と基準電圧との間の電圧差である。Ｐターム及びＵタームはいくつかの実施形態ではそれぞれ“０”及び“１”を表すために逆にしてもよい。１Ｔ１Ｃ基準電圧は全強誘電体スイッチング電荷を２つの成分又は部分、即ちデータ“０”に対する１Ｔ１Ｃ信号マージン（Ｍgn0）とデータ“１”に対する１Ｔ１Ｃ信号マージン（Ｍgn1）、に分割する。２Ｔ２Ｃ設計と比較して、１Ｔ１Ｃ設計は、基準電圧がＰターム信号とＵターム信号の中間電圧に完全に設定される場合、信号マージンの最大半分を含むのみである。従って、１Ｔ１Ｃ設計の小セルサイズは利用可能な信号マージンが犠牲になり得る。図３を参照すると、Ｕターム信号はＦ−ＲＡＭデバイスの寿命中の変化が比較的小さく、ＩＴＩＣ基準電圧はＵターム信号より上に一定のオフセットを使って設定することができ、一定のオフセットはＭgn0に等しくすることができる。

図４は、ＭＯＳキャパシタ基準電圧発生アレイ１０２を含むＦ−ＲＡＭデバイス１００の一部分を示す概略図である。図４を参照するに、Ｆ−ＲＡＭデバイス１００は１Ｔ１Ｃ構造を有する１Ｔ１ＣＦ−ＲＡＭセル９０を含むことができる。１Ｔ１Ｃ Ｆ−ＲＡＭデバイス１００は多数の１Ｔ１Ｃ Ｆ−ＲＡＭセル９０を含むことができ、各１Ｔ１ＣＦ−ＲＡＭセル９０は１ビットのデータ（“０”及び“１”）を記憶することを理解されたい。いくつかの実施形態では、Ｆ−ＲＡＭデバイス１００は少なくとも１つの２Ｔ２ＣＦ−ＲＡＭセルを含むことができる（この図には示されていない）。一実施形態では、Ｆ−ＲＡＭ強誘電体キャパシタ９６はセンス増幅器１２０の１つの入力に結合され、その信号をビット線９９を経てその入力に出力する。パストランジスタ９８はＦ−ＲＡＭ強誘電体キャパシタ９６の出力信号を制御し、ワード線（ＷＬ）信号によりプログラムされ得る。Ｆ−ＲＡＭデバイス１００は更にＭＯＳ基準発生回路１０２を含み、基準信号発生回路１０２はＭＯＳキャパシタマトリクス１１０を含むことができる。一実施形態では、ＭＯＳキャパシタマトリクス１１０は少なくとも１つの基準ＭＯＳキャパシタ１０４を含み、各基準ＭＯＳキャパシタ１０４の一方のプレートはスイッチ１０６に結合され、他方のプレートはコア電圧Ｖcc又は他の適切な電圧を受信するように構成される。多数の基準ＭＯＳキャパシタ１０４は並列に配置することができ、それらの合成信号出力はセンス増幅器１２０の第２の入力に結合される。ＭＯＳマトリクス１１０の合成信号出力は読み出しワード線（ＲＷＬ）信号により制御される。一実施形態では、基準ＭＯＳキャパシタ１０４はＶcc又は他の適切な電圧にプリチャージされる。Ｆ−ＲＡＭデバイス１００の読み出し動作が開始されるとき、ＷＬ及びＲＷＬ信号はそれぞれ１Ｔ１ＣＦ−ＲＡＭセル９０及びＭＯＳ基準発生回路１０２内のパストランジスタ９８及び１０８をターンオンする。１Ｔ１ＣＦ−ＲＡＭセル９０において、Ｆ−ＲＡＭ強誘電体キャパシタ９６の分極状態が反転すれば、Ｐターム信号がセンス増幅器１２０へと出力される。Ｆ−ＲＡＭ強誘電体キャパシタ９６の分極状態が不変のままであれば、Ｕターム信号が出力される。ＭＯＳ基準発生回路１０２において、基準ＭＯＳキャパシタ１０４は一時的にＶcc受信から切り離される。プリチャージステージ中に蓄積された電荷が合成されて１Ｔ１Ｃ基準電圧を発生する。センス増幅器１２０はこの時１Ｔ１ＣＦ−ＲＡＭセル９０から出力される信号をＩＴＩＣ基準電圧と比較するように構成される。１Ｔ１ＣＦ−ＲＡＭセル９０に記憶されたデータは、１Ｔ１Ｃ基準電圧の方が大きければ“０”とみなされ、１Ｔ１Ｃ基準電圧の方が小さければ“１”とみなされる。先に述べたように、１Ｔ１Ｃ基準電圧はＵターム信号よりオフセットマージン（Ｍgn0）だけ上位にプログラムされる。一実施形態では、１Ｔ１Ｃ基準電圧の大きさをプログラムする一つの方法は、基準ＭＯＳキャパシタ１０４の一部分のみをプリチャージする方法である。１Ｔ１Ｃ基準電圧を設定する別の方法は、スイッチ１０６をプログラムし、スイッチ１０６の一部分のみを読み出し動作中に閉じる方法である。一つの代替実施形態では、両方法の組み合わせを採用してもよい。１Ｔ１Ｃ基準電圧は、プログラムされた基準ＭＯＳキャパシタ１０４間の電荷共有によって発生することができ、その１Ｔ１Ｃ基準電圧を平均化することによって２つ以上のＦ−ＲＡＭセル９０のために利用することができる。別の実施形態では、基準キャパシタ１０４に結合されたＶcc又は電圧を１Ｔ１Ｃ基準電圧の大きさを制御するようにプログラムすることができる。一般的に、１Ｔ１Ｃ基準電圧は次の式：１Ｔ１Ｃ基準電圧＝Ｖcc×Ｃc／Ｃ_T：を用いて計算することができる。ここで、ＣcはＶccに充電されたすべてのＭＯＳキャパシタの総容量であり、Ｃ_TはプログラムされたＭＯＳキャパシタの総容量である。一実施形態では、１Ｔ１Ｃ基準電圧は多数のＭＯＳキャパシタの電荷共有により発生され、多数の１Ｔ１ＣＦ−ＲＡＭセル９０の各々に対して平均化することができる。

一般的に、基準発生回路により発生される基準電圧はＭＯＳキャパシタのみからなる（例えば、ＭＯＳ基準発生回路１０２）。一実施形態では、ＭＯＳキャパシタのみの回路により発生される基準電圧は温度の関数として大きく変化又は変動しない。本明細書において及び後節においては、ＭＯＳキャパシタにより発生される基準電圧は比較的温度非依存であることを理解されたい。いったん基準発生回路がプログラムされると、基準電圧は動作温度の関数として大きく変化又は変動しない。２Ｔ２ＣＦ−ＲＡＭデバイスにおいては、信号マージンを決定するために使用される基準電圧は比較的温度非依存であり、温度の関数として大きく変動しないのが有利である。その理由は、様々な温度における信号マージンを決定する際に基準電圧に対する何の温度要因も考慮しなくてよいためである。しかしながら、１Ｔ１ＣＦ−ＲＡＭ、例えばＦ−ＲＡＭデバイス１００、においては、１Ｔ１Ｃ Ｆ−ＲＡＭセル９０内のＦ−ＲＡＭ強誘電体キャパシタ９６のＵターム及びＰタームが温度の関数として非線形性であるために、比較的温度非依存性の１Ｔ１Ｃ基準電圧は温度の上昇時にＦ−ＲＡＭデバイス１００のスイッチングターム信号マージンＭgn1を制限する。Ｍgn1の損失はデータの誤読み出しを生じ、１Ｔ１Ｃ Ｆ−ＲＡＭデバイスに８５℃超の温度での動作等の温度要件を満たすという大きな課題をもたらす。

図５は、１Ｔ１Ｃ基準電圧と、Ｐターム及びＵタームの関係を温度の関数として示す図である。図５を参照するに、１Ｔ１Ｃ基準電圧は、ＭＯＳキャパシタのみの発生回路、例えば図４のＭＯＳ基準電圧発生回路１０２、により発生され、ＭＯＳ基準電圧発生回路１０２は温度の関数として大きく変動しない信号を発生する。しかしながら、１Ｔ１ＣＦ−ＲＡＭセル９０内のＦ−ＲＡＭ強誘電体キャパシタ９６のスイッチングターム（Ｐターム）信号及び非スイッチングターム（Ｕターム）信号は温度依存性であり、温度の関数として変化する。室温より高い温度では、Ｐターム信号は温度の上昇とともに減少するが、Ｕターム信号は室温又はその周囲で最大値を有する放物線傾向に従う。室温より高い温度では、Ｕターム信号は温度の上昇とともに減少するが、その減少はＰターム信号より緩やかな割合で減少する。図５に示されるように、温度が上昇するにつれて、Ｍｇｎ０は維持又は増大するが、Ｍｇｎ１は速い割合で減少する。温度が所定の閾値、例えば図５に示す１２５℃、を超えると、Ｍｇｎ１がセンス増幅器に対して小さくなりすぎてＰターム信号をＵターム信号から区別することができなくなる。結果として、センス増幅器はすべての信号を比較的温度非依存の１Ｔ１Ｃ基準電圧より低いと決定し、Ｕターム（データ“０”）であると示す能性がある。図５はこの現象を説明するためのＦ−ＲＡＭの一例を特徴的に示している。図５の例に示されるように、臨界又はスイッチングターム信号マージン（Ｍｇｎ１＝５３ｍＶ）は９０℃において４６ｍＶの最小要件を満たすが、１２５℃で小さくなりすぎる（Ｍｇｎ１＝１９ｍＶ）。Ｍｇｎ１の減少は、いくつかの１Ｔ１ＣＦ−ＲＡＭデバイスは８５℃以上の所要の温度範囲を有する用途に使用できないという１つの理由となり、工業温度範囲（−４５℃〜８５℃）内で動作するものと指定し得るのみとなる。

図６は、図５から導出される１Ｔ１Ｃ Ｆ−ＲＡＭ信号マージン（Ｍｇｎ０及びＭｇｎ１）の関係を温度の関数として示す図である。図６に示されるように、ＭＯＳキャパシタのみの基準発生回路のスイッチングターム信号のマージン（Ｍｇｎ１＝Ｐターム−１Ｔ１Ｃ基準電圧）は３０℃より高い範囲において温度の上昇とともに急速に減少する。例えば、１３０℃において、Ｍｇｎ１は高温度における１Ｔ１ＣＦ−ＲＡＭのＰターム劣化のために僅か１６ｍＶであるが、室温に対して決定される比較的温度非依存の１Ｔ１Ｃ基準信号は比較的安定したままである。１５０℃において、信号マージンはスイッチング側に残存せず（Ｍｇｎ１＝０）、これはデータの読み出しエラーに寄与し得る。他方、非スイッチングターム信号のマージン（Ｍｇｎ０＝１Ｔ１Ｃ基準−Ｕ）は高温度におけるＵタームの減少のために３０℃以上において温度の上昇とともに増大する。

図３に先に示したように、Ｆ−ＲＡＭキャパシタ９６、例えばＦ−ＲＡＭデバイス１００内のＦ−ＲＡＭキャパシタ９６等、のＵタームはそれらの保持寿命を通して大きく変化しない。図５を参照すると、全信号マージン（Ｍｇｎ０＋Ｍｇｎ１）は温度が上昇するにつれて減少する。従って、１Ｔ１Ｃ基準電圧は、温度の関数として比較的一定で大きく変動しない代わりに、温度の関数としてＦ−ＲＡＭキャパシタ９６のＵタームの傾向に追従可能にするのが好ましい。換言すれば、１Ｔ１Ｃ基準電圧はＦ−ＲＡＭ強誘電体キャパシタ９６の温度特性に対応して可変にするのが好ましい。更に、これはＭｇｎ０が温度とともに増大するのを防ぐことができる。Ｍｇｎ０の増大はＵターム信号又はデータ“０”の正しい読み出し動作に対して何の精度の向上をもたらさないで、Ｐターム信号又はデータ“１”の誤読み出し動作に寄与し得る。一実施形態では、温度依存１Ｔ１Ｃ基準電圧は、特に例えば８５℃以上のような高温度において、スイッチングターム信号のマージン（Ｍｇｎ１）を最大にすることができる。

図７は、温度依存１Ｔ１Ｃ基準信号を発生し得るハイブリッド基準電圧発生アレイ／マトリクス２１０を含むハイブリッドＦ−ＲＡＭデバイス２００の一部分を示す概略図である。ハイブリッドＦ−ＲＡＭデバイス２００は図４のＦ−ＲＡＭデバイス１００と類似の構造を有することができ、センス増幅器１２０、１Ｔ１ＣＦ−ＲＡＭセル９０及びハイブリッド１Ｔ１Ｃ基準電圧発生マトリクス２１０を含む。一実施形態では、ハイブリッド１Ｔ１Ｃ基準電圧発生マトリクス２１０は更に、ＭＯＳ基準発生回路１０２及び強誘電体基準発生回路２０２を含む。ハイブリッドＦ−ＲＡＭデバイス２００は多数の１Ｔ１ＣＦ−ＲＡＭセル９０を含み、各１Ｔ１Ｃ Ｆ−ＲＡＭセル９０は１ビットのデータ（“０”又は“１”）を記憶し得ることは理解されたい。一実施形態では、各Ｆ−ＲＡＭ強誘電体キャパシタ９６はセンス増幅器１２０の第１の入力に結合され、その信号をビット線９９を介して第１の入力に出力する。パストランジスタ９８はＦ−ＲＡＭ強誘電体キャパシタ９６の出力信号を制御し、ワード線（ＷＬ）信号によりプログラムされ得る。ハイブリッド１Ｔ１Ｃ基準電圧発生マトリクス２１０の組み込みは、ハイブリッド１Ｔ１Ｃ基準電圧を発生するためにＭＯＳ基準発生回路１０２と強誘電体基準発生回路２０２の両方を利用するというオプションをＦ−ＲＡＭデバイス２００に提供することができる。

図７を参照するに、ＭＯＳ基準発生回路１０２はＭＯＳキャパシタマトリクス１１０を含む。一実施形態では、ＭＯＳキャパシタマトリクス１１０は少なくとも１つの基準ＭＯＳキャパシタ１０４を含み、各基準ＭＯＳキャパシタ１０４の一方のプレートはスイッチ１０６に結合され、他方のプレートはコア電圧Ｖcc又は他の適切な電圧を受信するように構成される。いくつかの実施形態では、多数のＭＯＳキャパシタ１０４は同じスイッチ１０６（この図には示されていない）でプログラムすることができる。多数の基準ＭＯＳキャパシタ１０４は並列に配置されて電荷共有による合成ＭＯＳキャパシタ信号を発生することができ、それらの合成信号出力はハイブリッド１Ｔ１Ｃ基準信号のＭＯＳ成分とすることができる。ＭＯＳキャパシタマトリクス１１０の合成信号の出力は読み出しワード線（ＲＷＬ）信号により制御することができる。一実施形態では、基準ＭＯＳキャパシタ１０４はＶcc又は他の所定の電圧にプリチャージされる。読み出し動作が開始されると、ＷＬ及びＲＷＬ信号がそれぞれ１Ｔ１ＣＦ−ＲＡＭセル９０及びＭＯＳ基準発生回路１０２内のパストランジスタ９８及び１０８をターンオンする。一実施形態では、ＭＯＳ基準発生回路１０２の基準ＭＯＳキャパシタ１０４がＶccから一時的に切り離される。プリチャージステージ中に蓄積された電荷はこのとき合成又は電荷共有されて合成ＭＯＳキャパシタ信号を発生し、この信号はハイブリッド１Ｔ１Ｃ基準電圧のＭＯＳ成分になる。一実施形態では、ハイブリッド１Ｔ１Ｃ基準信号は比較的非温度依存のＭＯＳ成分と温度依存の強誘電体成分を含み、温度依存の強誘電体成分は後節で説明される。一実施形態では、ＭＯＳ成分はハイブリッド１Ｔ１Ｃ基準電圧レベルの比較的一定のオフセットを提供し、これは１Ｔ１ＣＦ−ＲＡＭセル９０内のＦ−ＲＡＭ強誘電体キャパシタ９６の非スイッチングターム（Ｕターム）より上のＭｇｎ０とすることができる。一実施形態では、ＭＯＳ基準発生回路１０２は、合成ＭＯＳキャパシタ信号の大きさを所望のＭｇｎ０に調整し得るようにプログラム可能である。一実施形態では、Ｆ−ＲＡＭデバイス２００は広い温度範囲で動作可能である。先に述べたように、合成ＭＯＳキャパシタ信号の大きさをプログラムする一つの実施形態はＭＯＳキャパシタマトリクス１１０内の基準ＭＯＳキャパシタ１０４の一部分のみをプリチャージする方法である。合成ＭＯＳキャパシタ信号をプログラムする別の実施形態はスイッチ１０６を読み出し動作中にスイッチ１０６の一部分のみが閉じるようにプログラムする方法である。一つの代替実施形態では、２つの方法の組み合わせを採用する。別の代替実施形態では、ＭＯＳキャパシタ１０４に結合されるＶcc又は他の電圧を、合成ＭＯＳキャパシタ信号の大きさを制御するように設定することができる。温度が上昇するにつれて、Ｆ−ＲＡＭの全信号マージン（Ｐターム−Ｕターム）が減少する。合成ＭＯＳキャパシタ信号をＦ−ＲＡＭデバイス２００が引き続き動作し続けるように調整又は再プログラムし得る点（温度）が存在し得る。一実施形態では、温度変化により生じるハイブリッド１Ｔ１Ｃ基準電圧に変化を導入しないで異なる温度における真の信号マージンを決定するためにはフルセットのＭＯＳキャパシタを有するＭＯＳキャパシタマトリクス１１０が必要とされ得る。

図７を参照するに、強誘電体基準発生回路２０２は強誘電体キャパシタマトリクス２２０を含む。一実施形態では、強誘電体キャパシタマトリクス２２０は少なくとも１つの強誘電体キャパシタ２０４を含み、各基準強誘電体キャパシタ２０４の一方のプレートはスイッチ２０６に結合され、他方のプレートはコア電圧Ｖcc又は他の適切な電圧を受信するように構成される。いくつかの実施形態では、多数の強誘電体キャパシタ２０４は同じスイッチ２０６でプログラムすることができる。多数の基準強誘電体キャパシタ２０４は並列に配置されて電荷共有により合成強誘電体キャパシタ信号を発生することができ、それらの合成信号はハイブリッド１Ｔ１Ｃ基準信号の強誘電体成分として出力する。一実施形態では、合成強誘電体キャパシタ信号は先に述べたように合成ＭＯＳキャパシタ信号と合成されてハイブリッド１Ｔ１Ｃ基準信号を発生し、センス増幅器１２０の第２の入力に供給される。強誘電体キャパシタマトリクス２２０の合成信号の出力はフェロ読み出し線（ＦｅＲＷＬ）信号で制御される。一実施形態では、基準強誘電体キャパシタ２０４は温度依存強誘電体成分をハイブリッド１Ｔ１Ｃ基準信号に組み込むことができ、その温度依存強誘電体成分はＦ−ＲＡＭ強誘電体キャパシタの温度特性に一致し得る。その結果として、Ｍｇｎ１を特に高温度において、例えば８５℃以上において、最大にすることができる。一実施形態では、基準強誘電体キャパシタ２０４は、Ｆ−ＲＡＭ強誘電体キャパシタ９６と同じ構造的特徴、例えばプレートのサイズ、厚さ及び構成材料、及び強誘電体層のサイズ、厚さ及び材料等、を有することができる。一実施形態では、各基準強誘電体キャパシタ２０４の一方のプレートはＶcc又は他の適切な電圧を受信する。Ｖccが一時的に切り離されると、各基準強誘電体キャパシタ２０４は非スイッチングアフターターム（Ｕａターム）信号を発生することがで、またＶccが負電圧の場合には、Ｄａターム信号を発生することができる。基準強誘電体キャパシタ２０４がＦ−ＲＡＭ強誘電体キャパシタ９６と同等のサイズ及び構造を有する場合には、発生されるＵａタームはＦ−ＲＡＭ強誘電体キャパシタ９６のＵタームと一致し得る。結果として、ハイブリッド１Ｔ１Ｃ基準信号の強誘電体成分は、温度に対してプロットすると、Ｆ−ＲＡＭ強誘電体キャパシタ９６のＵターム信号と同様の曲線に追従し得る。

一実施形態では、基準強誘電体キャパシタ２０４はプログラム可能であって、上述したようにスイッチ２０６を用いて及び／又は基準強誘電体キャパシタ２０４に結合されたＶcc又は電圧の大きさをプログラムすることによって、基準ＭＯＳキャパシタ１０４と同様にプログラムすることができる。基準強誘電体キャパシタ２０４にとってプログラム可能とすることが有益であり、その理由は電荷共有によってハイブリッド１Ｔ１Ｃ基準信号の強誘電体成分を発生させるためにそれらのＵａ又はＤａタームが部分的に利用されるのみであるためである。Ｆ−ＲＡＭデバイス２００は、ハイブリッド１Ｔ１Ｃ基準信号の強誘電体成分がＦ−ＲＡＭ強誘電体キャパシタ９６のＵターム信号と最もよく一致するように、Ｆ−ＲＡＭ強誘電体キャパシタ９６より多数の基準強誘電体キャパシタ２０４を含んでよい。更に、強誘電体キャパシタ２０４のいくつかに時間の経過とともに欠陥が生じた場合にＦ−ＲＡＭデバイス２００の信頼性を確保するために、ハイブリッド１Ｔ１Ｃ基準の強誘電体成分は多数の基準強誘電体キャパシタ２０４の平均を用いて発生させてもよい。一実施形態では、多数の基準ＭＯＳキャパシタ１０４と基準強誘電体キャパシタ２０４の電荷共有により発生されるハイブリッド１Ｔ１Ｃ基準電圧は多数の１Ｔ１ＣＦ−ＲＡＭセル９０の１セルごとに平均化することができる。

図８は、ハイブリッド基準電圧発生アレイ／マトリクス３１０を含むハイブリッドＦ−ＲＡＭデバイス３００の一部分を示す概略図である。Ｆ−ＲＡＭデバイス２００と同様に、ハイブリッドＦ−ＲＡＭデバイス３００は、センス増幅器１２０と、少なくとも１つの１Ｔ１ＣＦ−ＲＡＭセル９０と、ハイブリッド基準電圧発生アレイ／マトリクス３１０とを含む。一実施形態では、ハイブリッド１Ｔ１Ｃ基準電圧発生マトリクス３１０は、ＭＯＳ基準発生回路１０２及び強誘電体基準発生回路３０２を含み、ハイブリッド１Ｔ１Ｃ基準信号を集合的に又は累積的に発生する。強誘電体基準発生回路３０２内には少なくとも１つの強誘電体キャパシタマトリクス３２０が存在する。一実施形態では、多数の強誘電体キャパシタマトリクス３２０が並列に配置され、各強誘電体キャパシタマトリクス３２０の出力はスイッチ３０６によりプログラムされる。一実施形態では、各強誘電体キャパシタマトリクス内には並列に配置された少なくとも１つの基準強誘電体キャパシタ３０４が存在し得る。ハイブリッド１Ｔ１Ｃ基準信号の強誘電体成分は各強誘電体キャパシタマトリクス３２０内の基準強誘電体キャパシタ３０４の間の電荷共有によって発生される。ハイブリッドＦ−ＲＡＭデバイス２００と同様に、ＭＯＳ基準発生回路１０２及び強誘電体基準発生回路３０２は両方ともそれぞれスイッチ１０６及び３０６によってプログラムすることができる。

図７及び図８を参照するに、ＭＯＳ基準発生回路１０２及び強誘電体基準発生回路２０２又は３０２は両方ともプログラム可能である。いくつかの実施形態では、ハイブリッド１Ｔ１Ｃ基準電圧のＭＯＳ成分及び／又は強誘電体成分、又は両方をブロックすることができる。このような実施形態はハイブリッドＦ−ＲＡＭデバイス２００及び３００の設定に柔軟性を導入し得る。

図７及び図８に示されるようなハイブリッド基準発生回路はいくつかの実施形態において２Ｔ２ＣＦ−ＲＡＭセル（図示せず）用のハイブリッド基準信号を発生するために採用してもよい。

図９はハイブリッド１Ｔ１Ｃ基準信号の強誘電体成分の倍率の影響を示す図である。ハイブリッド１Ｔ１Ｃ基準信号の強誘電体成分を発生するためにより多くの強誘電体キャパシタ、例えば基準強誘電体キャパシタ２０４及び３０４等、が電荷共有されるので、図９に示すように、温度上昇時のＵタームの曲率が変化し得る。図９を参照すると、一例として、ハイブリッド１Ｔ１Ｃ基準信号の強誘電体成分は１．４×Ｕタームに設定されている。強誘電体成分はＵタームより高い低下率を有することが観察される。曲率の変化も倍率が大きいときにより大きくなる。従って、非スイッチングタームデータ“０”の信頼性を寿命の終わりまで保証するためにＭｇｎ０が最小動作値より上に維持されるように、ハイブリッド１Ｔ１Ｃ基準信号は比較的温度非依存のＭＯＳ成分を有することが重要である。

図１０は、ＭＯＳキャパシタのみのアレイを用いる場合のＭｇｎ１とハイブリッド基準発生アレイを用いる場合のＭｇｎ１の関係を温度の関数として示す図である。図１０を参照すると、Ｐターム（データ“１”）読み出しに対するＭｇｎ１は、温度依存強誘電体成分がハイブリッド基準信号に組み込まれているとき、特に高温度において、大きく改善される。一例として、１３０℃において、提案のハイブリッド１Ｔ１Ｃ基準信号によれば、Ｍｇｎ１は３６ｍＶであり、ＭＯＳキャパシタのみの基準信号より２０ｍＶ高くなる。１５０℃において、Ｍｇｎ１は依然としてハイブリッド１Ｔ１Ｃ基準信号に対する１Ｔ１Ｃ臨界信号マージン（Ｍｇｎ１＝２２ｍＶ）内の２２ｍＶである。

図１１はハイブリッドＦ−ＲＡＭデバイスのＰターム信号、Ｕターム信号及びハイブリッド１Ｔ１Ｃ基準信号を温度の関数として示す図である。先に述べたように、１Ｔ１ＣＦ−ＲＡＭセル９６に記憶されたデータは、ハイブリッド１Ｔ１Ｃ基準信号が１Ｔ１Ｃ Ｆ−ＲＡＭセル９６の出力信号より大きい場合に“０”とみなされ、ハイブリッド１Ｔ１Ｃ基準信号が１Ｔ１Ｃ Ｆ−ＲＡＭセル９６の出力信号より小さい場合に“１”とみなされる。図１１を参照すると、適切なプログラミングである場合、ハイブリッド１Ｔ１Ｃ基準信号の強誘電体成分は、１Ｔ１ＣＦ−ＲＡＭセル９０のＵターム信号の時間の関数としての変化を追跡する。一実施形態では、プログラミングは強誘電体基準発生回路２０２及び３０２の倍率及び電荷共有率を考慮してよい。結果として、Ｍｇｎ０は常にデータ“０”の正しい読み出しに必要な最小量（ハイブリッド１Ｔ１Ｃ基準信号のＭＯＳ成分）に維持することができる。一実施形態では、全信号マージンは非スイッチングターム信号の読み出しの信頼性の寿命の終わりを保証するように減少し続けるので、全信号マージンの残部は操作可能なＭｇｎ１の維持に寄与する。

図１２Ａはメモリ部４０１を含む半導体メモリ４００のブロック図である。メモリ部４０１内には、複数の行及び複数の列に配置された不揮発性（ＮＶ）メモリセル４０６のメモリアレイ４０２が存在し、各行は共通ワード線（ＷＬ）を共有し、各列は共通ビット線を共有する。一実施形態では、ＮＶメモリセル４０６は１Ｔ１ＣＦ−ＲＡＭセル９０又は２Ｔ２Ｃ Ｆ−ＲＡＭセルであってよい。一実施形態では、ＭＯＳ基準発生アレイ、例えば１０２等、及び場合により強誘電体基準発生アレイ、例えば２０２及び３０２等、を含む基準発生アレイ４０８もメモリ部４０１内に配置することができる。図１２Ａを参照すると、半導体メモリ４００は更に処理要素４１０、例えばマイクロコントローラ、マイクロプロセッサ又はステートマシン等、を含む。一実施形態では、処理要素４１０は、上述したような読み出し動作、消去動作及びプログラム動作を実行させるために、コマンド又は制御信号、例えばＷＬ，ＲＷＬ及びＦｅＲＷＬ信号など、をＮＶメモリセル４０６の各々及び基準発生アレイ４０８、及びメモリアレイ４０２の読み出し又は書き込み用の他の周辺回路へと発行する。周辺回路は行デコーダを含み、メモリアドレスへの変換を行い、メモリアレイ４０２のＮＶメモリセル４０６のワード線に供給する。データワードが半導体メモリから読み出されるとき、選択されたワード線に結合されたＮＶメモリセル４０６がビット線に読み出され、ビット線の状態がセンス増幅器／ドライバ４１４により検出される。列デコーダ４１６はビット線からのデータをセンス増幅器／ドライバ４１４に出力する。一実施形態では、行及び／又は列デコーダ４１２及び４１６はまた、センス増幅器４１４への特定のハイブリッド基準信号の出力を制御するために、アドレスの変換を行い、ＭＯＳ基準発生アレイの読み出しワード線（ＲＷＬ）及び強誘電体基準発生アレイの強誘電体読み出しワード線（ＦｅＲＷＬ）に供給する。

基準強誘電体キャパシタを含む強誘電体基準発生アレイを半導体メモリ４０に組み込む可能な方法をここで検討する。一実施形態では、ハイブリッド基準信号の強誘電体成分を発生させるために、メモリアレイ４０２の周辺領域４０４内の強誘電体キャパシタを基準強誘電体キャパシタとして利用することができる。代わりに、基準強誘電体キャパシタはメモリアレイ４０２の上部の強誘電体充填スペースを利用することができる。これらの実施形態は、センス増幅器への経路が比較的まっすぐであって寄生容量による多大な影響を導入しない場合に適用可能である。一つの代替実施形態では、基準強誘電体キャパシタを含む強誘電体基準発生アレイは基準発生アレイ４０８内のＭＯＳ基準発生アレイの傍に配置される。同じダイ面積を維持するために、強誘電体基準発生アレイの基準強誘電体キャパシタを収容するのに十分なスペースが得られるようにＭＯＳ基準発生アレイ内の複数の基準ＭＯＳを除去してもよい。ＭＯＳキャパシタと強誘電体キャパシタとの間には誘電率に比較的大きな差がある（約ＭＯＳキャパシタ４対強誘電体６５０）。それゆえ、ハイブリッド基準信号の強誘電体成分を発生させるために十分な強誘電体キャパシタを追加するのに十分なスペースを空けることは実現可能である。図１２Ａはハイブリッド基準発生アレイ４０８を含む半導体メモリ４００の一つの模範的な実施形態を示すのみである。ＭＯＳ及び強誘電体基準発生アレイの両方を含む一つの利点は、ダイの異なる位置における温度の差によるＦ−ＲＡＭセルのＵターム信号の変化を回避できることにある。

一つの代替実施形態（図示せず）では、Ｆ−ＲＡＭセル内の強誘電体キャパシタの温度依存問題に対処するために温度センサをＦ−ＲＡＭシステム内に組み込むことができる。温度センサは基準電圧をセンサ増幅器へ発生するプログラマブル電圧レギュレータに結合することができる。プログラマブル電圧レギュレータは基準電圧を温度変化に対応して調整することができる。

図１２Ｂは、ハイブリッド１Ｔ１Ｃ Ｆ−ＲＡＭデバイス、例えば図７及び図８に示されるハイブリッドＦ−ＲＡＭデバイス２００及び３００等、を動作する方法５００の一実施形態を示す。例示のためだけに、図１２Ｂに示すステップは図１−図１２Ａに示す例示的な設計及び動作の詳細に関連して記載する。

ステップ５０２において、図７及び図８に示すようなＭＯＳ及び強誘電体基準発生アレイを配置する。ステップ５０４において、両アレイをＶccにプリチャージし、スイッチを用いてプログラムする。ステップ５０６及び５０８において、両アレイの出力をＲＷＬ及びＦｅＷＲＬによりそれらのそれぞれのパストランジスタを通じて制御する。ステップ５１０において、読み出し動作が開始されるとき、１Ｔ１ＣＦ−ＲＡＭセルに記憶された信号をセンス増幅器へ第１の入力として出力する。１Ｔ１Ｃ Ｆ−ＲＡＭセルの信号出力はそのパストランジスタの各々に供給されるＷＬ信号により制御される。ステップ５１２において、ＭＯＳ及び強誘電体基準発生アレイをＶccから切り離す。このとき、両アレイの出力は合成され、センス増幅器に第２の入力として結合される。ステップ５１４において、センス増幅器第１及び第２の入力の２つの信号を比較し、１Ｔ１ＣＦ−ＲＡＭセルの記憶信号を、第１の入力が第２の入力より大きければ“１”、第２の入力が第１の入力より大きければ“０”であると決定し、またシステムの設定に応じて逆もまた同様である。

本開示は特定の例示的な実施形態を参照して説明したが、本開示のより広い趣旨及び範囲から離れることなく様々な修正及び変更をこれらの実施形態に加え得ることは明らかである。従って、明細書及び図面は限定的なものでなく例示的なものであると考慮されるべきである。

本開示の要約は、読者が技術的開示の１つまたは複数の実施形態の本質を即座に把握することができるような要約を求める３７Ｃ.Ｆ.Ｒ.§１．７２（ｂ）に準拠して提供されている。それは、請求項の範囲または意味を解釈または限定するためには用いられないという理解で提出されている。加えて、上記の詳細な説明において、開示を効率化する目的で、種々の特徴が一緒に単一の実施形態にまとめられているのが見受けられる。この開示の方法は、特許請求されている実施形態が、各請求項に明確に述べられているよりも多くの特徴を必要とするという意図を反映していると解釈すべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、開示されている単一の実施形態の全特徴よりも少ないものの中に存在する。このように、以下の特許請求の範囲は、この結果、詳細な説明に組み込まれ、各請求項はそれ自体で別個の実施形態である。

本明細書における一実施形態またはある実施形態への言及は、実施形態に関連して記載した特定の特徴、構造、または特性が、回路または方法の少なくとも１つの実施形態に含まれることを意味する。明細書の種々の箇所における一実施形態という句の登場は、すべて同一の実施形態を指すとは限らない。

上記の明細書において、主題は、その具体的な例示的実施形態を参照しながら記載されている。しかしながら、添付の特許請求の範囲に記載される主題のより広い趣旨および範囲から離れることなく、種々の修正および変更を加えられることが明らかであろう。したがって、本明細書および図面は、限定的な意味というよりも例示的な意味でとらえるべきである。

Claims (19)

1. 不揮発性メモリ（ＮＶＭ）デバイスのための基準信号を発生するように構成された基準発生回路を備え、前記基準発生回路は、
   少なくとも１つの金属酸化物半導体キャパシタ（ＭＯＳキャパシタ）を備え、前記基準信号の第１の信号成分を発生する第１の回路と、
   少なくとも１つの強誘電体キャパシタを備え、前記基準信号の第２の信号成分を発生する第２の回路とを含み、前記第２の信号成分は温度依存性であり、
   前記第１の回路により発生される前記第１の信号成分及び前記第２の回路により発生される前記第２の信号成分は複数のスイッチによりプログラム可能である、装置。
2. 前記基準信号の前記第２の信号成分の温度依存性は前記ＮＶＭデバイスの温度特性と一致する、請求項１に記載の装置。
3. 前記第１及び第２の回路は並列に結合され、前記基準信号を累積的に発生するように構成されている、請求項１に記載の装置。
4. 前記第２の回路は強誘電体キャパシタアレイを含み、前記強誘電体キャパシタアレイは並列に接続された少なくとも１つの強誘電体キャパシタを備え、前記第２の信号成分は複数のスイッチによりプログラム可能である、請求項１に記載の装置。
5. 前記第２の回路は複数の強誘電体アレイを含み、前記強誘電体アレイの各々は並列に結合された少なくとも１つの強誘電体キャパシタを備え、前記強誘電体アレイの各々は互いに並列に結合され、前記第２の信号は複数のスイッチによりプログラム可能である、請求項１に記載の装置。
6. 前記ＮＶＭデバイスは少なくとも１つのメモリ強誘電体キャパシタを含む強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）デバイスを備える、請求項１に記載の装置。
7. 前記Ｆ−ＲＡＭデバイスは１トランジスタ１キャパシタ（１Ｔ１Ｃ）構造を含む、請求項６に記載の装置。
8. 前記Ｆ−ＲＡＭデバイスの前記複数のメモリ強誘電体キャパシタ及び前記第２の回路の少なくとも１つの強誘電体キャパシタはほぼ同じ大きさである、請求項６に記載の装置。
9. 前記基準信号の前記第１の信号成分は前記少なくとも１つのＭＯＳキャパシタの電荷共有により発生され、前記第２の信号成分は前記少なくとも１つの強誘電体キャパシタの電荷共有により発生される、請求項１に記載の装置。
10. 前記基準信号の前記第２の信号成分は、前記Ｆ−ＲＡＭデバイスの前記複数のメモリ強誘電体キャパシタの非スイッチングターム（Ｕターム）信号にほぼ等しくなるように構成し、
    前記基準信号の第１の信号成分は、前記基準回路の基準信号と前記Ｆ−ＲＡＭデバイスの前記Ｕターム信号との間にほぼ一定のマージンを提供するように構成される、請求項６に記載の装置。
11. 前記基準信号の前記第１の信号成分の出力は第１のパストランジスタにより制御され、前記第１のパストランジスタのゲートは読み出しワード線信号に結合されるように構成され、
    前記基準信号の前記第２の信号成分の出力は第２のパストランジスタにより制御され、前記第２のパストランジスタのゲートは強誘電体ワード線信号に結合されるように構成される、請求項１に記載の装置。
12. 前記ＮＶＭデバイスの出力信号はセンス増幅器の第１の入力として結合されるように構成され、
    前記基準信号は前記第１及び第２の信号成分の和を含み、且つ前記センス増幅器の第２の入力として結合されるように構成される、請求項１に記載の装置。
13. 前記複数のスイッチは、前記第１の信号成分を電荷共有によって発生させるために前記少なくとも１つのＭＯＳキャパシタの第１の量を、及び前記第２の信号成分を発生させるために前記少なくとも１つの強誘電体キャパシタの第２の量を、プログラムするように構成されている、請求項９に記載の装置。
14. 少なくとも１つの金属酸化物半導体キャパシタ（ＭＯＳキャパシタ）を備える第１の回路及び少なくとも１つの強誘電体キャパシタを備える第２の回路を有する基準信号発生回路を準備するステップ、
    前記第１及び第２の回路を並列に結合するステップ、
    前記第１の回路によって電荷共有により第１の信号成分を生成するステップ、
    前記第２の回路によって電荷共有により第２の信号成分を生成するステップ、
    前記第１及び第２の信号成分を合成することにより基準信号を生成し、前記基準信号をセンス増幅器に第１の入力として結合するステップ、
    不揮発性（ＮＶＭ）デバイスの信号出力を前記センス増幅器の第２の入力として結合するステップ、及び
    前記センス増幅器によって、前記基準信号が前記ＮＶＭデバイスの信号出力より大きい場合に前記ＮＶＭデバイスの第１のデータ値を出力し、前記基準信号が前記ＮＶＭデバイスの前記信号出力より小さい場合に第２のデータ値を出力するステップ、
    を備え、
    前記第１の回路により生成される前記第１の信号成分及び前記第２の回路により生成される前記第２の信号成分は複数のスイッチによりプログラム可能である、方法。
15. 前記ＮＶＭデバイスは１トランジスタ１キャパシタ（１Ｔ１Ｃ）構造よりなる強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）を含む、請求項１４に記載の方法。
16. 前記少なくとも１つのＭＯＳキャパシタ及び前記少なくとも１つの強誘電体キャパシタをプリチャージ電圧にプリチャージするステップ、
    複数のスイッチを用いて、前記少なくとも１つのＭＯＳ及び強誘電体キャパシタを、前記第２の信号成分が温度の関数として前記Ｆ−ＲＡＭの非スイッチングターム（Ｕターム）信号に類似するように且つ前記第１の信号成分が前記基準信号と前記Ｕタームとの間に比較的温度非依存のマージンを提供するようにプログラムされるように設定するステップ、及び
    前記プリチャージ電圧の大きさを設定するステップ、
    を更に備える、請求項１５に記載の方法。
17. 処理要素と、
    行及び列に配列された１トランジスタ１キャパシタ（１Ｔ１Ｃ）強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルを含むメモリ部と、
    少なくとも１つのＭＯＳキャパシタを含み、温度の関数として大きく変化しない基準信号の第１の信号成分を発生する金属酸化物半導体（ＭＯＳ）回路、及び少なくとも１つの強誘電体キャパシタを含み、温度依存性である基準信号の第２の信号成分を発生する強誘電体回路を備えるハイブリッド基準発生器と、
    同じ列の１Ｔ１Ｃ Ｆ−ＲＡＭセルが１つのビット線を共有する複数のビット線と、
    前記１Ｔ１Ｃ Ｆ−ＲＡＭセルに前記ビット線を介して結合され、前記１Ｔ１ＣＦ−ＲＡＭセルの信号出力を第１の入力として受信し、前記ハイブリッド基準発生器からの前記基準信号を第２の入力として受信するように構成されたセンス増幅器と、
    を備え、
    前記ＭＯＳ回路により発生される前記第１の信号成分及び前記強誘電体回路により発生される前記第２の信号成分は複数のスイッチによりプログラム可能である、システム。
18. 前記強誘電体回路の前記少なくとも１つの強誘電体キャパシタは前記メモリ部の周辺領域に配置され、前記少なくとも１つの強誘電体キャパシタは前記１Ｔ１ＣＦ−ＲＡＭセル内のメモリ強誘電体キャパシタとほぼ同一である、請求項１７に記載のシステム。
19. 前記強誘電体回路の前記少なくとも１つの強誘電体キャパシタは前記ＭＯＳ回路に隣接して配置され、前記少なくとも１つの強誘電体キャパシタはダイ面積を保つために前記少なくとも１つのＭＯＳキャパシタのいくつかと置換する、請求項１７に記載のシステム。
    

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