JPH08512164A - Ｒｏｍ、ｅｐｒｏｍおよびｅｅｐｒｏｍのための接地されたメモリコア - Google Patents

Abstract

(57)【要約】 本発明は、改良されたバンク選択読出専用メモリであり、ビットライン（ｍＢＬ）と仮想接地ライン（ＶＧＬ）とが、内部の低供給電圧にプリチャージされるのでなく、すべて接地（ＧＮＤ）にプリチャージされる。２本の仮想接地ライン（ＶＧＬ）の両方が、選択されたビットのために選択され、２本の選択された仮想接地ラインがプリチャージ期間において接地へ駆動される。メモリアレイの最上部で、メモリアレイにおける全仮想接地ライン（ＶＧＬ）がプリチャージ期間において接地にプリチャージされる。次に、検知期間において、選択されたビットのために選択された２本の仮想接地ラインの動作は、１本の仮想接地ライン（ＶＧＬ１）を選択的に接地に保持し、第２の仮想接地ライン（ＶＧＬ２）を正電圧に切り換えるように変化される。全ビットライン（ｍＢＬ）は、プリチャージ期間の間、接地にプリチャージされる。続く検知期間において、選択されたビットラインは、もし低しきい電圧で書き込みが行われるならば、選択されたメモリコアＦＥＴによって正に駆動される。もし選択されたメモリコアＦＥＴが高しきい電圧で書き込みが行われるならば、ビットラインは、接地レベルでフロートしたままであるか、または、接地に保持される第２の仮想接地ラインを用いて、選択されたコアＦＥＴに近く、選択されたワードライン（ＷＬｎ）に結合される低しきい値コアＦＥＴにより、接地に保持できる。

Description

【発明の詳細な説明】 ＲＯＭ、ＥＰＲＯＭおよびＥＥＰＲＯＭのための接地されたメモリコア 関連出願 この出願は、「増大したメモリアクセス速度、増大したメモリセル密度および 減少した寄生容量を有するＶＬＳＩメモリ」と題する米国出願第０７／９１２, １１２号（１９９２年７月９日に出願され、米国特許第５,２４１,４９７号とし て発行され、また、１９９０年６月１４日に出願された出願番号第０７／５３８ ,１８５号の包袋継続出願（放棄されている）である）の一部継続出願である。 この出願は、また、「非常に大規模の集積回路である読出専用メモリにおける改 良」と題する米国出願第０８／０１６,８１１号（１９９３年２月１１日に出願 された）の一部継続出願である。上述の親出願の各々は、この引用により本明細 書に組み込まれる。 発明の背景 １．発明の分野 本発明は、半導体メモリの分野に、特に、読出専用メモリ（ＲＯＭ、ＥＰＲＯ Ｍ）またはフラッシュメモリ（ＥＥＰＲＯＭ）のためのメモリコアに関する。よ り詳細には、本発明は、メモリコアをプリチャージし、メモリコアにおけるデー タラインを検知し、メモリコアのアドレスをデコードする方法における改良に関 する。 ２．従来技術の説明 設置されたメモリコアの設計と方法論 非常に大規模の集積回路（ＶＬＳＩ）であるＲＯＭの構成（architecture）に おいて、コアセルのバンクをアクセスするために仮想（virtual）接地ラインと 拡散ビットラインを用いることは周知である。そのような構成の説明は、Ｏｋａ ｄａら著の”18Mb ROM Design Using Banks Select Architecture”（シャープ 、 集積回路グループ）において見いだすことができる。しかし、そのような構成は 、いくつかの制限と欠点があり、それは、この出願の親出願において議論され、 また、後で述べる簡単な概要（本発明による従来技術の改良と親出願の技術につ いての改良が説明される）において暗に説明される。 差動センス増幅器 従来技術ではないが、親出願は、電流ミラーを用いたセンス増幅器のアプロー チを示す。本発明の多くの改良が親出願の設計と比較すると最も良く理解される ので、親出願の図２１に示された以前のセンス増幅器の図式的な図が、ここに図 ５として複製される。 ２つのアプローチは、同じクロック信号を用い、同じタイミングを有する。ま た、２つのアプローチは、約０.１５ボルトの電圧差を増幅する。以前の設計は 、約０.１５ボルトの差をもち２.０ボルトに近い電圧（複数）を増幅する。 以前の設計において用いられた電流ミラーのアプローチは、バランスがとれて いない容量性負荷を差動アンプ出力節点にロードする。このバランスがとれてい ない容量性負荷は、ラッチの一方の側を他方の側より好む。この従来の設計に容 量を追加してバランスのとれた節点とすることは可能であろうが、余分な容量は ラッチを遅くし、ラッチの遷移応答を低下する。 検知される電圧差が小さいので、以前の設計の差動アンプにおける小さなバラ ンスのずれは、差動アンプを間違った状態にさせるのに充分な影響を持つ。 仮想接地ライン・ビットラインデコーダ １つの仮想接地ライン・ビットラインデコーダの設計は、図１７〜図２０（Ｎ ３８７）に関連して親出願において説明される。もう１つの仮想接地ライン・ビ ットラインデコーダの設計は、図１〜図２に関連して親出願Ｎ０５１−Ｄにおい て示される。 以前のインターロック法は、ＣＭＯＳの４メガバイトのＲＯＭ回路において使 用された。以前のインターロック法の図式的な図は、図８に示される。 親出願のこれらの設計は、ともに、ＲＯＭにおいて仮想接地ラインとビットラ インをデコードするアプローチを示す。これらの以前のデコーダ回路は、本発明 のデコーダ回路に似ているが、デコードの方法が、後で説明するように異なって いる。 図８に示すインターロック（interlock）法は、以前のインターロック法の１ 例である。本発明のインターロック法は、この設計の改良である。 発明の簡単な概要 接地されたメモリコアの設計と方法論 本発明のメモリコアの設計は、図１のチップレイアウトと図２の対応する図に おいて図式的に示される。図１と図２に示されるように、本発明の回路のビット ラインと仮想接地ラインの動作は、この出願の親出願において説明したものから は非常に異なっている。ポリシリコンワードラインＷＬ１〜ＷＬｎ、または、ポ リシリコン選択ラインＢＡ、ＣＡ、ＣＢの動作は、親出願に説明したのと同じで あり、この引用により本明細書に組み込まれ、したがって、この明細書の文脈で のサポートに必要である以上に詳細には説明しない。 本発明の動作において少なくとも５つの別々の改良点がある。第１に、ビット ラインと仮想接地ラインは、約１ボルトの内部の低供給電圧にプリチャージされ る代わりに、すべて接地（ground）にプリチャージされる。親出願において、こ の内部の低供給電圧すなわちプリチャージ電圧はＶＰＣとして表示される。ＶＰ Ｃ電圧は、本発明では不必要である。 第２に、親出願における仮想接地ラインの動作は、全部の仮想接地ラインをま ずＶＰＣにプリチャージし、次に、選択されたビットのために２本の仮想接地ラ インの一方を選択し、それをＶＰＣから接地に切り換える。選択されたビットの ための第２の仮想接地ラインは、ＶＰＣプリチャージレベルにフロート（float ）したままである。 本発明では、２本の仮想接地ラインの両方が選択されたビットのために選択さ れ、両方の選択された仮想接地ラインが、プリチャージ期間（phase）の間に接 地に駆動される。メモリセルの最上部で、メモリアレイの全仮想接地ラインは、 プリチャージ期間の間、接地に駆動される。次に、検知期間（phase）において 、選択されたビットのための２本の仮想接地ラインの動作は、１本の仮想接地ラ インを選択的に接地に保持し、第２の仮想接地ラインを正電圧に切り換えるよう に変化される。これは、本発明において新規な、改良された仮想接地ラインデコ ーダ・駆動回路（driver）を用いて達成される。 第３に、従来技術におけるビットラインの動作は、全ビットラインをＶＰＣに プリチャージすることであり、もし選択されたメモリコアＦＥＴが低しきい電圧 で書き込みが行われる（program）ならば、選択されたビットラインは接地へデ ィスチャージされる。もし選択されたメモリコアＦＥＴが高しきい電圧で書き込 みが行われるならば、選択されたビットラインはＶＰＣ電圧レベルにフロートし たままである。 本発明においては、全ビットラインは、プリチャージ期間の間、接地にプリチ ャージされる。続く検知期間において、選択されたビットラインは、もし低しき い電圧で書き込みが行われるならば、選択されたメモリコアＦＥＴによって正に 駆動される。もし選択されたメモリコアＦＥＴが高しきい電圧でプログラムされ るならば、ビットラインは、接地レベルでフロートしたままであるか、または、 接地に保持される第２の仮想接地ラインを用いて、選択されたコアＦＥＴに近く 、選択されたワードラインに結合される低しきい値コアＦＥＴにより、接地に保 持できる。 第４に、低しきい電圧で書き込みが行われたコアＦＥＴが、ＲＯＭの出力で論 理０を定義するために使用され、高しきい電圧で書き込みが行われたコアＦＥＴ が、ＲＯＭの出力で論理１を定義するために使用される。これらの定義により、 仮想設置ラインでの全体の拡散容量は、このラインに結合されたメモリセル（複 数）が論理１よりも多くの論理０で書き込みが行われたときに、最小になる。こ の定義は、低しきい電圧、論理０、で書き込みが行われたコアＦＥＴが、かなり より低い拡散接合容量を有するという事実を利用する。また、この定義は、ＲＯ Ｍコードパターンにおける未使用コード空間が通常は論理０で満たされているこ とと、英数字などを発生するフォントコードなどの、ＲＯＭコードパターンは、 全体のコードパターンにおいて論理０より論理１を多く有する事実を利用する。 第５に、図２に表されるようなメモリコアは、本発明により定義される接地さ れたコアの動作モードにおいて使用できる唯一のコア回路ではない。下記の回路 機能に適合する他のメモリコアの設計も使用できる。 １）電圧センスまたは電流センス増幅器。 ２）選択された主ビットラインに関連する２つの仮想接地ラインＶＧＬ１と ＶＧＬ２を選択する仮想接地ラインデコーダ。 ３）２本の選択された金属の仮想接地ラインを駆動する仮想接地ライン駆動 回路。もしプリチャージ期間が使用されるならば、この２本の選択された金属の 仮想接地ラインがプリチャージ接地レベルに駆動され、次に、検知期間において 、この２本の仮想接地ラインの１本が接地に保持され、他方が電圧源に切り換え られる。そして ４）もしプリチャージ期間が使用されるならば、プリチャージ回路が全部の 金属の仮想接地ラインと金属のビットラインをプリチャージ期間の間に接地に駆 動するために用いられる。検知期間において、プリチャージ回路は、作動されな い。 メモリコアの動作を、先に述べた親出願において説明されたプロトコルから、 本発明のプロトコルに変えることは、大きな効果をもたらす。第１に、低電圧源 、ＶＰＣ、が省かれる。８メガビット以上のメモリを有するＲＯＭは、Ｖ_DD電源 から最大の１００マイクロアンペアの待機（standby）電流仕様を有することが できる。８メガビットのメモリコアを待機状態の間にＶＰＣ電圧に維持する従来 技術は、ＲＯＭ内のメモリコアアレイにより引き出される接合部の漏れ電流のた め実用的でない。。 接地にプリチャージされたメモリコアを使用するので、ＶＰＣを除去し、待機 接合部の漏れ電流の問題を解決する。本発明において定義されるように、プリチ ャージ期間なしに、電流検知を用いてメモリコアを使用することは、ＶＰＣを除 去し、待機接合部の漏れ電流の問題を解決する。 第２に、本発明において、選択されたビットラインは、もし低しきい電圧で書 き込みが行われるなら、選択されたメモリコアＦＥＴにより正に駆動される。選 択されたコアＦＥＴからの電流は、電流を供給して、ビットラインの容量を充電 する。また、この電流は、選択されたメモリコアのセクター接合部の漏れ電流を 供給し、電荷を供給して、コアプリチャージクロックの停止からビットラインに 容量結合される負の雑音電圧を補償する。 上述の親出願において説明される設計において、ビットラインは、もし選択さ れたコアＦＥＴが高しきい電圧で書き込みが行われるなら、コアセンス時間の間 にＶＰＣ電圧レベルにフロートしたままである。選択されたメモリコアのセクタ ー接合部の漏れ電流を供給し、電荷を供給して、コアプリチャージクロックの停 止からビットラインに容量結合がされる負の雑音電圧を補償するために、本明細 書の図４に示される回路のような回路が必要であった。 この種の回路は本発明において必要でない。この回路の省略は、本発明のセン ス性能において大きな改良である。本回路は、選択されたビットラインに小さな プルアップ電流を与えて、負の容量結合雑音と接地されたメモリ基板へのコア接 合部の漏れの両方を補償する。接地されたメモリセルがビットラインを接地へ切 り換えるとき、メモリセルは、小さなプルアップ電流をも接地に切り換えねばな らない。「ビット・ロー(bit-low)」のスイッチ時間と電圧レベルとは、この種 の回路を用いたＲＯＭについての従来の設計よりは本発明の設計においてより容 易に達成できる。 第３に、本発明を利用したＲＯＭは、メモリが接地にプリチャージされている ので、３ボルトのＶ_DD電源電圧で作動できる。低供給電圧たとえば約２ボルトの ＶＰＣにプリチャージされるメモリコアを用いる従来の設計のＲＯＭは、メモリ コアにおけるプリチャージクロック、ポリシリコンワードラインおよびポリシリ コンセクター選択ラインの動作において、ＶＰＣより１.５ボルト以上大きなＶ_{D D} 電源電圧を必要とする。 第４に、本発明を利用するＲＯＭは、低供給電圧たとえば約２ボルトのＶＰＣ にプリチャージされるメモリコアを用いたＲＯＭに対して必要な時間よりずっと 少ない時間で、メモリコアを接地、プリチャージ電圧レベル、にプリチャージで きる。本発明は、メモリコアの仮想接地ラインと主ビットラインを接地に切り換 えるための接地されたソースを備えたＮＦＥＴを使用する。このＮＦＥＴは、全 体のプリチャージ時間の間にゲート端子からソース端子へ加えられる全ＶＤＤ電 圧を有する。従来の設計は、メモリコアの仮想接地ラインと主ビットラインをＶ ＰＣなどの低電圧に切り換えるためソースフォロワー構成におけるＮＦＥＴを使 用した。この構成において、ゲート端子からソース端子（ＶＰＣに結合される） に加えられる電圧は、プリチャージ時間のあいだ、減少する。これは、必要なプ リチャージ時間を増加し、ＶＰＣへのプリチャージ時間を短くするために、ＶＰ Ｃより１.５ボルト以上大きなＶ_DD電源電圧を必要とした。 本発明は、複数のメモリセルを有するメモリコアと、あらかじめ決められたメ モリコア基板電圧とを有するメモリの改良である。メモリセルは、少なくとも部 分的に、対応するビットラインとそれらに結合した仮想接地ラインとの選択によ りアクセスされる。この改良は、メモリコアにおける仮想接地ラインとビットラ インとをメモリコア基板電圧にプリチャージするプリチャージ回路からなる。仮 想接地ラインとビットラインのデコーダとプリチャージの回路とは、メモリコア 内の前に選択された仮想接地ラインとビットラインとを接地にプリチャージする 。まず、仮想接地ラインの駆動回路は、プリチャージ期間において、２本の選択 された仮想接地ラインを接地に駆動し、次に、１本の仮想接地ラインを接地に、 他方を正の電圧レベルに、選択的に駆動する。メモリコアにおける仮想接地ライ ンとビットラインからのメモリコア接合部の漏れ電流は、メモリコアがメモリコ ア基板電圧にプリチャージされるとき、０に減少される。プリチャージレベルの ための内部の低電圧源の必要は省かれる。メモリに要求されるＶ_DD待機電流と動 作電圧のレベルは、大きく減少される。メモリリードサイクルの初めにメモリコ アをプリチャージ電圧レベルにプリチャージするのに必要な時間は、大きく減少 される。プリチャージ回路、仮想接地ラインとビットラインのデコーダとプリチ ャージの回路、仮想接地ライン駆動回路およびメモリコアは、主ビットラインに ビット・ローのレベルとビット・ハイのレベル（いずれも容量性結合の負の雑音 電圧 により、または、メモリコア基板へのメモリコア接合接地ラインによりほとんど 影響されない）を与える。プリチャージ回路、仮想接地ラインとビットラインの デコーダとプリチャージの回路、仮想接地ライン駆動回路およびメモリコアは、 論理０のレベルすなわちビット・ハイのレベルとして定義される正電圧と、論理 １のレベルすなわちビット・ローのレベルのための主ビットラインへのプリチャ ージされる０電圧レベルと与えるために、主ビットラインに正の電流を与える。 さらに、本発明の改良は、主ビットライン上のビット・ローレベル電圧とビッ ト・ハイレベル電圧を、高速で少なくとも１５０ミリボルトのビット・ハイ電圧 レベルで、また、約０ボルトのビット・ローのレベルで、検知するビットライン 電圧検知回路からなる。 各メモリセルは、コアＦＥＴからなる。少なくとも１個のメモリセルのコアＦ ＥＴは、論理０の出力を定義する低しきい電圧で書き込みが行われる。プリチャ ージ回路、仮想接地ラインとビットラインのデコーダとプリチャージの回路、仮 想接地ライン駆動回路およびメモリコアは、メモリセル（複数）が論理１よりも 多い論理０で書き込みが行われるとき、メモリセルに結合される仮想接地ライン 上の全体の拡散容量を最小にし、低しきい電圧で書き込みが行われコアＦＥＴに 関連する容量を、最小化された全体の拡散容量により減少する。 仮想接地ラインとビットラインのデコーダとプリチャージの回路は、メモリコ アにおける前に選択された仮想接地ラインとビットラインとを約０ボルトにプリ チャージする。 また、本発明は、複数のメモリセルと予め定めたメモリコア基板電圧とを備え るメモリコアを有するメモリの動作方法における改良である。メモリセルは、少 なくとも部分的に、メモリ内の複数のビットラインと関連する仮想接地ラインか らの、対応するビットラインと２本の関連する仮想接地ラインの選択によりアク セスされる。この改良は、メモリコアにおける仮想接地ラインとビットラインと をメモリコア基板電圧にプリチャージするステップ（複数）からなる。１対の仮 想接地ラインが、メモリにおいて選択される。２本の選択された仮想接地ライン の１本が接地に、他方が正電圧レベルに選択的に駆動される。 差動センス増幅器 親出願が、相互結合した（cross coupled）電源の代わりに、電流ミラーを用 いた同様なセンス増幅器のアプローチを示す。本発明の改良の多くの点が親出願 の設計に比較して最もよく理解されるので、この前のセンス増幅器の図式的な図 が、親出願の図２１（ここでは図５として複製される）に示される。 ２つのアプローチは、同じクロック信号と同じタイミングを用いる。また、２ つのアプローチは、約０.１５ボルトの電圧差を増幅する。以前の設計は、約０. １５ボルトの差のある、２.０ボルトに近い電圧（複数）を増幅する。本設計は 、約０.１５ボルトの差のある、接地に近い電圧（複数）を増幅する。電圧レベ ルシフタ（shifter）、相互結合電流源およびインバータの使用は、本設計にお いて特色である。 本発明のセンス増幅器の設計は、約０.１５ボルトである信号の電圧差を増幅 する。以前のセンス増幅器の設計は、約２.０ボルトである信号の電圧差を増幅 する。 電流ミラーの代わりに相互結合電流源を用いるという考えは、本設計に限定さ れない。この考えは、以前のセンス増幅器にも同等にうまく作用し、電圧レベル シフト回路なしに使用できる。 以前の設計において用いられた電流ミラーのアプローチは、バランスがとれて いない容量性負荷を差動アンプ出力節点（node）にロードする。このバランスが とれていない容量性負荷は、ラッチの一方の側を他方の側より好む。相互結合電 流源のアプローチは、バランスがとれた負荷を差動増幅器にロードする。従来の 設計に容量を追加してバランスのとれた節点とすることは可能であろうが、余分 な容量はラッチを遅くし、ラッチの遷移応答を低下する。 本設計における電圧レベルシフタは、接地に近く約０.１５ボルトの電圧差を 有する信号（複数）を差動増幅器が検知することを可能にするので、重要である 。また、電圧レベルシフタは、信号を、差動増幅器のゲインを増加する電圧にシ フトする。以前の設計において、差動増幅器は、メモリコア内の内部プリチャー ジ 電圧、すなわち約２.０ボルト、にある信号を増幅することに制限されていた。 差動増幅器への入力のレベルを０ボルトから約２.２ボルトにシフトすることに より、レベルがシフトされた信号の差が、通常の差動増幅器により増幅できるよ うになる。 レベルシフタの使用がセンス増幅器のみに限られないことの留意することは重 要である。図７は、電圧レベルシフト回路と差動増幅器を用いるタイミング回路 を示す。 差動増幅器内において対称的な設計を有することは非常に望ましい。相互結合 電流源のアプローチは対称的であるが、電流ミラーのアプローチはそうでない。 電圧における小さな差が検知されるので、差動増幅器における小さなバランスの ずれは、差動増幅器を間違った状態にさせるほどの大きな影響を与える。センス 増幅器のバランスを改善するために対称性を用いるという考えは、設計の考え方 を越え、設計のレイアウトに及ぶ。対称的でバランスのとれたレイアウトは、よ り小さい電圧差を検知でき、従来可能であったよりも速く動作できる。 相互結合電流源のアプローチは、電流ミラーのアプローチより多くのゲインを 与えることができる。相互結合電流源のゲインは、４個のＦＥＴにより制御でき る。 本設計は、２個のインバータを用いて、センス増幅器のデータがラッチされる まで半分のレベルの信号が出力されるのを妨げる。差動増幅器の半分のレベルの 出力を妨げることにより、競合状態（race condition）が除去され、出力イネー ブル信号（ＯＥ）が、従来可能であったより速く切り換えられる。 本発明は、検知される入力信号を有する検知回路の改良である。この改良回路 は、レベルシフト回路を備え、このレベルシフト回路は、入力信号を受け取り入 力信号の電圧を、あらかじめ決めたレベルにシフトして、電圧をシフトされた入 力信号のレベルを出力する。このあらかじめ定めたレベルは、検知回路の検知の 動作範囲内にある。 レベルシフト回路により検知される入力信号は、接地に近い電圧を有する。作 動範囲における検知回路は、接地から少なくとも約０.１５ボルトの小さい信号 レベル差の入力信号が信頼性よく検知できるように、少なくとも約０.１５ボル トの信号レベル差を検知できる。 レベルシフト回路は、検知回路の動作範囲を含む選択された電圧の広い範囲の 中で、入力信号の電圧を上記のあらかじめ定めたレベルにシフトする。このあら かじめ定めたレベルは、検知回路が最大のゲイン、速度および精度を有する範囲 にある。 検知回路は、２つの差動出力を有する差動増幅器を備え、この検知回路は、マ ッチした電流源を差動増幅器に与える１対の相互結合電流源からなる。この１対 の電流源は、対称的であり、バランスがとれ、同じ容量性負荷と同じインピーダ ンスを有する。この１対の電流源は、初めは、２個の同等な電流源であるが、差 動増幅器の出力に基づいてバランスがとれなくなる。差動増幅器は、差動増幅器 のゲインと利得を増加するように、１対の電流源への出力から正のフィードバッ クを与える回路を含む。 この１対の電流源は、２個の相互結合したＦＥＴを備え、この相互結合した電 流源のゲインは、主に２個の相互結合したＦＥＴにより制御される。ゲインの範 囲は、２個の相互結合したＦＥＴの幅対長さの比を変えることにより差動増幅器 に与えられる。この１対の電流源は、さらに、上記の相互結合されたＦＥＴに並 行に結合された２個のＦＥＴを備える。また、差動増幅器のゲインは、この２個 の並行に結合されたＦＥＴの幅対長さの比を変えることにより制御される。 本改良回路は、さらに、検知回路の２つの出力がラッチされるまで、差動増幅 器の半分のレベルの出力を妨げるための２個のインバータを備える。 また、本発明は、入力信号レベルの検知方法の改良であり、この改良方法は、 入力信号を受け取るステップと、入力信号の電圧を、電圧をシフトした出力レベ ルにシフトするステップとからなる。電圧をシフトされた出力レベルは、検知回 路のあらかじめ定めた検知範囲内にある。電圧をシフトされた出力レベルは、入 力信号レベルの信号レベルを区別するように検知される。 仮想接地ラインとビットラインのデコーダ 仮想接地ラインとビットラインのデコーダのための共に係属中の出願Ｍ３８７ −Ｄにおいて説明された設計と、本発明の仮想接地ラインとビットラインのデコ ーダとは、ともに、選択された主ビットラインｍＢＬを多重化する。以前のＮＭ ＯＳのＲＯＭデコーダは、１本の仮想接地ラインを選択し、このラインを接地に 駆動する。すべての他の接地ラインは、約２ボルトの内部低供給電圧にプリチャ ージされる。本発明の設計は、２本の仮想接地ラインを選択する。これらの２本 のラインは、初め低レベルで駆動される。リードサイクルの間に、これらの線の １本は、高レベルに駆動され、他方は低レベルにとどまる。高レベルに駆動され る仮想接地ラインは、アドレスＡＹ［４］により決定される。 共に係属中の「非常に大規模の集積回路である読出専用メモリにおける改良」 と題する米国特許出願第０８／０１６,８１１号に記載されたＮＭＯＳデコーダ において、ＣＭＯＳの仮想接地ラインとビットラインのデコーダは、選択された 主ビットラインと１本の仮想接地ラインとを多重化する。このＣＭＯＳデコーダ は、ＮＭＯＳデコーダよりよいプリチャージを与える。このＣＭＯＳ設計におい て、ＰＣ０は、アドレスＹＤＬ［０−７］とＹＤＵ［０−７］への入力である。 ＰＣ０がコアプリチャージの間に高レベルであるとき、図アドレスＹＤＬ［０− ７］とＹＤＵ［０−７］は高レベルであり、デコーダにおける全ＦＥＴは起動さ れ、全部の仮想接地ラインとビットラインとがプリチャージされる。この追加の プリチャージ技法は、本設計に適合するけれども、本設計において使用されない 。 従来の設計と比較して、改良されたインターロック法は、同じ機能を、より少 ないゲートを用いて実現する。この方法は、より少ないゲートを用いるので、本 質的により速く、より少ないシリコンダイ面積を使用する。 以前のＮＭＯＳのＲＯＭの特許と、ＣＭＯＳの仮想接地ラインとビットライン のデコーダと比べると、本デコーダは、接地にプリチャージされるメモリコアと 使用するように設計される。以前のデコーダは、約２ボルトの低電圧にプリチャ ージされるメモリコアと使用するように設計された。本設計では、追加のデコー ドは、ＳＥＬＶラインを用いてなされる。この追加のデコードがＳＥＬＶライン によりなされるので、本デコーダは、従来可能であったよりも、より少ないＦＥ Ｔとより狭い面積を使用する。 クローバー（crowbar）電流は、大きなＦＥＴを備えるインバータと論理ゲー トにおいて非常に大きいことがある。ＣＭＯＳのインバータと論理ゲートがスイ ッチをするとき、ＰＭＯＳのＦＥＴとＮＭＯＳのＦＥＴが部分的にオン状態であ る期間がある。ＦＥＴを流れる電流を、クローバー電流という。クローバー電流 は、普通は重要でないが、大きいＦＥＴを用いるとき非常に大きくなることがあ る。本インターロック法は、これらのクローバー電流を避ける。 本発明は、メモリにおける複数の仮想接地ラインとビットラインをデコードす る方法であり、メモリコアにおける全仮想接地ラインを低レベルに駆動するステ ップからなる方法の改良である。メモリコア内の２本の仮想接地ラインは、選択 された第１の仮想接地ラインを低く保持し、選択された第２の仮想接地ラインを メモリコアの放電のために低く保つことにより、そして、選択された第２の仮想 接地ラインをコア評価のために高く駆動することにより、多重化される。次に、 メモリコアは、読み出されすなわち評価される。すべての選択されない仮想接地 ラインは、コアの評価の間にフロートしたままである。次に、続くコア評価の準 備におけるメモリコアの放電のために、第２の仮想接地ラインは、低レベルに切 り換えられる。 本改良方法は、さらに、コアを評価するステップの前に、ＢＩＴラインを接地 にプリチャージするステップからなる。このＢＩＴラインは、メモリ内のビット ラインに選択的に結合される。 また、本発明は、大きな容量性メモリ負荷を駆動できる２つのメモリ多重化信 号、ＳＥＬＶ０とＳＥＬＶ１、を生成するデコーダである。このデコーダは、２ つのメモリ多重化信号、ＳＥＬＶ０とＳＥＬＶ１、の一方を高レベルに他方を低 レベルに駆動するためアドレス信号を選択的にデコードするデコード回路からな る。駆動回路は、デコード回路に応答して、２つのメモリ多重化信号、ＳＥＬＶ ０とＳＥＬＶ１、を発生する。この駆動回路は、トライステート化される。 駆動回路は、直列に接続される１対の２個のＦＥＴからなる。メモリ多重化信 号、ＳＥＬＶ０とＳＥＬＶ１、はそれぞれ１対の２個の大きなＦＥＴの１つの間 での結合から得られる。駆動回路は、ＦＥＴ対の各々において２個の大きなＦＥ Ｔの一方、をオン状態にする前に他方をオフ状態にする回路からなり、このため 、各対のＦＥＴの一方は、他方がオン状態にあるときに、常にオフ状態である。 メモリ多重化信号、ＳＥＬＶ０とＳＥＬＶ１、はデコーダ供給電圧ＶＳＥＬに よりセットされる電圧レベルを有する。メモリ多重化信号、ＳＥＬＶ０とＳＥＬ Ｖ１、はメモリコア内で最高の電圧レベルを有する。メモリ多重化信号、ＳＥＬ Ｖ０とＳＥＬＶ１、の電圧レベルは、メモリコアにおけるメモリブレークダウン を避けるのに十分な低レベルにセットされる。 また、本発明は、複数の仮想接地ラインとビットラインを備えるメモリコアを プリチャージするする方法であり、メモリコアがプリチャージブロックをとおし て読み出される前にメモリコアにおける全仮想接地ラインと主ビットラインを接 地にプリチャージするステップからなる方法の改良である。２本の選択された仮 想接地ラインは、メモリコアがプリチャージブロックに独立なメモリコアをとお るプリチャージ経路をとおして読み出される前に、接地に駆動される。 さらに、本発明は、直列に結合される２個の大きなＦＥＴからなる、クローバ ー電流を避けるための回路である。出力信号は、２個の大きなＦＥＴの間の結合 から得られる。回路は、２個の大きなＦＥＴのうちの一方がオン状態であるとき に他方が常にオフ状態であるように、２個の大きなＦＥＴのうちの一方をオン状 態にする前に他方をオフ状態にするために設けられる。 本発明は、以下の図面を参照してよりよく視覚化され、ここに同様な部分は同 様な数字で参照される。 図面の簡単な説明 図１は、本発明により作動されるメモリコアのチップレイアウトの平面図であ る。 図２は、図１に示されたメモリコアの図式的な図である。 図３は、図１と図２のメモリコアを駆動するために使用される制御信号の波形 を示すタイミング図である。 図４は、主ビットラインに結合される列におけるメモリセルの書き込みが行わ れた状態に依存する主ビットラインの電圧値のテーブルである。 図５は、親出願において使用されたセンス増幅器の図式的な図である。 図６は、本出願のセンス増幅器の図式的な図である。 図７は、電圧レベルシフト回路と差動増幅器を用いたタイミング回路の図式的 な図である。 図８は、クローバー電流を避けるための以前のインターロック法の図式的な図 である。 図９は、本発明の仮想接地ラインとビットラインのデコーダの図式的な図であ る。 図１０は、クローバー電流を避けるためのインターロック法の図式的な図であ る。 図１１ａと図１１ｂは、関連するデコーダ信号のタイミング図である。 図１２は、インターロック法の機能を示すタイミング図である。 本発明の種々の実施形態は、以下の詳細な説明により理解できる。 好ましい実施例の詳細な説明 接地されたメモリコアの設計と方法論 次に説明する電圧を検知するセンス増幅器回路、変更された仮想接地ラインデ コーダおよび回路を用いた、図２に図式的に示されたメモリコアにおける本発明 の動作を詳細に考える。本発明は、メモリセルのブロックに組織化されたアドレ ス可能なメモリセルのアレイを有するメモリ回路を備える。セルの１ブロックは 図２に示される。１ブロックは、メモリアレイを形成するように行と列に繰り返 されるコアの１セグメントである。１ブロックにはメモリセルの４列がある。ワ ードラインＣＡ、ＣＢおよびＢＳは、金属ビットラインすなわち主ビットライン に結合されるブロックにおける１セルを選択する。メモリの１セクタは、共通の ワードラインとＢＳ、ＣＡおよびＣＢラインを有するメモリコアまたはメモリア レイをとおって配置される１列のブロックとして定義される。セクタは、反復さ れてｎ行になり、完全なメモリコアまたはメモリアレイを作る。ＲＯＭは、１以 上のメモリコアに区分される（partition）。 ＣＡ、Column Select A（列選択Ａ）、は１セクタの全長を通るポリシリコン ラインである。これは、ブロックにおける特定の拡散ビットラインを相互に結合 するコアＦＥＴのゲート端子である。ＣＢ、Column Select B（列選択Ｂ）、は １セクタの全長を通るポリシリコンラインである。これは、ブロックにおける特 定の拡散ビットラインを相互に結合するコアＦＥＴのゲート端子である。ＢＬは 、ブロックまたはセクタにおける拡散ラインであり、これは、コアＦＥＴの４つ の列とＣＡまたはＣＢにより制御される４個の列選択ＦＥＴのドレーン端子また はソース端子である。メモリアレイにおけるセクタの１つからのビットライン信 号は、ブロック選択信号ＢＳにより金属ビットラインに結合される。ＢＬは、拡 散ラインまたは金属ラインを参照できる。金属ビットラインは、ｍＢＬまたは主 ビットラインとして参照できる。 ＷＬ、Word Line（ワードライン）は、１セクタの全長を通るポリシリコンラ インである。これは、そのセクタにおける書き込みを行うことが可能なコアＦＥ Ｔの１行のゲート端子である。ＢＳ、Block Select（ブロック選択）、は、とき にはＢａｎｋ Ｓｅｌｅｃｔ（バンク選択）として定義され、１セクタの全長を 通るポリシリコンラインである。それは、１ブロックにおける拡散ビットライン を金属ビットラインまたは主ビットラインｍＢＬに結合するコアＦＥＴのゲート 端子である。 ＶＧＬ、Virtual Ground Line（仮想接地ライン）、は、図２に示されるメモ リセルのブロックにおける拡散ビットラインである。コアＦＥＴの２つの列およ びＣＡにより制御される２個の列選択ＦＥＴのためのドレーン端子またはソース 端子に結合される２本の拡散ビットラインがある。この２個の拡散ビットライン の各々は、２つの金属バスの１つに結合され、金属バスは、また、メモリアレイ 中のブロックの１列における対応する拡散ラインに結合される。これらの２本の 拡散金属ラインの各々は、仮想接地ラインとして定義される。 このセルのアレイは、複数の仮想接地ライン１０、主ビットライン１２、ポリ シリコンワードライン１４(１)〜(ｎ)およびポリシリコン選択ライン１６を含む 。 ポリシリコンワードラインの各々１４(ｉ)とポリシリコン選択ライン１６は、メ モリセルのブロックの各行またはセクタを通る。この金属ラインは、図１に示す ように、最適なレイアウト設計のためまっすぐに伸びる。この設計は、複数のコ ンタクト１８を備え、コンタクト１８は、金属の仮想接地ライン１０と主ビット ライン１２とを、各ブロックの端で、対応する１つのコンタクト１８に結合する 。 デコーダ回路は、ブロックの１列を選択し、仮想接地ライン駆動回路を、選択 された１対の金属の仮想接地ライン１０に結合し、センス増幅器をブロックの選 択された列における主ビットライン１２に結合する。プリチャージ期間において 、これらの回路は、２本の選択された金属の仮想接地ライン１０の両方を接地に 駆動し、次に、検知期間において、２本の仮想接地ライン１０の１本が接地に保 持され、他方が電圧源に切り換えられる。 各ブロックは、第１と第２の端部を有する。仮想接地ラインのコンタクト１８ は、ブロックの１端部に単独で配置され、主ビットラインのコンタクト１８は、 そのブロックの対向する端部に単独で配置される。メモリセルの第１のブロック にアーキテクチャにおいて同一である、メモリセルの第２のブロックは、仮想接 地ラインに垂直な仮想線に対して鏡面対称で置かれ、メモリセルの第１ブロック の１端部に配置される。メモリセルの第１ブロックへの主ビットライン１２と仮 想接地ライン１０のコンタクト１８は、メモリセルの鏡面対称の第２ブロックと 共通に使用される。 ブロックにおける複数のメモリセル２２は、列に論理的に組織化される。メモ リセル２２の列は、拡散ビットライン２０によってともに結合され、この場合の セルは、単独のＦＥＴからなる。各縦列は、メモリセル２２のブロックの長手方 向に配置される２本の対応する拡散ビットライン２０を有する。メモリセル２２ は、メモリセル２２の第２と第３の列により共有される中央ビット拡散ライン２ ０'に対して対称的に配置される。ＣＡにより制御される第１回路２４は、メモ リセルの第１列のための２本の拡散ビットライン２０を選択的にともに結合し、 第４列のための２本の拡散ビットライン２０をともに結合することにより各ブロ ックの１端部に配置される。ＣＢにより制御される第２回路２６は、中央拡散ビ ットライン２０'を２本の隣接する拡散ビットライン２０と結合することにより 各ブロックの対向する端部に配置される。 第１回路２４と第２回路２６の位置の結果として、アドレスされたメモリセル のいずれかからビット拡散ライン２０をとおって読み出される信号の回路におけ る経路の長さは、総計して仮想にメモリブロックの長さを越えることはない。寄 生容量は避けられ、メモリアクセス速度は増加され、メモリセル密度あたりの容 量は増加される。 以上に説明したメモリコアの一般的な構造のアーキテクチャは、本発明の接地 されたメモリコアの動作の詳細な説明を考慮する。図２に図式的に示すように、 主ビットライン１２は、コアＦＥＴ２８をとおして中央ビットライン２０'に結 合される。２個のメモリセル２２（たとえば特に参照数字２２(２)で示されるも の）は、メモリコアにおいて相互に直列に結合されて１つの対を形成する。コア ＦＥＴ２２の他の対は、中央ライン２０'と、仮想接地ライン１０に結合される 外側の拡散ビットライン２０との間に並行に結合される。セル２２(２)などのメ モリセル（２２）のゲートは、それぞれのワードライン１４(１)〜１４(ｎ)に結 合される。列選択コアＦＥＴ２６は、並行に、中央ビットライン２０'の各々の 側でＮ個のメモリセルに結合される。列選択コアＦＥＴ２４は、並行に、外側の 拡散ビットライン２０に結合されるＮ個のメモリセルと結合される。 図２におけるビットライン２０と２０'は、ｎ型の拡散ワイヤであり、主ビッ トライン１２と仮想接地ライン１０は、アルミニウムの金属ワイヤである。図１ を参照して、ワードライン１４(１)〜１４(ｎ)と列選択信号ライン１６、ＣＡ、 ＣＢ、ＢＳは、ポリシリコンワイヤである。金属コンタクト１８は、Ｘを含む４ 角として表される。領域３０は、イオン注入領域を表す。イオン注入領域３０に おけるしきい電圧は、電源電圧を越えるので、領域３０に配置されたコアＦＥＴ は、ゲート電圧が論理の高レベルになったとしてもオン状態にならない。 拡散ワイヤリングを主ビットライン１２に結合する金属コンタクト１８と、拡 散ワイヤリングを仮想接地ライン１０に結合する金属コンタクト１８は、図１に 最もよく描かれるように、メモリセルブロックの対向する端部に位置される。し たがって、拡散ワイヤリング素子の主ビットラインのコンタクト１８から仮想接 地ラインのコンタクト１８への抵抗は、選択されるメモリセル２２(２)の位置に よらず一定である。これは、抵抗が、主ビットライン１２とためのコンタクト１ ８と仮想接地ライン１０のためのコンタクト１８の間の距離に対応するからであ る。メモリのレイアウトは、メモリセルブロックが、コンタクト１８を結合する 横のすなわち水平のライン（図示しない）に関してライン３２の周りで鏡面対称 であるように設計される。その結果、アレイにおけるコンタクト１８の数は、通 常のレイアウトに比べて５０％減少される。もう１つの結果として、主ビットラ インのコンタクト１８による容量と接合部の漏れ電流の寄生が、５０％だけ減少 され、これにより、スイッチ速度を増加する。 電圧を検知するセンス増幅器を備える接地されるメモリコアの動作を考える。 図２を参照して、図２の図の中央に示される主ビットライン１２にすぐに隣接す る第２と第３の列におけるメモリセル２２を選択するために、列選択信号ＣＡは 論理高レベルに切り換えられる。列選択信号ＣＡは、トランジスタ２４をオン状 態にして、拡散ビットライン２０の外側の対の各々を対の形でショートする。最 も外側の拡散ビットライン２０は仮想接地ライン１０、ＶＧＬ１とＶＧＬ２、に 結合される。 列選択信号ＣＢが論理高レベルに切り換えられるとき、それは、最も内側の拡 散ビットライン２０をトランジスタ２６を介して中央のビットライン２０'にシ ョートする。これは、図２のアレイにおいて第１と第４の列を選択する。 いいかえれば、信号ＣＡは、第２と第３の列を選択するが、信号ＣＢは、第１ と第４の列を選択する。列は、順序づけられ、図２のアレイにおいて左から右へ 数字が付される。適切にアドレスを与えるために、これらの２つの信号の一方、 ＣＡまたはＣＢ、のみが同時に論理的に高くなる。 図２における左の仮想接地ライン１０を正電圧レベルに切り換え、図２におけ る対向するすなわち右の仮想接地ライン１０をプリチャージされた接地レベルに 保つことにより、破線３４の外形で示される、すべての左のブロックのセルが選 択される。そのような場合、ブロック３４内のセルは、メモリセル３６の対称的 に配置されたブロックと反対に、読み出され、ブロック３５内のセルは読み出さ れない。 接地されたメモリコアのため、仮想接地ライン１０の上の正電圧レベルは、検 知期間の終わりで約１５０ミリボルトの大きさの正電圧である。仮想接地ライン １２の上のビット・ハイのレベルは、検知期間の終わりで約１５０ミリボルトの 大きさの正電圧である。ビット・ローのレベルは、接地のプリチャージレベル、 すなわち、０ボルトである。 たとえばセル２２(２)を選択するために、ブロック選択信号ＢＳ、ライン１６ 、は、図２におけるブロックを選択する論理高レベルにいく。セル２２(２)を選 択する例のための信号波形は図３に示される。Ｔ１とＴ２の間隔は、プリチャー ジサイクルであり、Ｔ２とＴ３の間隔は、コア評価サイクルであり、Ｔ３の後は 、コアリセットサイクルである。ライン１６上の信号ＢＳは、２個のトランジス タ２８のゲートに結合される。図３においてライン３８上に示されるように、列 選択信号ＣＡが論理高レベルであり、列選択信号ＣＢが論理低レベルであり、こ れにより、第２と第３の列を選択する。図３に示すように、図２における最も左 の仮想接地ライン１０、ＶＧＬ１、は、時間Ｔ２の後で正電圧になる。図２にお ける最も右の仮想接地ライン１０、ＶＧＬ２、は、プリチャージレベルに保持さ れ、これにより、セルの第２列を選択し、セルの第３列の選択をやめる。ワード ライン１４(１)は、図３のライン４４上に示されるように、論理高レベルに切り 換えられ、残りのワードライン１４(２)〜１４(ｎ)の各々が、図３のライン４６ 上に示されるように、論理低レベルに切り換えられ、これにより、セル２２(２) を読み出す。 選択されたコアＦＥＴ２２（２）は、低閾値電圧で書き込みが行われる（prog rammed）ものとする。そのブロックのメモリセルを通過する電流の伝達経路は、 最も左側の仮想接地ライン１０から始まり、主ビットライン１２すなわちｍＢＬ で終わる。図２において、電流は最も左側のライン１０から左の最も外側の拡散 ライン２０へ流れる。ＶＧＬ１すなわちライン１０の電圧波形を示す図３の直線 ４２を参照されたい。ＣＡで制御されるコアＦＥＴ２４により、電流はＦＥＴ２ ４を介して左の最も内側の拡散ビットライン２０へ流れる。電流は、左の最も内 側のライン２０に沿って、選択されたコアＦＥＴ２２（２）のドレインヘ流れ、 コアＦＥＴ２２（２）を通過して中央拡散ビットライン２０’に達する。その後 、電流は、２個の並列接続されたコアＦＥＴ２８を通過して主ビットライン１２ すなわちｍＢＬへ流れる。ライン１２すなわちｍＢＬにおける近似的な信号波形 を、図３において直線４５で示す。 主ビットライン１２上に発生する電圧の大きさは大きく変動し、図２における 選択されたセル２２（２）と同じ行（row）のコア内のコアＦＥＴ２２（１）、 ２２（３）および２２（４）の書き込み閾値電圧（programmed threshold volta ge）に強く依存する。これらのＦＥＴは、ゲートがＷＬ１すなわちライン１４（ １）に接続されていて、ＦＥＴ２２（２）が選択されたときに、これらのＦＥＴ もオンする可能性がある。図４は、主ビットライン１２上の最大電圧をコアＦＥ Ｔ２２（１）〜２２（４）の書き込み閾値電圧の関数として示している。図４に 示すように、３個のコアＦＥＴ２２（１）〜２２（４）の書き込み閾値電圧につ いては８通りの組み合わせがある。右側の列（column）は、主ビットラインの最 大電圧を仮想接地ラインの電圧ＶＧＬ１の関数として示している。ＶＧＬ２のラ イン１０、および拡散ライン２０は、図９および図１０に示す仮想接地ライン・ デコーダおよび駆動回路によって接地レベルへと切り換えられる。 まず、主ビットラインの電圧レベルに対する低閾値電圧のコアＦＥＴ２２（１ ）による影響を考える。図４において、この閾値電圧をＣで示す。このとき、Ｖ ＧＬ１から選択されたコアＦＥＴ２２（２）のドレインまでの第２の電流経路が 存在する。第２の電流経路は、最も外側の左の拡散ライン２０に沿ってコアＦＥ Ｔ ２２（１）を通過する。左の両拡散ラインの抵抗は等しいため、ＶＧＬ１のライ ン１０から選択されたコアＦＥＴ２２（２）のドレインまでの抵抗は、単一経路 の抵抗の１／２にまで低減される。その結果、ｍＢＬすなわちライン１２上の電 圧が上昇する。図４を参照して、組合せ８を組合せ４と比較すると、または組合 せ７を組合せ４と比較すると、コアＦＥＴ２２（１）の書き込み状態（programm ed state）がビットライン１２上の最大電圧に与える影響の程度がわかる。 コアＦＥＴ２２（３）の書き込み閾値電圧は、主ビットラインの電圧に最も顕 著な影響を与える。コアＦＥＴ２２（３）が高閾値電圧を有している場合は、Ｆ ＥＴ２２（３）における電流は、ほぼ零となる。中央ビットライン２０’から接 地点へ至る直接的な電流経路は存在せず、主ビットラインの最大電圧は、ＶＧＬ １上の電圧に等しく、例示された実施形態についてはほぼ２ボルトである。 コアＦＥＴ２２（３）が低閾値電圧で書き込まれている場合は、中央拡散ビッ トライン２０’からＶＧＬ２のライン１０に至る直接的な電流経路が存在し、こ れは、コアＦＥＴ２２（３）、最も内側の右のビットライン２０、コアＦＥＴ２ ４、最も外側の右の拡散ライン２０を経てライン１０すなわちＶＧＬ２へ至る経 路である。ライン２０’からＶＧＬ２までのこの経路における抵抗は、ビットラ イン２０’からＶＧＬ１までの経路における抵抗にほぼ等しくすることができ、 これによりライン２０’上の電圧はＶＧＬ１に印加される電圧のほぼ１／２とな る。 コアＦＥＴ２２（３）および２２（４）の双方が低閾値電圧の状態となるよう に書き込みが行われる場合は、ＦＥＴ２２（３）のソース端子からの電流は最も 内側の右のビットライン２０および最も外側の右の拡散ライン２０に沿って流れ ることができ、これにより、ＦＥＴ２２（３）のソース端子からＶＧＬ２のライ ン１０までの抵抗が１／２にまで低下する。ＦＥＴ２２（４）の書き込み閾値電 圧による主ビットライン１２への影響は、組合せ３と４または組合せ７と８を比 較するとわかる。 コアＦＥＴ２２（１）が高閾値電圧であってコアＦＥＴ２２（３）および２２ （４）の双方が低閾値電圧のとき、ビット・ハイのレベル（a bit-high level） に対する主ビットライン上の電圧が最小となる。これは、図４における組合せ４ で示されている。この場合、主ビットライン１２の電圧の最大値は、ＶＧＬ２上 の電圧の約３８％である。図４に示した最大電圧は、コアＦＥＴ２２（２）がそ のビットラインの容量を最大値に充電する程度の長い時間を与えられた場合に到 達することができるレベルである。本発明において、ビット・ハイのレベルに対 する主ビットライン１２のピーク電圧は、図４に示したレベルの約２５％である 。これは、典型的なコアの評価時間（evaluation time）すなわち検知時間（sen sing time）は、主ビットライン１２に、より高い電圧レベルにまで充電するよ うな時間を与えないからである。例えば図４に示した組合せ４の場合、主ビット ライン１２上の典型的な電圧は、ＶＧＬ１が約２ボルトのとき２００ミリボルト である。この発明を使用するＲＯＭは、１５０ミリボルトのビット・ハイレベル を検知できるセンス増幅器を備えている。 いま、選択されたコアＦＥＴ２２（２）がＷＬ１に印加される電圧よりも高い 高閾値電圧で書き込みが行われるものとする。ＦＥＴ２２（２）を通過する電流 のみが、ビットラインの検知において無視できるような極めて少ないサブスレッ ショルド電流である。ＶＧＬ１から中央ビットライン２０’への電流経路は、そ のとき開放されていて、これにより、中央ビットライン２０’および主ビットラ イン１２は、プリチャージされた接地電圧レベルすなわちビット・ローのレベル （a bit-low level）を維持することができる。 さらに、選択されたコアＦＥＴ２２（２）およびコアＦＥＴ２２（３）の双方 は、高閾値電圧で書き込みが行われるものとする。中央ビットライン２０’は、 最も内側における左または右のいずれのビットライン２０にも接続されていない ため、そのライン２０’は、プリチャージによる接地電圧すなわちビット・ロー のレベルでフローティング状態となっている。フローティング状態のビットライ ン２０’または主ビットライン１２上の電圧は、接合部の漏れ電流（junction l eakage curent）または容量結合の雑音電圧によって影響を受ける可能性がある 。雑音電圧または接合部の漏れ電流はフローティング状態の主ビットラインを正 の電位に変化させる可能性があり、これらの雑音電圧または漏れ電流のみがセン ス 増幅器によるビット・ローのレベルの読み出しに悪影響を与える。このため、接 地された基板へ流れるコア接合部の漏れ電流は、接地レベルでフローティング状 態となっているビットラインに影響を与えることはない。また、メモリコアのプ リチャージのクロックの停止による容量結合の負の雑音電圧は、零ボルトのビッ ト・ロー電圧のレベルに悪影響を与えない。 さらに、ビット・ハイのレベルはビットライン上の小さい正電圧であって、こ のレベルの場合には、負の雑音電圧および拡散ビットラインから基板へ流れるコ ア接合部の漏れ電流による影響は無視できる。これは、選択されたＦＥＴ２２（ ２）は、低閾値電圧が書き込まれていて、結合した雑音電圧および拡散ビットラ イン２０’からのコア接合部の漏れ電流よりも大きいオーダの電流を中央ビット ライン２０’に供給するからである。 要するに、図２で定義したメモリコアは、以下のものを備える本発明によって 定義される接地されたコアの動作モードにおいて使用することができる。 ａ）電圧を検知するセンス増幅器。 ｂ）両仮想接地ライン１０すなわちＶＧＬ１およびＶＧＬ２を選択する仮想接 地ライン・デコーダ回路。 ｃ）選択された２本の金属仮想接地ラインの双方を駆動する仮想接地ライン駆 動回路。プリチャージ期間（precharge phase）中、選択された２本の金属仮想 接地ラインの双方が接地レベルへと駆動され、その後、検知期間（sensing phas e）中、その２本の金属仮想接地ラインのうちの一方が接地レベルに保持され、 その２本の金属仮想接地ラインのうちの他方は電源電位へと切り換えられる。 ｄ）プリチャージ期間中、全ての金属仮想ラインおよび金属ビットラインを接 地レベルへと駆動するプリチャージ回路。検知期間中、このプリチャージ回路は 停止する。 いま、電流を検知するセンス増幅器を有する接地されたメモリコアの動作を考 える。図２に示したこのメモリコアは、上述の電圧を検知するタイプ以外の他の タイプのセンス増幅器とともに使用可能である。例えば、電流を検知する増幅器 を使用することができる。このタイプのセンス増幅器は、ビットライン・デコー ダを介して主ビットライン１２へ検知電流（sensing current）を供給する。 ワードラインおよび列選択ラインの動作は、上述の動作と同様である。仮想接 地ラインの動作は、本質的には、電圧を検知する増幅器についての上記動作から 逆に導くことができる。これは、選択されたコアＦＥＴが低閾値電圧で書き込ま れている場合に、選択されたコアＦＥＴはその検知電流を接地点へ流れるように 切り換えなければならないからである。選択されたコアＦＥＴが高閾値電圧で書 き込まれている場合には、接地点への検知電流の経路を開放することにより、検 知電流が選択された主ビットラインを正電圧にまで充電できるようにしなければ ならない。 例えばセル２２（２）を選択するためには、ブロック選択信号ＢＳのライン１ ６は論理値ハイ（logical high）となり、これにより図２に示したブロックを選 択する。ライン１６上の信号ＢＳは、２個のトランジスタ２８のゲートにつなが っている。ハイに切り換えられると、信号ＢＳは、主ビットライン１２をそのセ ル・マトリクスのブロックの中央ビットライン２０’に接続する。列選択信号Ｃ Ａは、論理値ハイとなって、列選択ラインＣＢは論理値ロー（logical low）と なり、これにより第２列および第３列を選択する。左の仮想選択ライン１０すな わちＶＧＬ１は接地レベルに切り換えられる。右の仮想接地ライン１０すなわち ＶＧＬ２は、プリチャージされた接地レベルでフローティング状態とすることで き、または、好ましい実施形態では、それは、非選択のコアＦＥＴ２２（３）お よび２２（４）内に流れるどの電流も最小とするような小さい正電圧に駆動され る。これにより、検知電流はより高速に主ビットラインを充電できるようになっ て、メモリの速度が向上する。このようにして、仮想接地ラインＶＧＬ１および ＶＧＬ２は、セルの第２列を選択し、セルの第３列を選択しない状態となってい る。ワードライン１４（１）は論理値ハイに切り換わり、このとき残りのワード ライン１４（２）〜１４（ｎ）は論理値ローとなり、これによりセル２２（２） に対し読み出しを行う。 選択されたコアＦＥＴ２２（２）は低閾値電圧で書き込まれているものとする 。メモリセルのそのブロックを通過する検知電流の経路は、主ビットライン１２ す なわちｍＢＬから始まり、左の仮想接地ライン１０で終わる。ＢＳで制御される コアＦＥＴ２８により、検知電流は主ビットライン１２からＦＥＴ２８を通過し て拡散ビットライン２０’へ流れる。その後、この電流は、ライン２０’に沿っ て、選択されたコアＦＥＴ２２（２）のドレインヘ流れ、コアＦＥＴ（２）を通 過して左の最も内側の拡散ビットライン２０に至る。論理値ハイに切り換えられ たＣＡで制御されるコアＦＥＴ２４により、この電流は左の最も内側のライン２ ０に沿って流れ、ＦＥＴ２４を通過して、仮想接地ラインＶＧＬ１に接続された 左の最も外側の拡散ビットライン２０に至る。検知電流が抵抗の低い経路を流れ る結果、ｍＢＬすなわちライン１２上の電圧は低いレベルに保持される。このビ ットラインの電圧は、この中では、ビット・ローレベルの電圧として定義される 。 主ビットライン１２から左の仮想接地ライン１０に至る検知電流の経路におけ る抵抗値は、大きく変化するものであって、図２におけるコアＦＥＴ２２（１） の書き込み閾値電圧に依存する。このＦＥＴは、ゲートがＷＬ１すなわちライン １４（１）に接続されていて、ＦＥＴ２２（２）が選択されたときにもオンする 可能性がある。 低閾値電圧のコアＦＥＴ２２（１）によるビット・ローの電圧レベルへの影響 を考える。このとき、ＶＧＬ１から選択されたコアＦＥＴ２２（２）のドレイン に至る第２の電流経路が存在する。この第２の経路は、外側の左の拡散ライン２ ０に沿ってコアＦＥＴ２２（１）を通過する。最も内側および最も外側の左の拡 散ライン２０の抵抗は等しいため、ＶＧＬ１のライン１０から選択されたコアＦ ＥＴ２２（２）のドレインまでの抵抗は、単一経路の抵抗の１／２に低減される 。検知電流が抵抗の低いこの経路を流れる結果、ｍＢＬのライン１２上のビット ライン・ローの電圧は、図２に示したコアＦＥＴについての書き込み閾値電圧の 如何なる組合せに対しても、最も低いレベルに保持される。 いま、選択されたコアＦＥＴ２２（２）は、ＷＬ１に印加される電圧よりも大 きい高閾値電圧で書き込まれているものとする。ＦＥＴ（２）を流れる電流のみ が、ビットラインの検知において無視できるような極めて少ないサブスレッショ ルド電流である。中央ビットライン２０’からＶＧＬ１に至る検知電流の経路は 、 そのとき開放されていて、これにより、中央ビットライン２０’および主ビット ライン１２を、この中でビット・ハイレベルの電圧として定義されたより高い電 圧レベルまで検知電流で充電することができる。 図２におけるコアＦＥＴ２２（３）の書き込み閾値電圧は、検知電流が主ビッ トライン１２へと切り換えられた後の短時間の間、主ビットラインに影響を与え る。コアＦＥＴ２２（３）が高閾値電圧を有している場合は、ＦＥＴ２２（３） におけるその電流は、ほぼ零である。中央ビットライン２０’からＶＧＬ２のラ イン１０に至る直接的な電流経路は存在しない。したがって、検知電流は、拡散 ビットライン２０’を検知電圧まで、すなわちビット・ローのレベルまたはビッ ト・ハイのレベルまで、より短い時間で充電することができる。 コアＦＥＴ２２（３）が低閾値電圧で書き込まれている場合は、中央拡散ビッ トライン２０’からＶＧＬ２のライン１０に至る望ましくない電流経路が存在す る。これは、コアＦＥＴ２２（３）、最も内側の右のビットライン２０、コアＦ ＥＴ２４、最も内側の右の拡散ライン２０を経てライン１０すなわちＶＧＬ２に 至る経路である。ライン２０’からＶＧＬ２までのこの経路における抵抗は、ラ イン２０’からＶＧＬ１までの経路における抵抗にほぼ等しくすることができる 。もしＶＧＬ２がプリチャージされた接地電圧レベルでフローティング状態にあ れば、仮想接地ラインＶＧＬ２が小さい正電圧に充電されるまでの、かなり長時 間の間、検知電流のほぼ１／２の電流が望ましくない経路に流れるであろう。仮 想接地ラインＶＧＬ２は、そのメモリアレイの一つの列における全てのメモリセ ル・ブロック、すなわち通常１６、３２もしくは６４個のブロックに接続されて いるため、仮想接地ラインＶＧＬ２上の拡散の接合容量は極めて大きい。仮想接 地ラインにおけるこの大きい容量のため、例えばＶＧＬ２が初期において接地電 圧レベルでフローティング状態となっている場合には、電流の検知時間はかなり 長くなる。 本発明は、仮想接地ライン・デコーダ回路および仮想接地ライン駆動回路を使 用することにより、大きい容量を有する仮想接地ラインの問題を解決するもので あって、仮想接地ライン・デコーダ回路は、両仮想接地ラインＶＧＬ１およびＶ ＧＬ２を選択し、仮想接地ライン駆動回路は、一方の仮想接地ラインＶＧＬ１を 接地レベルへと、第２の仮想接地ラインＶＧＬ２をビット・ローレベルの電圧に ほぼ等しい大きさの小さい正電圧へと選択的に駆動して、非選択のコアＦＥＴ２ ２（３）を流れる望ましくない電流を最小化し、これにより、検知電流がより高 速に主ビットラインを充電してメモリの速度を向上させる。 主ビットライン１２すなわちｍＢＬ上の電圧は、接合部の漏れ電流または容量 結合の雑音電圧にわずかだけ影響を受ける。主ビットラインを負方向に変動させ 得る容量結合の負の雑音電圧または結合部の漏れ電流は、電流を検知するセンス 増幅器によるビット・ハイレベルの読み出しに悪影響を与える可能性がある。検 知電流の値は、一般的にはこれらの電流よりも格段に大きい。このため、接地さ れた基板へのコア接合部の漏れ電流と、メモリコアのプリチャージのクロックの 停止による容量結合の負の雑音電圧とは、ビット・ハイレベルの電圧にほとんど 影響を与えない。 要するに、図２で定義したメモリコアは以下のものを備えていて、接地された コアの動作モードにおいて使用することができる。 ａ）電流を検知するセンス増幅器。 ｂ）両仮想接地ラインＶＧＬ１およびＶＧＬ２を選択する仮想接地ライン・デ コーダ回路。 ｃ）一方の仮想接地ラインを接地レベルへと、第２の仮想接地ラインをこの中 で定義されたビットラインのローレベルにほぼ等しい小さい正電圧レベルへと選 択的に駆動する仮想接地ライン駆動回路。 ＜差動センス増幅器＞ 約O.15ボルトの電圧差を有する接地レベルに近い電圧を差動的に増幅する回路 は、速度、精度および利得を向上させるために、電圧レベルシフタ、相互結合電 流源（cross coupled current source）、およびインバータを使用する。 差動増幅器に平衡負荷を与えるために、対称性のある相互結合電流源が差動増 幅器において使用される。対称的で均衡のとれたレイアウトは、より小さい電圧 差を検知し、他の可能な場合よりも高速に動作する。相互結合電流源の利得は４ 個のＦＥＴによって制御される。 差動増幅器への入力部における電圧レベルシフタにより、差動増幅器は約0.15 ボルトの電圧差を有する接地レベルに近い信号を検知することができるようにな る。電圧レベルシフタは、また、その差動増幅器の利得を増大させる電圧へとそ の信号をシフトさせる。 ２個のインバータは、センス増幅器のデータがラッチされるまで、中間レベル の信号の出力を阻止する。差動増幅器からの中間レベルの出力を阻止することに より、競合状態（race condition）が解消され、出力イネーブル信号ＯＥは他の 可能な場合よりも速く切り換わることができる。 まず、図６に示すセンス増幅器の構成（architecture）を考える。図６を参照 すると、ＤＭＹＨＩおよびＤＭＹＨＯがＦＥＴ５０および５２のゲートにそれぞ れ接続されている。ＤＭＹＬＯは、読み出しサイクルにおけるＤＭＹＬＯの充電 を阻止するようにプログラムされたＲＯＭセルを有するＲＯＭコアにおけるダミ ーのビットラインである。ＤＭＹＬＯは接地レベルにプリチャージされる。ＤＭ ＹＬＯは、ＢＩＴラインおよびＤＭＹＨＩラインの雑音電圧に類似した雑音電圧 と結合している。これは、全てのセンス増幅器およびＴＲＩＧ回路に対する低い 電圧基準として使用される。ＤＭＹＨＩは、ＤＭＹＨＩ上のＲＯＭセルがＤＭＹ ＨＩを接地レベルから約0.15ボルトの電圧レベルまで充電するようにプログラム されている点を除けば、ＤＭＹＬＯと同様である。ＤＭＹＨＩは、ＢＩＴライン の高い電圧基準として使用される。ＢＩＴは、そのメモリコアからセンス増幅器 まで情報を運ぶ信号である。各ＢＩＴ信号はセンス増幅器の回路まで達する。Ｒ ＯＭは、一般に、複数のＢＩＴおよびセンス増幅器を有している。８本または１ ６本のＢＩＴラインを有するＲＯＭが一般的である。 ＤＭＹＨＩはＢＩＴの高い電圧基準（high voltage reference）としての役目 をし、ＤＭＹＬＯはＢＩＴの低い電圧基準（low voltage reference）としての 役目をする。ＦＥＴ５０および５２は並列に接続されているため、実際の基準電 圧は、ＤＭＹＬＯレベルとＤＭＹＨＩレベルとの間のレベルである。ＢＩＴは、 ＦＥＴ５４および５６の双方のゲートに接続されている。センス増幅器は、レベ ルシフタ回路を２個有している。これらの回路は、低い電圧入力を差動増幅器が 容易に検知できる電圧にまでシフトさせる。ＦＥＴ５４〜６０は１個のレベルシ フタ回路を構成し、ＦＥＴ５０、５２、６２および６４は別のレベルシフタ回路 を構成する。これらのレベルシフタ回路からの出力が信号ＳＡＩＮおよびＳＡＲ ＥＦである。ＳＡＩＮおよびＳＡＲＥＦは差動増幅器への入力となっている。Ｆ ＥＴ５４〜６０とＦＥＴ５０、５２、６２および６４との幅をいくらか選択的に 変更することにより、広範囲の電圧を選択することが可能となる。このセンス増 幅器の動作に最適な電圧は、このようにして選択することができる。 この差動増幅器はＦＥＴ６６〜８４から構成されている。この差動増幅器はＳ ＡＩＮとＳＡＲＥＦの電圧を比較する。ＦＥＴ７８〜８４は、差動増幅器の利得 を増大させる１対の相互結合電流源を構成する。インバータ８６および８８は、 この差動増幅器からの中間レベルの出力を、これらの出力がラッチされるまで阻 止する。 図６に示したセンス増幅器は４つの期間（phase）で記述される。それらは次 の通りである。 （ａ）ＲＯＭコア、ＤＭＹＬＯ、ＤＭＹＨＩおよび全てのＢＩＴラインを接地 レベルにプリチャージする期間。 （ｂ）ＲＯＭコアがＤＭＹＨＩを充電し、書き込まれたデータに応じてＢＩＴ ラインを充電するのを検知する期間。 （ｃ）データをラッチする期間。 （ｄ）自動的にセンス増幅器への電力供給を低下させ、ラッチされたデータを 保持する期間。 まず、ＲＯＭコア、ＤＭＹＬＯ、ＤＭＹＨＩおよびＢＩＴをプリチャージする 第１の期間を考える。ＲＯＭサイクルの開始時点の近傍では、プリチャージクロ ックＰＣ１およびＰＣ２が前のサイクルの終了からハイであるか、または、ＲＯ Ｍを接地レベルにプリチャージするためにそれらがハイに切り換わる。ＰＣ１は プリチャージのクロック信号である。ＰＣ１は、コアの評価（evaluation）の前 後において、全ての仮想接地ラインおよびビットラインを接地レベルにプリチャ ー ジする。ＰＣ２は、プリチャージのクロック信号であって、メモリコアの評価の 前後において、ＢＩＴ、ＤＭＹＬＯおよびＤＭＹＨＩを接地レベルにプリチャー ジする。 プリチャージの期間は、ＤＣＯＫおよびＯＷDＮ（図示せず）と呼ばれるＲＯ Ｍ内の二つの回路によって制御される。ＢＩＴは、ハイに切り換わるＰＣ２によ って接地レベルにプリチャージされる。ＤＭＹＬＯおよびＤＭＹＨＩも、ハイに 切り換わるＰＣ２によって接地レベルにプリチャージされる。 図６を参照すると、ＦＥＴ７２はＰＣ２によってオンする。ＦＥＴ７４および ７６は、ＳＬＩＮによってオンするため、節点ＳＬＱおよびＮＳＬＱは、ＦＥＴ ７２〜７６により、ＰＣ２がハイの間、同一の電圧レベルとなる。ＳＬＱおよび ＮＳＬＱは、図６におけるＦＥＴ６６〜７６から成る差動増幅器の出力であって 、ＦＥＴ９４〜１０２から成るラッチ回路への入力かつそのラッチ回路の出力で ある。そのラッチ動作の後、ＳＬＱおよびＮＳＬＱは、ＸＱおよびＮＸＱを生成 するためにインバータ８６および８８によって反転される。ＸＱおよびＮＸＱは 出力駆動回路に接続される。 ＳＬＩＮは、メモリコアの接地レベルへのプリチャージの間、並びにＢＩＴ、 ＤＭＹＬＯおよびＤＭＹＨＩを検知する間、ハイである。データがＳＬＣＨによ ってラッチされると、ＳＬＩＮは、メモリコアを切り離してセンス増幅器からの データをデコードするためにローに切り換わる。ＳＬＣＨは、メモリコアの接地 レベルへのプリチャージの間および検知の間ローとなる信号であって、節点ＳＬ ＱおよびＮＳＬＱの電圧レベルによって定まるデータをラッチするために、ラッ チ動作の開始の際にハイに切り換えられる。 ＰＣ２クロックがハイである限り、出力節点ＳＬＱおよびＮＳＬＱは、電圧レ ベルが等しいままであり、入力ＢＩＴ、ＤＭＹＬＯおよびＤＭＹＨＩには応答し ない。入力ＢＩＴ、ＤＭＹＬＯおよびＤＭＹＨＩが雑音から解放され、および／ または、検知のための適切な電圧レベルに達するまで、ＰＣ２はハイに保持され る。これにより、出力ＳＬＱおよびＮＳＬＱは、それらが入力信号にすばやく応 答できるような同一の電圧レベルに予め設定される。 次にＲＯＭコアの検知を考える。ＲＯＭコアのプリチャージの終了時点におい て、ＰＣ１およびＰＣ２は続けてローに切り換えられる。プリチャージ期間にア ドレスのデコードが終了して、（１）検知されるべきＲＯＭコアのセクタ、（２ ）そのセクタ内のワードライン、（３）そのセクタ内のビットラインおよび仮想 接地ライン、を選択する。ＰＣ１がローに切り換えられた後、選択された仮想接 地ラインは、図１１に示す制御信号ＳＥＬＶ０またはＳＥＬＶ１によってハイに 切り換えられる。その後、ＤＭＹＨＩが約0.15ボルトに向かって比較的ゆっくり とした充電を開始し、一方、ＤＭＹＬＯはローであって接地レベルのままである 。全てのＢＩＴラインはそのメモリコアから全てのセンス増幅回路に接続されて いるが、これらは、選択されたＲＯＭがどのように書き込まれるかによって、Ｄ ＭＹＨＩのように充電されるか、または、ＤＭＹＬＯの電圧レベル程度のままと なる。 ＢＩＴがＤＭＹＬＯレベルのままであるときの検知動作を特に考えることとす る。検知期間の開始時点において、ＤＭＹＬＯ、ＤＭＹＨＩおよびＢＩＴは、す なわち、ＦＥＴ５４および５６のゲートであるＢＩＴ、ＦＥＴ５０のゲートであ るＤＭＹＨＩおよびＦＥＴ５２のゲートであるＤＭＹＨＩは、接地電圧レベルに ある。ＢＩＴは零ボルトのままである。ＳＡＩＮおよびＳＡＲＥＦは、約O.2ボ ルトという同一の電圧レベルである。ＦＥＴ６６および６８のソースは、ＦＥＴ ７０を介して接地されている節点ＶＳである。ＦＥＴ７０のゲートはＶＲＮによ って制御される。ＶＲＮは、このセンス増幅回路で使用されている差動増幅器の 電流源であるＦＥＴ７０に対する内部基準電圧である。 ＦＥＴ６６および６８のゲートは平衡した電圧から始まっており、ＤＭＹＨＩ は約0.15ボルトに向かって比較的緩やかな傾斜で上昇するため、ＦＥＴ５０のコ ンダクタンスはより小さくなり、ＳＡＲＥＦはより高いレベルへと駆動され、Ｓ ＡＩＮは同一の電圧レベルのままである。ＳＡＲＥＦはより高いレベルへと駆動 されるため、ＦＥＴ６８のコンダクタンスは増加し、ＮＳＬＱはＳＬＱよりも低 い電圧レベルへと駆動される。 ＢＩＴがＤＭＹＨＩのように充電されるときの検知動作を考える。検知期間の 開始時点において、ＤＭＹＬＯ、ＤＭＹＨＩおよびＢＩＴは、すなわち、ＦＥＴ ５４および５６のゲートであるＢＩＴ、ＦＥＴ５０のゲートであるＤＭＹＨＩお よびＦＥＴ５２のゲートであるＤＭＹＨＩは、接地電圧レベルにある。ＳＡＩＮ およびＳＡＲＥＦは、約2.2ボルトという同一の電圧レベルにある。その後、Ｂ ＩＴおよびＤＭＹＨＩの双方は、初期の接地レベルから約0.15ボルトへと比較的 緩やかな傾斜で上昇する。ＤＭＹＨＩが緩やかな傾斜で上昇するため、ＦＥＴ５ ０のコンダクタンスはより小さくなり、ＳＡＲＥＦはより高いレベルへと駆動さ れる。同時にＢＩＴも緩やかな傾斜で上昇するため、ＦＥＴ５４と５６との並列 のコンダクタンスはより小さくなり、ＳＡＩＮはより高いレベルへと駆動される 。ＢＩＴは２個のＦＥＴ５４および５６のゲートであり、ＤＭＹＨＩは１個のＦ ＥＴ５０のみゲートであるため、ＳＡＩＮはＳＡＲＥＦよりも高速にハイへと駆 動される。ＦＥＴ６６および６８のゲートは平衡した電圧から始まっている。Ｓ ＡＩＮはＳＡＲＥＦより高速により高いレベルへと駆動されるため、ＦＥＴ６６ のコンダクタンスはＦＥＴ６８のコンダクタンスよりもすばやく増加し、ＳＬＱ はＮＳＬＱよりも低い電圧レベルへと駆動される。 ＦＥＴ５０〜６４のゲート幅を選択的に変更することにより、レベルシフタ回 路は、電圧ＳＡＩＮおよびＳＡＲＥＦを広範囲の異なる値へとシフトさせること ができる。これらの幅は、差動増幅器が最大の利得を提供する入力電圧レベルで 動作するように比が定められている。この電圧設定は、差動増幅器の速度および 精度を向上させる。図５に示した従来の差動増幅器では、入力レベルはメモリコ アの内部プリチャージ電圧に設定されていて、センス増幅器の性能が最大となる ように入力レベルを最適化することはできなかった。 この設計は、相互結合電流源を用いることにより差動増幅器用の２個の電流源 を設けている。初期時点において、これらの電流源は均衡していて、同一の容量 性負荷およびインピーダンスを有している。ＮＳＬＱおよびＳＬＱが変化すると 、この電流源もＮＳＬＱおよびＳＬＱに利得を与えるために変化する。例えば、 ＢＩＴがＤＭＹＬＯのように変化すると、ＳＬＱはＮＳＬＱよりも高いレベルへ 変化し始める。ＳＬＱがより高いレベルへと変化し始めると、ＦＥＴ９０のコン ダ クタンスが低下し、これにより、ＮＳＬＱがより低いレベルへと変化するのが助 長され、ＳＬＱとＮＳＬＱと間の電圧差が増大する。ＮＳＬＱがより高いレベル へと変化し始めた場合は、ＦＥＴ９２のコンダクタンスは低下し、これにより、 ＳＬＱがより低いレベルへと変化するのが助長され、ＳＬＱとＮＳＬＱと間の電 圧差が増大する。 ＦＥＴ９０および９２は、それら自体で過大な利得を提供することができる。 ＦＥＴ８２および８４は並列に使用されて、相互結合電流源の利得を制御する。 ＦＥＴ８２および８４について長さに対する幅の比（Ｗ／Ｌ比）を増大させると 、相互結合電流源の利得が低下する。ＦＥＴ９０および９２について長さに対す る幅の比（Ｗ／Ｌ比）を増大させると、増幅器の利得が増大する。増幅器におけ る望ましい利得は、ＦＥＴ８２、８４、９０および９２のチャネル長により制御 され決定される。 次にデータのラッチ方法を考える。ＲＯＭは、この中でＴＲＩＧと呼ばれ図７ において示される回路を有しており、この回路はＤＭＹＨＩがＤＭＹＬＯを約0. 15ボルト越える時点を検出する。このようになると、この中でＳＡＭＰＣＮＴＬ と呼ばれる別の従来型のタイミング回路（図示せず）が、連続的にすばやく、Ｓ ＬＣＨをハイに、次にＳＬＩＮをローに、そしてＳＬＰＤをハイに切り換える。 ＳＬＰＤは、メモリコアの接地レベルへのプリチャージの間ローとなって、検知 を行い、データをラッチし、それからハイに切り換わる。このハイレベルは、セ ンス増幅器の電力消費を零にまで低下させる。ラッチされたデータは保持される 。 ＳＬＣＨがハイに切り換わると、図６におけるＦＥＴ９４はＦＥＴ９６および ９８のソース端子を接地レベルに向けて駆動する。ＢＩＴがＤＭＹＬＯのように ローのままの場合は、節点ＳＬＱがこの時点のＮＳＬＱよりも高い電圧レベルと なり、ＦＥＴ９８はＦＥＴ９６よりも多くの電流を導く。このようにしてＦＥＴ ９８は、ＦＥＴ９６がＳＬＱを駆動するよりも速く接地レベルに向けてＮＳＬＱ を駆動し、その結果、ＦＥＴ９６はオフし、ＮＳＬＱはＦＥＴ９８によってロー へと駆動される。 次に、ＳＬＩＮがローへと駆動されると、ＦＥＴ１００および１０２は、ＦＥ Ｔ１０４および１０６のソース端子をハイへと駆動する。ＮＳＬＱはＦＥＴ９８ によってローに保持されるため、ＦＥＴ１０４はＦＥＴ１０６よりも多くの電流 を導く。その後、ＦＥＴ１０４はＳＬＱをＶＤＤへと駆動する。また、ＳＬＩＮ がローに切り換わると、ＦＥＴ７４および７６はオフし、これにより、入力ＦＥ Ｔ６６および６８はラッチ回路から分離される。これにより、ＢＩＴ、ＤＭＹＬ ＯおよびＤＭＹＨＩに対するその後のプリチャージによるラッチデータへの影響 が抑えられる。 ＢＩＴがＤＭＹＨＩのようにハイに充電される場合は、ＮＳＬＱが最初はＳＬ Ｑよりも高い電圧レベルにあり、ＮＳＬＱはラッチ動作の後にＳＬＱよりも高い レベルになる。ＦＥＴ９４〜１０２から成るこのラッチ回路は対称性を有するた め、上記のようなＢＩＴがハイの場合に比べ、ＢＩＴがローの場合はラッチ動作 が逆となる。 差動増幅器のこの設計は、検知期間中においてＳＬＱおよびＮＳＬＱの電圧レ ベルがインバータ８６および８８のトリガ点を越えるように、最適化される。し たがって、センス増幅器の出力ＸＱおよびＮＸＱは、データのラッチが開始され るまでは共にローとなる。データのラッチが開始される前は、ＮＳＬＱとＳＬＱ のいずれも、このインバータのトリガ点よりも低下することはない。差動増幅器 の出力ＮＳＬＱおよびＳＬＱは、これらの出力のうちの一つが出力インバータ８ ６および８８のいずれかのトリガ点よりも低下する時点までに、ラッチされる。 このようにして、これらのインバータは、データがラッチされるまで差動増幅器 の中間レベルの出力を阻止する役割を果たす。 従来の設計では、ハイに切り換わる出力イネーブル信号ＯＥとラッチされる差 動増幅器の出力との間に競合状態（race condition）が存在した。ＯＥのハイへ の切り換えが早すぎれば、誤ったデータが出力駆動回路へ送られる可能性があり 、このデータが出力されるかもしれない。ＯＥのハイへの切り換えが早すぎない ことを保証するためにＯＥを遅延させてもよいが、この遅延の時間がＲＯＭのア クセス時間に追加されることになる。前記インバータがデータのラッチまで差動 増幅器からの中間レベルの出力を阻止するため、競合状態は存在せず、ＯＥは他 の 可能な場合よりも早くハイへと切り換えることができる。 最後にセンス増幅器の電力の低減について考える。本センス増幅器は、読み出 しサイクルの終了時に自動的に電力を低下させる。ＳＬＰＤが読み出しサイクル の終了時にハイに切り換わると、ＦＥＴ７８、８０、６０および６４がオフ状態 に切り換わる。電圧レベルシフタを通過してＶＤＤから接地点へ至る電流経路は 存在しない。ＦＥＴ９４〜１０２から成るラッチ回路は、ラッチされたデータに 応じて、ＳＬＱおよびＮＳＬＱをＶＤＤまたは接地レベルヘ駆動する。ＳＬＩＮ がローでＳＬＰＤがハイのときは、ＶＤＤから接地点へと至る電流経路は存在せ ず、したがって、メモリサイクルの残りの期間において電力消費は零である。 センス増幅器も待機モードで動作する。待機モードでは、電力を節約するため に、ＲＯＭ内の電力を消費する回路を停止させる。ＮＣＥがハイに切り換えられ 、ＳＬＰＤがハイに切り換わる。ＳＬＰＤがハイに切り換わるため、従来のセン ス増幅器の設計における図５に示したＦＥＴ３３６および３３８は不要となる。 待機モードにおける電力の低減は、読み出しサイクルの終了時における自動的な 電力低減と同様である。 既述のように、電圧レベルシフタは他の回路で生かすことができる。他の回路 における電圧レベルシフタの使用は図７に示されている。この場合、電圧レベル シフタは、ＲＯＭ内で使用されるタイミング回路において信号ＴＲＩＧを生成す るために差動増幅器とともに使用されている。ＤＭＹＬＯおよびＤＭＹＨＩは、 約0.15ボルトの電圧差で接地レベルに近い基準電圧である。ＦＥＴ１０４〜１０ ８および１１０〜１１４は２個の電圧レベルシフタである。これらの電圧レベル シフタの出力はＴＲ０およびＴＲ１である。ＴＲ０およびＴＲ１は、タイミング 回路として使用される差動増幅器への入力である。ＤＭＹＬＯとＤＭＹＨＩとの 間の電圧差が十分大きくなると、差動増幅器がこの差を検出し、ＴＲＩＧがロー からハイに切り換わる。電圧レベルシフタ回路は、このようにして従来のＣＭＯ Ｓ差動増幅器とともに使用することができる。 ＜仮想接地およびビットライン・デコーダ＞ ＣＭＯＳの仮想接地およびビットライン・デコーダは、選択された主ビットラ インと２本の仮想接地ラインを多重化する（multiplexes）。このＣＭＯＳデコ ーダは、接地レベルにプリチャージされるメモリコアとともに使用されるように 設計されているため、ＮＭＯＳデコーダに比べメモリコアにおけるプリチャージ が改善される。 本設計において、追加のデコードはＳＥＬＶラインによって行われる。この追 加されるデコードはＳＥＬＶによって行われるため、本デコーダは、他の可能な 場合よりも、使用されるＦＥＴ数が少なくなり、面積が小さくなる。 使用されるゲート数が少ないため本来的に高速となって使用されるシリコン・ ダイ面積（silicon die area）が小さくなる回路において、改善されたインター ロック方法（interlock method）が提供されている。クローバー電流（crowbar current）は通常は重要ではないが、大きなＦＥＴが使用されると極めて重要と なることがある。このインターロック方法はこれらのクローバー電流を回避する ことができる。 まず、仮想接地およびビットライン・デコーダ回路の構成（architecture）を 考える。この仮想接地およびビットライン・デコーダ回路は、マルチプレクサと して機能する。図９は、この機能の実現方法を示す簡略図である。図９において 、ＳＥＬＶ０およびＳＥＬＶ１はコア内の多数の仮想接地ラインに写像されてお り、そのコアの多数の主ビットラインのうちの一つがＢＩＴラインに写像されて いる。信号ＳＥＬＶ０およびＳＥＬＶ１を伝送するラインは、集合的にＳＥＬＶ ラインとして知られている。ＳＥＬＶ０は、仮想接地ラインに対する２個の電圧 源のうちの一つからの制御信号である。本設計は、２個の仮想接地の電圧源を有 している。両電圧源は、最初はローであり、その後、一つの電圧源がハイとなり 、一方、他の電圧源はローのままである。ハイとなる電圧源は、アドレスデコー ダによって決定される。ＳＥＬＶ１は、仮想接地ラインに対する２個の電圧源の うちの他の一つからの制御信号である。ＡＹ［４］は、ＳＥＬＶ０とＳＥＬＶ１ のいずれが読み出しサイクルの間にハイとなるかを決定する。ＡＹ［４］がロー ならば、ＳＥＬＶ０がハイとなる。ＡＹ［４］がハイならば、ＳＥＬＶ１がハイ となる。信号ｍＢＬはＲＯＭの主ビットラインと呼ばれる。この主ビットライン は、選択 されたコアＦＥＴがデータを出力できる選択されたビットラインである。メモリ コアからのデータは、この主ビットラインを経て読み出される。 このマルチプレクサは、図９に示すようにアドレスを２セット有している。Ｙ ＤＬ［０］からＹＤＬ［７］までは、デコードされた下位アドレスである。ＹＤ Ｕは、デコードされた上位アドレスである。これらのアドレスラインは、パスト ランジスタ（pass transistors）として動作するＦＥＴのゲートまで達している 。これらのパストランジスタは、直列に接続されている。例えば、ＹＤＬ［３］ はＦＥＴ１１６〜１２０のゲートまで達しており、ＹＤＵはＦＥＴ１２２〜１２ ６のゲートまで達している。ＦＥＴ１１６はＦＥＴ１２２と直列に接続され、Ｆ ＥＴ１１８はＦＥＴ１２４と直列に接続され、ＦＥＴ１２０はＦＥＴ１２６と直 列に接続されている。いくつかの異なるマルチプレクサの設計が本発明に適合し 、一つの選択物が、制限的にではなく、明確にするための例としてのみ説明され ている。下位アドレスブロックの設計は独特のものである。例えば、直列に接続 された任意の数のパスゲート（pass gates）を有するマルチプレクス方法を使用 することができる。本設計は、直列に設けられた２個のＦＥＴを有しているが、 上位アドレス・ブロック・デコーダが無い状態でも、直列に接続された２個の上 位アドレス・ブロックを有する状態でも動作する。 図９は、接地レベルへのプリチャージ・ブロック１１７をも示している。ブロ ック１１７は、複数のＦＥＴ１１９から構成され、それらの全ては並列に接続さ れている。各ＦＥＴ１１９は、接地点に接続されたソース、ＰＣ１に接続された ゲート、およびメモリコアにおける主ビットラインまたは仮想接地ラインのいず れかに接続されたドレインを有している。ＰＣ１はプリチャージのクロック信号 である。ＰＣ１は、コアの評価の前後において、コア内の全ての仮想接地ライン およびビットラインを接地レベルにプリチャージする。ＶＧＬは仮想接地ライン である。コアは多数の仮想接地ラインを有しているが、各選択ビットに対して２ 本のみが選択される。選択された一つの仮想接地ラインはローのままである。選 択された他の仮想接地ラインは、メモリコアの放電を助長するためにサイクルの 開始時点でローとなり、その後、メモリコアに対する電圧源としての役割を果た す ためにハイに切り換わる。コアの評価後、この選択された仮想接地ラインは、メ モリコアの次の評価を開始するためのメモリコアの放電を助長するために、再び ローに切り換わる。全ての仮想接地ラインは、コアのプリチャージの間、接地レ ベルにプリチャージされる。非選択の全ての仮想接地ラインは、コア評価の間、 接地レベルでフローティング状態となっている。 メモリコア内の全ての主ビットラインおよび仮想接地ラインは、接地レベルへ のプリチャージ・ブロック１１７におけるプリチャージＦＥＴに接続されている 。メモリコア・ブロック１２１も図９に示されている。ブロック１２１は列方向 および行方向に繰り返すことにより、メモリアレイを形成している。メモリブロ ック１２１の詳細図が図１および２と関連づけて描かれている。 図９は、更に、ＦＥＴ１２８のドレインがＢＩＴに接続され、そのソースが接 地点に接続され、そのゲートがＰＣ２に接続されていることを示している。ＰＣ ２がハイに切り換わると、ＢＩＴがＦＥＴ１２８によって接地レベルにプリチャ ージされる。ＰＣ２は、コア評価の前後において全てのＢＩＴラインを接地レベ ルにプリチャージする。 いま、マルチプレクサ制御信号ＳＥＬＶ０およびＳＥＬＶ１を生成する回路を 考える。図１０は、ＳＥＬＶ０およびＳＥＬＶ１を生成する回路を示す。アドレ スＡＹ［４］は一旦反転され、ＳＥＬＶ０を生成するために使用される。アドレ スＡＹ［４］は、ＳＥＬＶ１を生成するために再び反転される。このアドレスに より、一つののＳＥＬＶラインが読み出しサイクルの間ハイとなることができ、 他のＳＥＬＶラインはローとなる。例えば、ＡＹ［４］がハイの場合、節点１３ ０がハイとなり、節点１３２がローとなり、節点１３４がハイとなる。ＦＥＴ１ ３６はオンし、ＳＥＬＶ０はローとされる。 次に、図１０のインターロック回路（interlock circuit）が大きい容量性負 荷をスイッチングしなければならない駆動回路におけるクローバー電流を回避す る方法について考える。ＮＡＮＤゲート１３８は、入力として、ＳＥＬおよび２ 回反転されたＡＹ［４］を有している。ＳＥＬは、ＳＥＬＶ０およびＳＥＬＶ１ の立ち上がりおよび立ち下がりのエッジを制御するメモリ制御信号である。ＳＥ Ｌがハイになると、ＳＥＬＶ０またはＳＥＬＶ１が立ち上がる。ＳＥＬがローに なると、ＳＥＬＶ０またはＳＥＬＶ１がローとなる。 ＮＡＮＤゲート１３８の出力は節点１４０である。節点１４０は、出力が節点 １４４であるインバータ１４２の入力である。節点１４４は複合ゲート１４６へ の入力である。ゲート１４６も、入力として、ＳＥＬおよび２回反転されたＡＹ ［４］を有している。節点１４４はＦＥＴ１４８のゲートであり、節点１５０は ＦＥＴ１５２のゲートである。ＦＥＴ１４８のドレインはＶＳＥＬに接続されて いる。ＶＳＥＬはＳＥＬＶラインに対する電圧源である。ＶＳＥＬはＶＤＤに短 絡されていてもよく、より低い電圧であってもよい。ＦＥＴ１４８のソースおよ びＦＥＴ１５２のドレインは、互いに接続されてＳＥＬＶ１を形成する。インタ ーロック回路は、上述のＳＥＬＶ０生成するために、ＦＥＴ１３６および１５４ 〜１６０が繰り返されている。 クローバー電流（crowbar current）は、インバータおよび論理ゲートが大き いＦＥＴを使用している場合に極めて大きくなることがある。ＣＭＯＳのインバ ータおよび論理ゲートがスイッチングを行うとき、ＰＭＯＳおよびＮＭＯＳの両 ＦＥＴが部分的にオンする期間が存在する。これらのＦＥＴを通過する電流はク ローバー電流と呼ばれる。クローバー電流は、通常は重要ではないが、大きなＦ ＥＴが使用されると極めて重要となることがある。このインターロック方法はこ れらのクローバー電流を回避することができる。この方法では、ＦＥＴ１４８お よび１５２が極めて大きい容量性負荷を駆動しなければならないため、これらは 極めて大きいＦＥＴである。このインターロック方法は、ＦＥＴ１５２がオンす る前にＦＥＴ１４８がオフし、ＦＥＴ１４８がオンする前にＦＥＴ１５２がオフ することを保証するように、工夫されていた。この方法では、ＦＥＴ１４８およ び１５２のうちの一つは、他のＦＥＴがオン状態のときは必ずオフするため、こ れらのＦＥＴを流れるクローバー電流は存在しない。 本発明において改善された仮想ライン・デコーダ回路およびビットライン・デ コーダ回路の動作を考える。図１１ａおよびｂは、仮想接地およびビットライン ・デコーダの動作のタイミングチャートである。これらのタイミングチャートは 、 図３に極めて類似しているが、仮想接地およびビットライン・デコーダの動作に 関連するタイミング信号が付加されている。Ｔ１とＴ２の間の期間がメモリコア のプリチャージ期間である。Ｔ２とＴ３の間の期間がメモリコアの評価期間であ り、Ｔ３以後の期間がコアのリセット期間である。ＳＥＬはタイミング線（timi ng line）１６２上でローであり、ＳＥＬＶ０およびＳＥＬＶ１は、それぞれタ イミング線１６４および１６６上で接地レベルとなっている。ＰＣ１がタイミン グ線１６８上でハイに切り換わり、図９に示した接地レベルへのプリチャージ・ ブロック１１７によってコアが接地レベルにプリチャージされるのは、Ｔ１の時 点である。このようにして、各読み出しサイクルの開始前に、メモリコアの全て の仮想接地ラインおよび主ビットラインは、ＰＣ１クロックによって接地レベル へと駆動される。選択された２本の仮想接地ラインは、さらに、デコーダ回路に おける別の経路を経て接地レベルにプリチャージされる。上位および下位アドレ スはコアのプリチャージ期間に選択され、ＳＥＬＶ０およびＳＥＬＶ１は、共に 、Ｔ１からＴ２までの期間に、接地レベルへと駆動される。このように、選択さ れた２本の仮想接地ラインに対しては、接地レベルへのプリチャージ経路が存在 する。例えば、図９において、ＹＤＬ［３］およびＹＤＵがコアのプリチャージ 期間中にハイに切り換わる場合は、ＳＥＬＶ０およびＳＥＬＶ１は共にローであ り、ＶＧＬ１およびＶＧＬ２は、ＦＥＴ１１６、ＦＥＴ１２２、ＦＥＴ１２０お よびＦＥＴ１２６によって接地レベルにプリチャージされる。ＰＣ２は、ＰＣ１ がタイミング線１６８上でハイに切り換わると、タイミング線１７０上でハイに 切り換わる。ＢＩＴはＦＥＴ１２８によって接地レベルにプリチャージされる。 前のサイクルによってコアおよびワードラインが十分に放電された後は、ＳＥ Ｌはハイに切り換わり、その後、ＳＥＬＶ０またはＳＥＬＶ１のいずれかがハイ となる。ＲＯＭ内の或るＦＥＴが、ＷＬ、ＢＳ、ＳＥＬＶ０またはＳＥＬＶ１と 、ＣＡまたはＣＢとの適切な組合せにより、選択される。選択されたメモリコア ＦＥＴが低閾値電圧で書き込まれる場合には、主ビットライン上の信号ＢＩＴが 立ち上がる。選択されたメモリコアＦＥＴが高閾値電圧で書き込まれる場合には 、主ビットライン上の信号ＢＩＴはローのままである。 メモリコアを通過する異なる経路がＳＥＬＶ０およびＳＥＬＶ１によって選択 される。ＳＥＬＶ０がハイになる場合、そのメモリコアを通過する一つの経路が 選択される。ＳＥＬＶ１がハイになる場合、そのメモリコアを通過する別の経路 が選択される。２本のＳＥＬＶラインのデコードは独特のものであって、選択さ れたメモリセルの適切なアドレシングに必要なものである。２本のＳＥＬＶライ ンにおけるアドレスをデコードすることにより、仮想接地ライン・デコーダは簡 素化され、必要なＦＥＴ数が少なくなり、その回路のシリコン・ダイ面積が縮小 される。 ＶＳＥＬの電圧を制御することにより、ＳＥＬＶラインの電圧レベルを制御す ることができる。ＳＥＬＶラインはメモリコアにおける最大電圧を有している。 メモリコア内のＦＥＴのサイズは極めて小さいため、メモリコア内の高電圧によ りそのメモリコアのＦＥＴが破壊される可能性がある。ＶＳＥＬの電圧レベルを 制御することにより、メモリコア内のＦＥＴの破壊を回避することができる。 読み出しサイクルの終了時点の時刻Ｔ３において、選択されたＳＥＬＶ、例え ばタイミング線１６６上のＳＥＬＶ１が、タイミング線１６２上でローとなるＳ ＥＬにより、できる限りすばやくローとされる。選択されたＳＥＬＶラインをロ ーとすることにより、タイミング線１７２上で示すようにコアのリセット期間中 に、選択された仮想接地ラインがすばやく接地レベルにプリチャージされて、次 の読み出しサイクルのための準備がなされる。選択されて主ビットラインが前の 読み出しサイクルにおいてハイに駆動されていた場合は、仮想接地ラインから主 ビットラインヘ至る経路が存在する。したがって、仮想接地ラインをローに切り 換えることにより、タイミング線１７４上で示されるように主ビットラインをハ イに充電する経路と同一の経路を経由して、主ビットラインが放電される。これ は、主ビットラインの放電が重要な場合である。仮想接地ラインから主ビットラ インへの電流経路が存在しない他の場合は、主ビットラインは立ち上がらず、タ イミング線１７４に示されているような、接地レベルへのこの追加のプリチャー ジは不要となる。 このインターロック方法の適切な動作のためには、２個の大きい出力ＦＥＴ１ ４８および１５２が共に同時にオンすることは決してあってはならない。この条 件を保証するために、節点１４４は、節点１５０がハイへの切り換えを開始する 前にローとならなければならず、節点１５０は、節点１４４がハイへの切り換え を開始する前にローとならなければならない。 図１２は、このインターロック回路のタイミングチャートを示す。信号ＡＹ［ ４］が、まずタイミング線１７６上で切り換わり、その後に、ＳＥＬがタイミン グ線１７８上でハイとなる。ＡＹ［４］がハイの場合、タイミング１７８上でＳ ＥＬがハイに切り換わった後に、節点１４０がローに切り換わり、節点１４４が ハイに切り換わり、タイミング線１８０上で示されているようにＦＥＴ１４８が ＳＥＬＶ１をハイへと駆動する。ＡＹ［４］がローの場合は、タイミング１７８ 上でＳＥＬがハイに切り換わった後に、節点１３０がローに切り換わり、節点１ ３２がハイに切り換わり、ＦＥＴ１５８がＳＥＬＶ０をハイへと駆動する。 ＡＹ［４］がハイに切り換わるものとする。ＳＥＬがハイに切り換わると、考 慮すべき二つのタイミング・パス（timing path）が存在する。一つのパスでは 、節点１４０がローに切り換わり、節点１４４がハイに切り換わり、ＦＥＴ１４ ８がオンする。他のパスでは、節点１５０がローに切り換わり、ＦＥＴ１５２が オフする。ＦＥＴ１５２がオフするパスは、ＦＥＴ１４８をオンするパスよりも 段数が少ない。ＦＥＴ１５２をオフするパスは段数が少ないため、ＦＥＴ１４８ をオンするパスよりも速くなる。ＦＥＴ１５２は、クローバー電流を無視できる ように、ＦＥＴ１４８がオンする前に十分なオフ状態となる。 ＳＥＬがサイクルの終了時点でローに切り換わると、考慮すべきタイミング・ パスが一つだけ存在する。節点１４０がハイに切り換わり、節点１４４がローに 切り換わり、節点１５０がハイに切り換わる。節点１４４は節点１５０がハイに 切り換わる前にローに切り換わるため、ＦＥＴ１４８は、クローバー電流を無視 できるように、ＦＥＴ１５２がオンする前に十分なオフ状態となる。 本発明の精神および範囲を逸脱しない限り、当業者により多くの代替や修正が 可能である。したがって、示された実施形態は例としてのみ述べられたものであ ると理解しなければならず、以下の請求の範囲によって定義される発明を制限す るものと解してはならない。したがって、以下の請求の範囲は、文言として開示 された要素の組合せだけでなく、実質的に同一の方法で実質的に同一の機能を果 たし実質的に同一の結果を得る均等な全ての要素を含むものとして解釈されなけ ればならない。このように、この請求の範囲は、上記において特に示され説明さ れたもの、概念的に均等なもの、および、本発明の本質的なアイデアを本来的に 組み入れたものをも含むと理解されるべきである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パジェット、クラレンス・ダブリュー アメリカ合衆国92683カリフォルニア州ウ エストミンスター、ゴンザガ・プレイス 7651番 (72)発明者 アンニュース、ロバート・ディー アメリカ合衆国90710カリフォルニア州ハ ーバー・シティー、ファーンミード・レー ン23914番 (72)発明者 ターナー、スコット・ビー アメリカ合衆国92715カリフォルニア州ア ービン、ラッセン13番 【要約の続き】 込みが行われるならば、ビットラインは、接地レベルで フロートしたままであるか、または、接地に保持される 第２の仮想接地ラインを用いて、選択されたコアＦＥＴ に近く、選択されたワードライン（ＷＬｎ）に結合され る低しきい値コアＦＥＴにより、接地に保持できる。

Claims (1)

1. 【特許請求の範囲】 １．複数のメモリセルを備えたメモリコアと所定のメモリコア基板電圧を有し、 メモリセルは対応するビットラインとそれに組合わされた仮想接地ラインを選択 することによってアクセスされるメモリの改良であって、 上記メモリコアの仮想接地ラインとビットラインを上記メモリコア基板電圧に プリチャージするプリチャージ回路手段と、 上記メモリコア内の予め選択された仮想接地ラインとビットラインを接地電圧 にプリチャージする仮想接地ライン・ビットラインデコーダ兼プリチャージ回路 手段と、 プリチャージ期間の間に両方の選択された仮想接地ラインを接地電圧に設定し 、その後、選択的に一方の仮想接地ラインを接地電圧に、第２の仮想接地ライン を正の電圧レベルに設定する仮想接地ライン駆動回路手段とを備え、 上記メモリコアが上記メモリコア基板電圧にプリチャージされたときに、上記 メモリコア内の仮想接地ラインとビットラインからのメモリコア接合部の洩れ電 流が零に減少され、 プリチャージレベルの内部低電圧供給の必要をなくし、 ＶＤＤ待機電流とメモリの動作電圧レベルを十分に減少させ、 メモリリードサイクルの初期に上記メモリコアを上記プリチャージ電圧レベル にプリチャージするのに必要な時間を十分に短くし、 上記プリチャージ回路手段、仮想接地ライン・ビットラインデコーダ兼プリチ ャージ回路手段、仮想接地ライン駆動回路手段及び上記メモリコアは、メモリビ ットラインに容量的に結合された負のノイズ電圧によって、或いはメモリコア基 板へのメモリコア接合部の洩れ電流によって殆ど影響されないビット・ローのレ ベルとビット・ハイのレベルを与え、 上記プリチャージ回路手段、仮想接地ライン・ビットラインデコーダ兼プリチ ャージ回路手段、回路接地ライン駆動回路手段及び上記メモリコアは、論理０レ ベル又はビット・ハイのレベルとして定義される正の電圧を与えるため、上記メ モ リビットラインに正の電流を与えるとともに、論理１又はビット・ローのレベル のため上記メモリビットラインにプリチャージゼロ電圧レベルを与えることから なるメモリ。 ２．上記メモリビットライン上のビット・ローレベル電圧とビット・ハイレベル 電圧とを高速で検知するビットライン電圧検知回路手段をさらに備え、ビット・ ハイのレベルは少なくとも１５０ミリボルトであり、ビット・ローのレベルはほ ぼ零ボルトである請求項１のメモリ。 ３．各メモリセルはコアＦＥＴを備え、上記メモリセルの少なくとも一つのコア ＦＥＴは論理０出力を規定する低閾値電圧で書き込みが行われており、 上記プリチャージ回路手段、仮想接地ライン・ビットラインデコーダ兼プリチ ャージ回路手段、仮想接地ライン駆動回路手段及び上記メモリコアは、上記メモ リセルが論理１より多くの論理０で書き込みが行われたときに、上記メモリセル に結合された上記仮想接地ライン上の全拡散容量を最小化するとともに、最小化 された全拡散容量によって、低閾値電圧で書き込みが行われた上記コアＦＥＴに 付随する容量を減少させる請求項１のメモリ。 ４．上記仮想接地ライン・ビットラインデコーダ兼プリチャージ回路手段が、メ モリコア内の予め選択された仮想接地ラインとビットラインをほぼ零電圧にプリ チャージする請求項１のメモリ。 ５．複数のメモリセルを備えたメモリコアを有し、上記メモリセルは、対応する ビットラインと２つの関連する仮想接地ラインの少なくとも一部の選択により、 主ビットラインによりアクセスされるメモリの改良であって、 上記選択されたビットラインに関連する両方の上記仮想接地ラインを選択する ための仮想接地ライン・ビットラインデコーダ回路手段と、 両方の選択された仮想接地ラインを駆動し、一方の仮想接地ラインは選択的に 接地電圧に、他方の仮想接地ラインは、選択的に上記主ビットライン上のビット ・ローのレベル電圧にほぼ等しいレベルに駆動するための仮想接地ライン駆動回 路手段と、 主ビットラインに結合され、主ビットライン上の信号を検知するためのビット ライン電流検知回路手段とを備え、 プリチャージレベルのための内部低電圧供給の必要性をなくし、Ｖ_DD待機電流 と上記メモリに必要な動作電圧レベルを減少させ、メモリリードサイクルの初期 にプリチャージ期間を省き、上記仮想接地ライン・ビットラインデコーダ回路手 段、仮想接地ライン駆動回路手段及びメモリコアによって与えられる上記メモリ ビットライン上の上記ビット低レベル、ビット高レベル電圧を、容量的に結合さ れた負のノイズ電圧及びメモリコア基板へのコア接合部の洩れ電流から実質的に 分離し、ビット・ローのレベル、ビット・ハイのレベルを有する上記メモリビッ トライン上の電流を高速で検知するようにしたメモリ。 ６．各メモリセルはコアＦＥＴを備え、上記メモリセルの少なくとも一つのコア ＦＥＴは、論理０出力を規定する低閾値電圧で書き込みが行われており、上記プ リチャージ回路手段、仮想接地ライン・ビットラインデコーダ兼プリチャージ回 路手段、仮想接地ライン駆動回路手段及び上記メモリコアは、上記メモリセルが 論理１より多くの論理０で書き込みが行われているときに、上記メモリセルに結 合された上記仮想接地ライン上の全拡散容量を最小化するとともに、最小化され た全拡散容量によって、低閾値電圧で書き込みが行われた上記コアＦＥＴに付随 する容量を減少させる請求項５のメモリ。 ７．複数のメモリセルを備えたメモリコアと所定のメモリコア基板電圧を有し、 上記メモリセルは、メモリ内の複数のビットラインと関連する仮想接地ラインか ら、対応するビットラインと関連する２本の仮想接地ラインを選択することによ って、少なくとも部分的にアクセスされるメモリの動作方法における改良であっ て、 上記メモリコア内の仮想接地ラインとビットラインを上記メモリコア基板電圧 にプリチャージするステップと、 上記メモリ内の仮想接地ラインの一対を選択するステップと、 プリチャージ期間に両方の選択された仮想接地ラインを接地電圧に駆動するス テップと、 上記選択された仮想接地ラインの一方を接地電圧に、他方を正の電圧レベルに 選択的に駆動するステップとからなり、 上記メモリコアが上記メモリコア基板電圧にプリチャージされたときに、上記 メモリコア内の仮想接地ラインとビットラインからのメモリコア接合部の洩れ電 流が零に減少され、 上記メモリコアが上記メモリコア基板電圧にプリチャージされたときに、上記 メモリコア内の仮想接地ラインとビットラインからのメモリコア接合部の洩れ電 流が零に減少され、 プリチャージレベルの内部低電圧供給の必要をなくし、 Ｖ_DD待機電流とメモリの動作電流レベルを十分に減少させ、 メモリリードサイクルの初期に上記メモリコアを上記プリチャージ電圧レベル にプリチャージするのに必要な時間を十分に短くし、 上記ビットライン上のビット・ローのレベル、ビット・ハイのレベル電圧が、 容量的に結合される負のノイズ電圧或はメモリコア基板へのメモリコア接合部の 洩れ電流によって殆ど影響されないようにし、 ビット・ハイのレベルのため論理０レベルとして定義される正の電圧と、論理 １もしくはビット・ローのレベルのためのプリチャージ零電圧レベルを与える正 の電流が上記メモリビットラインに与えられるメモリ。 ８．上記メモリビットライン上のビット・ローのレベルとビット・ハイのレベル 電圧を高速で検知するビットライン電圧検知ステップをさらに備え、ビット・ハ イの電圧レベルは少なくとも１５０ミリボルトであり、ビット・ローの電圧レベ ルは近似的に零ボルトである請求項７のメモリ。 ９．各メモリセルは、コアＦＥＴを備え、上記メモリセルの少なくともひとつの 上記コアＦＥＴは、論理０出力を規定する低閾値電圧で書き込みが行われており 、 上記メモリセルが、論理１より多くの論理０で書き込みが行われているときに 、上記メモリセルに接続された仮想接地ライン上の全拡散容量を最小化するステ ップと、最小化された全拡散容量によって、低閾値電圧で書き込みが行われた上 記コアＦＥＴに付随する容量を減少させるステップとをさらに備えた請求項７の メモリ。 １０．上記メモリコア内の上記予め選択された仮想接地ラインとビットラインを ほぼ零電圧にプリチャージするステップをさらに備えた請求項７のメモリ。 １１．複数のメモリセルを備えたメモリコアと所定のメモリコア基板電圧とを有 し、上記メモリセル内の複数のビットラインと関連する仮想接地ラインから対応 するビットラインとこれに接続された２つの仮想接地ラインを選択することによ って上記メモリセルが少なくとも部分的にアクセスされるメモリの作動方法にお けるメモリであって、 あるビットラインを選択するステップと、 選択されたビットラインに関連する上記仮想接地ラインの一対を選択するステ ップと、 上記選択された両仮想接地ラインの一方は選択的に接地電圧に、他方の仮想接 地ラインは、選択的に、上記主ビットライン上のビット・ローのレベルの電圧に ほぼ等しいレベルに夫々駆動するステップと、 上記主ビットライン上の信号を検知するステップとからなり、 プリチャージレベルのための内部低電圧供給の必要をなくし、Ｖ_DD待機電流と 上記メモリに必要な動作電圧レベルを減少させ、 メモリリードサイクルの初期にプリチャージ期間を実質的になくし、上記メモ リビットライン上のビット・ローのレベルとビット・ハイのレベルの電圧を、容 量的に結合される負のノイズ電圧及び上記メモリコア基板へのコア接合部の洩れ 電流から実質的に分離し、ビット・ローのレベルとビット・ハイのレベルの電圧 を持つメモリビットライン上の電流を高速で検知するメモリ。 １２．各メモリセルは、コアＦＥＴを備え、上記メモリセルの少なくともひとつ の上記コアＦＥＴは、論理０出力を規定する低閾値電圧で書き込みが行われてお り、 上記メモリセルが、論理１より多くの論理０で書き込みが行われているときに 、上記メモリセルに接続された仮想接地ライン上の全拡散容量を最小化するステ ップと、最小化された全拡散容量によって、低閾値電圧で書き込みが行われた上 記コアＦＥＴに付随する容量を減少させるステップとをさらに備えた請求項１１ のメモリ。 １３．検知される入力信号を有する検出回路における改良であって、 上記入力信号を受けるとともに入力信号の電圧を所定のレベルにシフトさせて 、上記入力信号の電圧シフトされたレベルを出力するレベルシフト回路を備え、 上記所定のレベルを上記検出回路の検出動作範囲内とした検出回路。 １４．上記レベルシフト回路によって検知される上記入力信号は、接地電位に近 い電圧を有し、上記動作範囲内での検出回路は、０．１５ボルト程度の小さい信 号レベル差を検知することができ、接地電位より０．１５ボルト程度高い入力信 号を信頼性よく検知できる請求項１３の検出回路。 １５．上記検出回路は、半導体メモリに用いられるセンスアンプである請求項１ ３の検出回路。 １６．上記検出回路は、差動増幅器である請求項１３の検出回路。 １７．上記検出回路は、ＣＭＯＳ差動増幅器である請求項１６の検出回路。 １８．上記レベルシフト回路は、上記入力信号の電圧を、上記検出回路の動作範 囲を含む選ばれた広い電圧範囲内の所定のレベルにシフトさせ、上記所定のレベ ルは、上記検出回路が最大のゲイン、速度及び精度を有するものに設定される請 求項１のメモリ。 １９．上記検出回路は、メモリサイクルを有するメモリ内において使用され、上 記電圧レベルシフト回路は上記メモリサイクルの終期に上記検出回路をスイッチ オフする手段を備えており、電流を減少させ、電力を節約するようにした請求項 １３の検出回路。 ２０．上記メモリはチップイネーブル制御信号を有し、上記電圧レベルシフト手 段は上記チップイネーブル入力信号に応答して、上記検出回路をスイッチオフす るための手段を備え、それゆえ電流が減少され電力が節約される請求項１９の検 出回路。 ２１．上記検出回路は、２つの異なる出力を持つ差動増幅器を備えるとともに、 上記差動増幅器に対して適合した電流源を与える相互に結合された一対の電流源 を備えており、上記一対の電流源は対称的であり、バランスがとられており、同 じ容量負荷と同じインピーダンスを有する請求項１３の検出回路。 ２２．上記相互に結合された一対の電流源は、最初に２つの等しい電流源を与え るが、上記差動増幅器の出力に依存して不整合となり、上記差動増幅器は、上記 差動増幅器のゲインと速度を向上するため上記出力から上記一対の電流源へ正の フィードバックを与える手段を備える請求項２１の検出回路。 ２３．上記一対の電流源は相互に結合された２つのＦＥＴを有し、相互に結合さ れた電流源のゲインは上記２つの相互に結合されたＦＥＴによって主として制御 され、ゲインの範囲は上記２つの相互に結合されたＦＥＴの幅対長さの比を変化 させることによって上記差動増幅器に対して与えられる請求項２２の検出回路。 ２４．上記一対の電流源は上記相互に結合されたＦＥＴに並列に接続された２つ のＦＥＴをさらに備え、上記差動増幅器のゲインは上記２つの並列に接続された ＦＥＴの幅対長さの比を変えることによって制御される請求項２３の検出回路。 ２５．上記検出回路の両方の出力がラッチされるまで上記差動増幅器の１／２レ ベルの出力をブロックする２つのインバータをさらに備える請求項２１の検出回 路。 ２６．入力信号レベルを検出する方法における改良であって、 上記入力信号を受信するステップと、 上記入力信号の電圧を電圧シフトされた出力レベルにシフトし、上記電圧シフ トされた出力レベルは検出回路の所定の検出動作範囲内であるステップと、 上記電圧シフトされた出力レベルを検出して上記入力信号レベルの信号レベル を検知するステップとからなる方法。 ２７．上記入力信号レベルは接地電位に近い電圧を有し、動作範囲内における上 記検出ステップは約０．１５ボルト程度に小さい信号電圧差を識別し、接地電位 を０．１５ボルト上回る程度の低い入力信号レベルを確実に検知する請求項２６ の方法。 ２８．上記検出ステップは半導体メモリ内の論理レベル信号を検知するステップ からなる請求項２６の方法。 ２９．上記検出ステップは選択されたダミービットライン信号に関する論理レベ ル信号を差動的に増幅するステップを備える請求項２６の方法。 ３０．上記シフトステップは上記検出回路の動作範囲を含む選ばれた電圧の広い 範囲内において上記所定のレベルに上記入力信号レベルの電圧をシフトさせ、上 記所定のレベルは上記検出回路が最大のゲイン、速度及び精度を有する範囲内に 設定される請求項２６の方法。 ３１．上記検出ステップはメモリサイクルを有するメモリ内において実行され、 さらに上記メモリサイクルの終期において上記検出回路をスイッチオフするステ ップを備え、それによって電流を減少させ電力を節約する請求項２６の方法。 ３２．上記メモリはチップエネーブル制御信号を有し、さらにチップエネーブル 入力信号に応答して上記検出回路をスイッチオフするステップを備え、それによ って電流を減少させ、電力を節約する請求項３１の方法。 ３３．上記検出ステップは差動増幅器に対して整合された電流源を与えるための 相互に結合された電流源を用いて差動的に増幅するステップを備え、上記一対の 電流源は対称的であり、バランスがとられており、同一の容量負荷と同一のイン ピーダンスを有する請求項２６の方法。 ３４．上記相互に結合された電流源を用いて差動増幅するステップは、最初２つ の等しい電流源を与えるが、上記差動増幅器の出力に基づいて不整合となり、 さらに上記差動増幅器の出力から上記一対の電流源に正のフィードバックを与 えて、差動増幅器のゲインと速度を向上するステップを備える請求項３３の方法 。 ３５．上記一対の電流源は相互に結合された２つのＦＥＴを有し、さらにこれら ２つの相互に結合されたＦＥＴによって相互に結合された電流源のゲインを主と して制御するステップを備え、上記２つの相互に結合されたＦＥＴの幅対長さの 比を変化させることによって上記差動増幅器に対し、ゲインの範囲を与える請求 項３４の方法。 ３６．上記一対の電流源はさらに上記相互に結合されたＦＥＴに並列に接続され た２つのＦＥＴを備え、上記２つの並列に接続されたＦＥＴの幅対長さの比を変 化させることによって、差動増幅器のゲインを制御するステップを備える請求項 ３５の方法。 ３７．上記検出回路の両方の出力がラッチされるまで上記差動増幅器の１／２レ ベルの出力をブロックするステップをさらに備える請求項３３の方法。 ３８．メモリ内において複数の仮想接地ライン及びビットラインをデコードする 方法における方法であって、 上記メモリコア内の全ての接地ラインを低いレベルに駆動するステップと、 選択された第１の仮想接地ラインを低レベルに保持するとともに、選択された 第２の仮想接地ラインをメモリコア放電のため低レベルに維持することによって さらに上記第２の仮想接地ラインをコア評価のために高レベルに駆動することに よってメモリコア内の２つの仮想接地ラインを多重化するステップと、 上記コアを評価するステップと、 上記コアの評価のステップの間に選択されなかった全ての仮想接地ラインをフ ローティングに保持するステップと、 次のコア評価の準備におけるメモリコア放電のため上記第２の仮想接地ライン を低レベルに切り換えるステップとからなる方法。 ３９．上記コアの評価のステップに先立ってビットラインを接地電位にプリチャ ージするステップをさらに備え、上記ビットラインは上記メモリ内の上記ビット ラインに選択的に接続される請求項３８の改良。 ４０．２つのメモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１を生成し、大きな容量的 メモリ負荷を駆動することができるデコーダであって、 上記２つのメモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１の一方をハイ、他方をロ ーに駆動するためアドレス信号を選択的にデコードするデコード手段と、 上記デコード手段に応答して上記２つのメモリ多重化信号ＳＥＬＶ０とＳＥＬ Ｖ１を発生する駆動手段とを備え、 上記駆動手段はトライステート化されているデコーダ。 ４１．上記駆動手段は直列接続された一対の大きなＦＥＴからなり、 上記メモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１は上記一対の大きなＦＥＴの一 つの間の結合からそれぞれ得られ、 上記駆動手段は上記ＦＥＴの対の各々における２つの大ＦＥＴの一方がオン状 態にされる前に２つの大ＦＥＴの一方をオフ状態にする手段を備え、各一対のＦ ＥＴの一方が他方のＦＥＴがオン状態にされているときには常にオフ状態である 請求項４０のデコーダ。 ４２．上記メモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１はデコーダ供給電圧ＶＳＥ Ｌによって設定される電圧レベルを有し、上記メモリ多重化信号ＳＥＬＶ０とＳ ＥＬＶ１は上記メモリコア内において最も高い電圧レベルを有し、上記メモリ多 重化信号ＳＥＬＶ０とＳＥＬＶ１の電圧レベルは上記メモリコア内のメモリブレ ークダウンを回避するのに十分低いレベルに設定される請求項４０のデコーダ。 ４３．複数の仮想接地ラインとメモリビットラインを有するメモリコアをプリチ ャージする改良された方法であって、 上記メモリコアがプリチャージブロックを通じて読み出される以前にメモリコ ア内の全ての仮想接地ラインとメモリビットラインをプリチャージするステップ と、 上記コアが上記プリチャージブロックとは独立してプリチャージパスとメモリ コアを通じて読み出される以前に選択された２つの仮想接地ラインを接地電位に 駆動するステップを備える方法。 ４４．上記選択された２つの仮想接地ラインの一方を選択的にハイに駆動するス テップと、 上記メモリコア内のメモリセルを選択するステップと、 ２つの選択された仮想接地ラインの一方を選択的にハイに駆動する上記ステッ プに応じて決まるパスを通じて上記メモリコア内の選択されたメモリセルを読み 出すステップとをさらに備える請求項４３の方法。 ４５．上記読み出しステップの間、上記２つの仮想接地ラインの選択された一つ に接続されるメモリビットラインを接地させるために放電させるべく上記選択さ れた一方の仮想接地ラインを高速に駆動するステップをさらに備える請求項４４ の方法。 ４６．２つのメモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１を発生し、大容量メモリ 負荷を駆動することができる方法であって、 上記２つのメモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１のいずれか一方がハイで 他方がローに駆動されるかを決定するため選択的にアドレス信号をデコードする ステップと、 上記２つのメモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１をトライステート信号と して発生するステップとを備える方法。 ４７．上記発生ステップは直列接続された２つの大きなＦＥＴの１対における一 つのＦＥＴを制御するステップを備え、 上記メモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１は上記２つの大きなＦＥＴの対 の一方の間の結合からそれぞれ派生し、 上記制御ステップは上記ＦＥＴ対の各々において２つの大きなＦＥＴの一方が オン状態にされる以前に上記２つの大ＦＥＴの他方をオフ状態にするステップを 備え、各対のＦＥＴの一方はＦＥＴ対の他方がオン状態にされている時には常に オフ状態にされるようになっている請求項４６の方法。 ４８．上記メモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１の電圧レベルをデコーダ供 給電圧によって設定するステップをさらに備え、 上記メモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１は上記メモリコア内において最 も高い電圧レベルを有し、上記メモリ多重化信号ＳＥＬＶ０とＳＥＬＶ１の電圧 レベルは上記メモリコア内でのメモリブレークダウンを回避するのに十分低いレ ベルに設定される請求項４７の方法。 ４９．複数の仮想接地ラインとビットラインを有するメモリコアにおける改良で あって、 上記メモリコア内の全ての仮想接地ラインをローに駆動する手段と、 選択された第１の仮想接地ラインをローに保持するとともに、選択された第２ の仮想接地ラインをメモリコアの放電のためローに維持するとともに、上記第２ の仮想接地ラインをコア評価のためハイに駆動することによって、メモリコア内 の２つの仮想接地ラインを多重化する手段と、 上記コアを評価する手段と、 コアを評価するステップの間に選択されなかった全ての仮想接地ラインをフロ ーティング状態に保つ手段と、 次のコア評価の準備において、メモリコアの放電のため上記第２の仮想接地ラ インをローに切り換える手段とを備える改良されたメモリコア。 ５０．上記コアを評価するに先立ってビットラインを接地電位にプリチャージす る手段をさらに備え、上記ビットラインはメモリ内の上記ビットラインに選択的 に結合される請求項４９のメモリコア。 ５１．クローバー電流を回避するための駆動回路であって、 直列接続された２つの大きなＦＥＴ（これら２つの大きなＦＥＴの間の接続か ら出力信号が得られる）、および 上記２つの大きなＦＥＴのいずれか一方がオン状態にされる以前に２つの大き なＦＥＴの他方をオフ状態にし、それによってＦＥＴの一方がＦＥＴの他方がオ ン状態にされているときに常にオフ状態にされるようにした手段とを備えた駆動 回路。