KR20040042061A - 고집적 디램용 셀 커패시터의 제조방법 - Google Patents
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Abstract
본 발명은 고집적 디램용 셀 커패시터의 제조방법에 관한 것으로, 특히, 커패시터 형성공정 중 희생절연막을 제거하는 공정에 있어서, 스토리지 노드 전극이 형성된 결과물 전체에 반사방지막을 코팅하여 하부의 층간절연막을 보호하고, 코팅된 반사방지막을 희생절연막 산화막 상부가 드러나도록 에치백(etch back)한 다음, 습식 딥 아웃 공정을 진행하여 희생절연막을 제거함으로써, 상기 희생절연막의 습식 딥 아웃 시, 사용되는 습식케미컬에 의한 층간절연막의 손실을 방지하고, 이에 따라, 커패시터 리프팅(lifting) 현상을 방지할 수 있도록 하는 고집적 디램용 셀 커패시터의 제조방법에 관한 것이다.
Description
본 발명은 고집적 디램용 셀 커패시터의 제조방법에 관한 것으로, 보다 상세하게는, 커패시터 형성공정 중 희생절연막을 제거하는 공정에 있어서, 스토리지 노드 전극이 형성된 결과물 전체에 반사방지막을 코팅하여 하부의 층간절연막을 보호하고, 코팅된 반사방지막을 희생절연막 산화막 상부가 드러나도록 에치백(etch back)한 다음, 습식 딥 아웃 공정을 진행하여 희생절연막을 제거함으로써, 상기 희생절연막의 습식 딥 아웃 시, 사용되는 습식케미컬에 의한 층간절연막의 손실을 방지하고, 이에 따라, 커패시터 리프팅(lifting) 현상을 방지할 수 있도록 하는 고집적 디램용 셀 커패시터의 제조방법에 관한 것이다.
최근에는 반도체소자의 집적도가 증가함에 따라 커패시터 형성 시, 고용량의 커패시터 용량을 확보하기 위해 입체적인 구조를 사용하고 있다.
일반적으로, 디램(DRAM) 제조를 위해서 셀 커패시터는 적층 구조(Stacked Structure) 또는 홈 구조(Trench Structure)로서 구현할 수 있는데, 특히, 상기 적층구조는 핀 형상으로 형성되는 핀(Fin)타입과, 실린더와 같이 원통형상으로 형성되는 실린더(Cylinder)타입, 벨로즈(Bellows) 및 캐비티(Cavity)타입에 변형을 가미한 HSG(Hemispherical Shaped Grains) 등과 같은 변형 커패시터 구조 등으로 구성되어 커패시터의 충전용량을 증가시키는 노력이 이루어지고 있다.
이하, 첨부한 도면을 참고로 하여, 상기와 같은 커패시터 구조 중 실린더 구조의 커패시터 제조방법을 설명하기로 한다.
도 1a 내지 도 1d는 종래 실린더 구조의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 1a에 도시된 바와 같이, 층간절연막(110)과 버퍼산화막(115)으로 이루어진 패턴 내부에 스토리지 노드 콘택홀(미도시함)을 형성한 다음, 콘택홀(미도시함) 내벽에 스페이서(120)를 형성하여 스토리지 노드 콘택홀(미도시함) 내벽을 보호한다.
그리고, 상기 스토리지 노드 콘택홀(미도시함)이 형성된 결과물 전체에 도프트 폴리실리콘막(130)과 희생절연막(140)을 연속적으로 증착한다. 이때, 상기 증착된 도프트 폴리실리콘막(130)은 스토리지 노드 콘택홀(미도시함)을 매립하여 스토리지 노드 콘택 플러그(125)를 형성하는 동시에 후속 콘택홀 식각 공정에 의해 실린더 구조의 하부 전극 중 바닥면인 제 1하부전극(미도시함)을 형성하게 된다. 또한, 상기 희생절연막(140)은 실린더 구조의 하부 전극 중 스페이서 형태의 제 2 하부전극을 형성하기 위한 것으로, USG, PSG, BPSG 등과 같은 산화물을 증착하여 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 희생절연막(140) 내에 하부전극 영역을 정의하기 위한 감광막 패턴(150)을 형성한 다음, 감광막 패턴(150)을 식각마스크로 플라즈마를 이용한 드라이(dry) 식각을 진행하여 희생절연막(140)과 도프트 폴리실리콘막(130)을 연속적으로 패터닝하여 콘택홀(155)을 형성한다. 이때, 상기콘택홀(155)을 형성하기 위한 식각공정에 의해 실린더 구조의 하부 전극 중 바닥면을 형성하는 제 1하부전극(160)이 도프트 폴리실리콘막에 의해 형성된다.
그 다음, 도 1c에 도시된 바와 같이, 상기 콘택홀이 형성된 결과물 상에 실린더 구조의 제 2하부전극 형성물질인 도프트 폴리실리콘(미도시함)을 증착한 다음, 에치백 공정을 진행하여 희생절연막(140)과 제 1하부전극(160)의 측벽에 스페이서 형태의 제 2하부전극(165)을 형성하여, 제 1 및 제 2 하부전극(160, 165)으로 이루어진 실리더 구조의 커패시터를 형성한다.
그리고, 도 1d에 도시된 바와 같이, 상기 결과물 상의 희생절연막(미도시함)을 습식 딥 아웃(wet dip-out)하여 실린더 구조의 커패시터를 드러나게 한 후, 후속 유전체 및 플레이트전극(미도시함)을 형성한다.
그러나, 상기와 같은 종래 기술에 의한 실린더 구조의 커패시터 제조방법을 이용하게 되면, 상기 희생절연막을 제거하기 위한 습식 딥 아웃 시, 희생절연막과 하부의 버퍼산화막 및 층간절연막의 낮은 선택비로 인하여 하부의 버퍼산화막과 층간절연막의 일부가 습식케미컬에 의해 손실되는 바, 상기 버퍼산화막과 층간절연막의 손실로 인하여 실린더 구조의 커패시터가 리프팅(lifting)되는 현상이 발생되어 소자가 비정상적으로 구동되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 커패시터 형성공정 중 희생절연막을 제거하는 공정에 있어서, 하부 층간절연막을 반사방지막으로 보호한 다음, 희생절연막을 제거하기 위한 습식 딥 아웃 공정을 진행하여 희생절연막을 제거함으로써, 상기 습식 딥 아웃 시, 사용되는 습식케미컬에 의한 층간절연막의 손실을 방지할 수 있으며, 이에 따라, 커패시터 리프팅(lifting) 현상을 방지할 수 있도록 하는 고집적 디램용 셀 커패시터의 제조방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 실린더 타입의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 고집적 디램용 셀 커패시터의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체기판 110 : 층간절연막
120 : 스페이서 125 : 콘택 플러그
130 : 도프트 폴리실리콘막 140 : 희생절연막
155 : 콘택홀 160 : 제 1하부전극
165 : 제 2하부전극 170 : 반사방지막
상기 목적을 달성하기 위하여, 본 발명은 실린더 구조의 커패시터 제조 공정에 있어서, 실린더 구조의 커패시터의 형상을 노출시키기 위해 희생절연막를 제거하는 공정 시, 희생절연막이 잔류된 결과물 전체에 반사방지막을 코팅하는 단계와, 상기 희생절연막 상부에 코팅된 반사방지막을 에치백하여 제거하는 단계와, 상기 결과물 상의 희생절연막을 습식 딥 아웃에 의해 제거한 다음, 반사방지막을 O2가스로 건식식각하여 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 고집적 디램용 셀 커패시터의 제조방법을 제공한다.
즉, 상기 본 발명에 의한 고집적 디램용 셀 커패시터의 제조방법에 의하면, 희생절연막를 제거 시, 결과물 전체에 반사방지막을 코팅하여 커패시터와 커패시터의 사이영역의 하부 층간절연막을 보호한 다음, 희생절연막을 제거하기 위한 습식 딥 아웃 공정을 진행하여 희생절연막을 제거함으로써, 상기 습식 딥 아웃 시, 사용되는 습식케미컬에 의한 층간절연막의 손실을 방지할 수 있게 되는 것이다.
상기 반사방지막은 900 ~ 1200Å의 두께로 코팅하는 것이 바람직하다. 이에따라, 희생절연막 상부에 코팅된 반사방지막 에치백 공정을 진행하여도, 잔류된 반사방지막이 커패시터와 커패시터 사이 영역을 블로킹할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 고집적 디램용 셀 커패시터의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체기판(100)의 층간절연막(110) 내부에 스토리지 노드 콘택홀(미도시함)을 형성한 다음, 콘택홀(미도시함) 내벽에 스페이서(120)를 형성하여 스토리지 노드 콘택홀(미도시함) 내벽을 보호한다.
그리고, 상기 스토리지 노드 콘택홀(미도시함)이 형성된 결과물 전체에 도프트 폴리실리콘막(130)과 희생절연막(140)을 연속적으로 증착한다. 이때, 상기 증착된 폴리실리콘(130)은 스토리지 노드 콘택홀(미도시함)을 매립하여 스토리지 노드 콘택 플러그(125)를 형성하는 동시에 후속 콘택홀 식각 공정에 의해 실린더 구조의 하부 전극 중 바닥면인 제 1하부전극(미도시함)을 형성하게 된다. 또한, 상기 희생절연막(140)은 실린더 구조의 하부 전극 중 스페이서 형태의 제 2 하부전극을 형성하기 위한 것으로, USG, PSG, BPSG 등과 같은 산화물을 증착하여 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 희생절연막(140) 내에 하부전극 영역을 정의하기 위한 감광막 패턴(150)을 형성한 다음, 감광막 패턴(150)을 식각마스크로 플라즈마를 이용한 드라이(dry) 식각을 진행하여 희생절연막(140)과 도프트 폴리실리콘막(130)을 연속적으로 패터닝하여 콘택홀(155)을 형성한다. 이때, 상기 콘택홀(155)을 형성하기 위한 식각공정에 의해 실린더 구조의 하부 전극 중 바닥면을 형성하는 제 1하부전극(160)이 도프트 폴리실리콘막에 의해 형성된다.
그 다음, 도 2c에 도시된 바와 같이, 상기 콘택홀(155)이 형성된 결과물 상에 실린더 구조의 제 2하부전극 형성물질인 도프트 폴리실리콘(미도시함)을 증착한 다음, 에치백 공정을 진행하여 희생절연막(140)과 제 1하부전극(160)의 측벽에 스페이서 형태의 제 2하부전극(165)을 형성하여, 제 1 및 제 2 하부전극(160, 165)으로 이루어진 실리더 구조의 커패시터를 형성한다.
그리고, 도 2d에 도시된 바와 같이, 상기 실린더 구조의 커패시터가 형성된 결과물 상부에 900 ~ 1100Å, 보다 바람직하게는 약 1000Å의 두께로 반사방지막(170)을 코팅하여 결과물을 전부 덮도록 한다. 이때, 상기 반사방지막(170)을 약 1000Å의 두께로 코팅하는 이유는 후속 에치백(etch back)공정 시, 희생절연막(140) 상부에 코팅된 반사방지막(170)을 제거하여도, 희생절연막(140) 상부를 제외한 다른 영역에 잔류된 반사방지막(170)이 커패시터와 커패시터 사이 영역을 블로킹할 수 있게 하기 위해서이다.
이어서, 도 2e에 도시된 바와 같이, 상기 결과물 전체에 코팅된 반사방지막(170)을 희생절연막(140) 상부가 노출되도록 에치백한다. 이때, 상기 에치백 공정을 진행하게 되면, 반사방지막(170) 코팅 시, 희생절연막(140)과 커패시터와 커패시터 사이영역과의 단차에 의해 희생절연막(140) 상부의 반사방지막(170)만 제거되게 되며, 커패시터와 커패시터 사이영역의 반사방지막(170)은 잔류되게 되어, 하부 층간절연막(110)을 보호하게 된다.
그 후, 도 2f에 도시된 바와 같이, 상기 결과물 상의 희생절연막(미도시함)을 습식 딥 아웃(wet dip-out)하여 실린더 구조의 커패시터(160, 165)를 드러나게 한 다음, O2가스로 건식식각하여 커패시터와 커패시터 사이영역에 잔류되어, 하부 층간절연막(110)을 습식 딥 아웃으로부터 보호하던 반사방지막(미도시함)을 제거한다.
계속하여, 실린더 구조의 커패시터(160, 165)가 형성된 결과물 상에 후속 유전체 및 플레이트전극을 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 고집적 디램용 셀 커패시터의 제조방법을 이용하게 되면, 스토리지 노드 콘택홀 측벽의 층간절연막을 상부 희생절연막 습식 딥 아웃 시, 습식케미컬로부터 어택(attack) 받는 것을 방지하여 층간절연막이 손실되는 것을 방지할 수 있게 된다.
그 결과, 상기 층간절연막에 의해 커패시터가 고정됨으로써, 커패시터 리프팅 현상이 유발되는 것을 방지하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (2)
- 실린더 구조의 커패시터 제조 공정에 있어서,실린더 구조의 커패시터의 형상을 노출시키기 위해 희생절연막를 제거하는 공정 시, 희생절연막이 잔류된 결과물 전체에 반사방지막을 코팅하는 단계와;상기 희생절연막 상부에 코팅된 반사방지막을 에치백하여 제거하는 단계와;상기 결과물 상의 희생절연막을 습식 딥 아웃에 의해 제거한 다음, 반사방지막을 O2가스로 건식식각하여 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 고집적 디램용 셀 커패시터의 제조방법.
- 제 1항에 있어서, 상기 반사방지막은 900 ~ 1200Å의 두께로 코팅하는 것을 특징으로 하는 고집적 디램용 셀 커패시터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020070184A KR20040042061A (ko) | 2002-11-12 | 2002-11-12 | 고집적 디램용 셀 커패시터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020070184A KR20040042061A (ko) | 2002-11-12 | 2002-11-12 | 고집적 디램용 셀 커패시터의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040042061A true KR20040042061A (ko) | 2004-05-20 |
Family
ID=37338889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020070184A KR20040042061A (ko) | 2002-11-12 | 2002-11-12 | 고집적 디램용 셀 커패시터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040042061A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100934824B1 (ko) * | 2007-09-28 | 2009-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
-
2002
- 2002-11-12 KR KR1020020070184A patent/KR20040042061A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100934824B1 (ko) * | 2007-09-28 | 2009-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
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