KR20090100742A - 반도체 소자의 저유전도 금속 배선 형성방법 - Google Patents

반도체 소자의 저유전도 금속 배선 형성방법 Download PDF

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Abstract

본 발명은 RC지연을 최대한 줄일 수 있는 반도체 소자의 저유전도 금속배선 형성방법에 관한 것이다. 즉, 본 발명에서는 반도체 소자의 금속 배선을 형성함에 있어 RC 지연을 방지시키는 에어 갭 형성 시, 다층의 금속배선에 모두 적용할 수 있는 공통의 에어 갭 마스크를 이용하여 에어 갭을 형성시킴으로써, 층별로 별도의 에어 갭 마스크를 제작하지 않아도 되어 비용을 절감할 수 있을 뿐만 아니라, 공통의 에어 갭 마스크 사용으로 층간 오버레이 관리도 용이하여 재작업률을 크게 낮출 수 있다.
에어 갭, 금속배선, 반도체, RC, 유전상수, 트렌치, 비아

Description

반도체 소자의 저유전도 금속 배선 형성방법{METHOD FOR FORMING METAL LINE WITH LOW-K IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 반도체 소자의 동작 속도 향상을 위해 RC 지연(delay)을 최대한 줄일 수 있도록 유전상수가 낮은 에어 갭(air gap)을 가지는 저유전도의 절연막을 구비한 반도체 소자의 금속배선(metal line) 형성방법에 관한 것이다.
최근 들어 반도체 소자의 고집적화에 따라 반도체 기판상 금속배선 사이의 간격이 미세해지고 있다. 이때 이러한 금속배선들 사이의 절연을 위하여 사용되는 절연물질의 높은 유전상수로 인하여 금속배선 사이의 캐패시턴스(capacitance)가 증가되어 신호지연 현상이 발생됨으로서 소자의 특성이 저하된다.
즉, 반도체 소자의 크기가 작아지면서 금속배선과 금속배선을 격리 시켜주는 층간 절연막(Inter Layer Dielectric : 이하 "ILD" 라함)의 두께가 얇아지고 있으며, ILD의 두께가 얇아지면서 상부 금속배선과 하부 금속배선간 간섭이 일어나거나, ILD의 유전도가 높을 경우에는 ILD와 금속배선 상/하부 사이에 자연적으로 캐 패시턴스가 형성되어 RC 지연이 발생되고, 이로 인해 반도체 소자의 동작 속도가 저하되는 등 소자의 특성이 저하된다.
따라서 32nm 이하 소자에서는 위와 같은 RC 지연에 따른 반도체 소자의 동작 속도 저하를 방지하기 위해 초저유전도(ultra low-k) 및 에어 갭을 적용한 ILD 구현 등의 새로운 연구가 활발히 진행 중에 있으나, 초저유전도 ILD의 경우에는 식각(etch), 베리어 메탈(barrier metal) 증착, CMP(Chemical Mechanical Polishing) 등의 복잡한 공정이 추가로 필요하게 되는 문제점이 있다.
한편, 에어 갭의 경우에는 금속배선 사이의 캐패시턴스를 낮추기 위하여 유전상수가 낮은 에어 갭을 이용하여 금속배선 사이를 절연시키는 기술로, 고온에서 소각되는 물질을 사용하는 방법과 추가 마스크(mask)를 사용하여 금속 배선 사이의 ILD를 제거하는 방법, 추가 마스크를 사용하지 않기 위해 블랭킷 식각(blanket etch)을 하여 ILD를 제거하는 방법 등이 있다.
도 1은 종래 에어 갭 형성 방법 중 공정이 비교적 쉽고 적용이 용이한 추가의 마스크를 사용하여 형성한 에어 갭 SEM(Scanning Electron Microscope) 이미지 예시도를 도시한 것으로, 도 1의 (a)는 ILD(102)로 실리콘 산화막(SiO2)을 이용한 트렌치 타입(trench type) 에어 갭(100)이 형성된 소자의 단면도이고, 도 1의 (b)는 ILD(106)로 저유전상수(low-k)를 가지는 SiOC를 이용한 트렌치 타입 에어 갭(104)이 형성된 소자의 단면도이다. 위 도 1을 참조하면 두 구조 모두 에어 갭 형태는 유사하며, 이러한 에어 갭은 넌-컨포멀(non-conformal) 증착 현상을 이용한 것이다.
도 2는 에어 갭 형성전 금속배선에 대한 SEM 이미지를 도시한 것이다. 도 2의 (a)는 금속 배선(200)의 경사면에 대한 SEM 이미지이며, 도 2의 (b)는 금속배선(200)의 단면에 대한 SEM 이미지로, 금속배선(200) 사이는 저유전상수(low-k) ILD(202)로 절연되어 있으며 금속배선(200) 상부에 SiCN이라는 베리어 유전막(barrier dielectric)(204)이 형성된다.
도 3a는 위 도 2의 금속배선이 형성된 반도체 기판상 홀(hole) 형태로 이루어진 에어 갭 마스크를 이용하여 비아 패터닝 식각을 수행한 비아 또는 트렌치 타입 에어 갭(300)의 SEM 이미지를 도시한 것이고, 도 3b는 에어 갭 마스크의 홀 간격을 조절하여 에어 갭(300)의 다공도(porosity)를 조절하고 다양한 모양을 형성할 수 있음을 도시한 것으로, 에어 갭의 다공도 조절에 따라 위 도 3a에 보여지는 바와 같이 비아 또는 트렌치 타입으로 에어 갭을 형성시킬 수 있다.
도 3c는 에어 갭의 다공도에 따라 발생하는 금속 배선간 기생 캐패시턴스를 도시한 것으로, 에어 갭의 다공도가 높아짐에 따라 기생 캐패시턴스가 낮아짐을 알 수 있다. 도 3d는 금속 배선간 매립된 ILD의 유전상수가 3.5일때와 2.9일때의 에어 갭 다공도에 따른 실질 유전상수(Keff) 값의 변화를 도시한 것으로, 유전상수는 금속배선간 ILD 물질과 에어 갭(air gap)의 다공도(porosity)에 따라 변화하는 것을 알 수 있다.
상기한 바와 같이, 금속배선간 절연막내 에어 갭을 형성하는 방법이 유전율을 저하시켜 RC 지연(delay)을 방지시키는데 효과적이며, 이에 대한 특성을 설명하 였으나, 에어 갭을 형성하는 종래 제안된 방법에 있어서는 여전히 고가의 추가 마스크가 반도체 기판상 다층(multi layer)의 금속배선 별로 필요하게 되어 비용이 상승되며, 다양한 모양의 마스크 적용에 따라 오버레이(overlay) 관리도 어려운 문제점이 있었다.
따라서, 다층의 금속배선에 모두 적용할 수 있는 공통(universal)의 에어 갭 마스크를 제작할 수 있다면 층별로 별도의 에어 갭 마스크를 제작하지 않아도 되어 비용을 절감할 수 있을 뿐만 아니라, 오버레이 관리도 용이하여 재작업률(rework rate)을 크게 낮출 수 있을 것으로 기대된다.
따라서 본 발명의 목적은 반도체 소자의 동작 속도 향상을 위해 RC 지연을 최대한 줄일 수 있도록 유전상수가 낮은 에어 갭을 가지는 저유전도의 절연막을 구비한 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자의 금속 배선 형성방법으로서, 반도체 기판상 금속 배선을 형성하는 단계와, 상기 금속 배선간 에어 갭 형성을 위한 하나의 공통 마스크를 생성하는 단계와, 상기 에어갭 형성 마스크를 이용하여 상기 금속 배선간 매립된 제1절연막을 식각시키는 단계와, 상기 반도체 기판 전면에 저유전상수(low-k)의 제2절연막을 증착하여 상기 금속 배선 사이에 상기 에어 갭 형성 마스크 패턴에 따른 에어 갭을 형성시키는 단계를 포함한다.
본 발명에서는 반도체 소자의 금속 배선을 형성함에 있어서, RC 지연을 방지시키는 에어 갭 형성 시, 다층의 금속배선에 모두 적용할 수 있는 공통의 에어 갭 마스크를 이용하여 에어 갭을 형성시킴으로써, 층별로 별도의 에어 갭 마스크를 제작하지 않아도 되어 비용을 절감할 수 있을 뿐만 아니라, 공통의 에어 갭 마스크 사용으로 층간 오버레이 관리도 용이하여 재작업률을 크게 낮출 수 있는 이점이 있 다.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 구체적인 핵심 기술요지를 살펴보면, 반도체 소자의 금속 배선을 형성함에 있어서, RC 지연을 방지시키는 에어 갭 형성 시, 다층의 금속배선에 모두 적용할 수 있는 공통의 에어 갭 마스크를 이용하여 에어 갭을 형성시키는 기술을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.
도 4는 본 발명의 실시 예에 따라 홀 패턴을 적용하여 구현한 트렌치 타입의 에어 갭(400)과 비아 타입의 에어 갭(402)에 대한 SEM 이미지를 도시한 것이다. 위 도 4에서와 같이 금속배선(404)간 매립된 ILD내 형성되는 에어 갭(400, 402)은 에어 갭(400, 402) 상부 ILD 증착 방식에 따라 유전상수에 차이가 나게 된다.
도 5a 내지 도 5c는 에어 갭 형성방법 중 베리어 유전막으로 SiCN을 금속배 선 위에 증착한 후, 에어 갭을 형성하는 방법의 공정도를 도시한 것이다.
먼저, 도 5a에서와 같이 금속배선(500)이 형성되고, 금속배선(500) 사이에 저유전상수(low-k)의 ILD(502)가 매립된 상태의 반도체 기판상 금속배선(500) 상부에 SiCN(504)을 형성시킨다.
이어, 도 5b에서와 같이 금속배선(500)간 매립된 저유전상수의 ILD(502)를 에어 갭 마스크(도시하지 않음)에 의해 식각시킨 후, 도 5c에서와 같이 반도체 기판상 다시 저유전상수의 ILD(502)을 증착하여 금속배선(500)간 에어 갭(506)을 형성시킨다. 이때, 상기 에어 갭(506)은 금속배선(500)간 형성되는 ILD(502)의 넌-컨포멀(non-conformal) 증착현상에 의해 형성되며, 에어 갭(506)의 형성을 위해 ILD(502)는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 증착시키게 된다.
도 6a 내지 도 6c는 에어 갭 형성방법 중 상부 베리어 유전막으로 SiCN과 저유전상수의 ILD을 함께 사용하여 에어 갭을 형성하는 방법의 공정도를 도시한 것이다.
먼저, 도 6a에서와 같이 반도체 기판상 금속배선(500) 사이에 저유전상수의 ILD(502)을 매립시킨 후, 도 6b에서와 같이, 금속배선(500) 사이에 매립된 저유전상수의 ILD(502)를 에어 갭 마스크(도시하지 않음)에 의해 식각시킨다.
이어, 도 6c에서와 같이, 반도체 기판상 베리어 유전체막인 SiCN(508)을 형성한 후, 다시 저유전상수의 ILD(502)를 증착하여 금속배선(500)간 에어 갭(510)을 형성시킨다. 이때, 상기 에어 갭(510) 또한 금속배선(500)간 증착되는 ILD(502)의 넌-컨포멀 증착현상에 의해 형성되며, 에어 갭(510)의 형성을 위해 ILD(502)는 PECVD 방식으로 증착시키게 된다.
이때, 위 도 6a 내지 도 6b의 에어 갭 형성방법에서는 유전상수가 4.9 정도되는 상부 베리어 유전막(508)이 금속배선(500) 사이에 형성되고, 이어서 저유전상수의 ILD(502)가 다시 증착되어 실질 유전상수(Keff)가 커짐으로써, 도 5a 내지 도 5c에서 도시된 에어 갭 형성방법에서보다 유리하지 않다.
도 7a 내지 도 7b는 반도체 기판상 금속배선(500) 사이에 정상적으로 에어 갭(506)이 생성된 상태의 SEM 이미지와, 오버레이 에러(overlay error)로 인해 에어 갭 형성을 위한 식각 공정에서 금속배선(500)인 구리(Cu)에 부식(corrosion)(700)이 발생한 SEM 이미지를 도시한 것이다.
즉, 도 7b에서와 같이 하부층 금속배선(500)과 에어 갭 형성을 위한 금속배선간 ILD의 식각 시 에어 갭 형성 마스크의 미스 얼라인(miss align)이 발생하는 경우에는 금속배선(500)인 구리에 부식(700)이 발생할 뿐만 아니라, 금속 배선(500) 사이의 ILD가 에어 갭 형태로 만들어지지 않아 유전상수가 높아져 소자의 오동작을 일으키게 된다. 이에 따라 에어 갭 형성 마스크의 미스 얼라인에 따른 구리 부식을 방지하기 위해서 도 7c에서와 같이 SiCN(508) 대신 자기정렬(self align) 베리어막인 CoWP(702)가 사용된다.
도 8a는 금속배선(metal line)(500) 사이에 에어 갭(506)이 트렌치 타입(trench type)으로 형성되는 경우 금속배선(500)간 ILD내 형성되는 에어 갭(506)의 모양을 도시한 것이고, 도 8b는 금속배선(500) 사이에 에어 갭이 비아 타입(via type)으로 형성되는 경우 금속배선(500)간 ILD내 형성되는 에어 갭(506)의 모양을 도시한 것이다.
도 8a에서 보여지는 바와 같이 트렌치 타입의 경우에는 금속배선(500) 양쪽방향에서 넌-컨포멀 증착이 이루어지게 되어 금속배선(500)간 매립된 저유전상수 ILD(502)내 형성되는 에어 갭(506)이 높게 형성된다. 이와 같은 경우 ILD(502) 두께를 낮추는데 한계를 갖게되며, 상부층에서 에어 갭 형성 시 하부층 에어 갭(air gap)이 들어나지 않게 주의해야한다. 이에 반해, 비아 타입의 경우에는 도 8b에서 보여지는 바와 같이 금속배선(500)간 매립된 저유전상수 ILD(502)내 형성되는 에어 갭(506)이 트렌치 타입에서 보다는 상대적으로 낮게 형성되어 에어 갭 형성에 더 효과적이다.
그러나, 위와 같은 에어 갭 형성을 위해서 추가 마스크를 이용하는 에어 갭 형성 방법에서는 반도체 소자 각 금속배선 층별로 서로 다른 패턴의 에어 갭 형성 마스크가 필요하게 되며, 다수의 마스크 제작에 따른 비용이 증가하는 문제점이 있었다.
이에 따라 본원 발명에서는 반도체 소자의 다층 금속배선에 모두 적용할 수 있는 공통(universal)의 에어 갭 형성 마스크를 제작하여 각 층별로 제작해야하는 추가 마스크 비용을 획기적으로 줄일 수 있도록 하였다.
즉, 본 발명에서는 도 9a 내지 도 9b에서와 같이 반도체 기판 전면에 에어 갭 패턴 형성을 위한 트렌치 타입의 에어 갭 형성 마스크(900) 또는 비아 타입의 에어 갭 형성 마스크(902)를 제작하여 추가의 마스크 제작 없이 다층의 금속배선에 동일하게 적용시키는 것이다.
이때 다층 금속배선에 공통으로 적용될 에어 갭 형성 마스크(900, 902)는 상기 반도체 기판상 금속배선(904, 906)의 형태에 관계없이 트렌치 타입 또는 비아 타입의 특정 식각 패턴이 일정 간격으로 균일하게 형성되는 마스크로, 위 도 9a에서 보여지는 바와 같이 트렌치 타입으로 형성될 수도 있으며, 도 9b에서 보여지는 바와 같이 비아 타입으로 형성될 수도 있다.
이와 같이 금속배선 형태에 관계없이 동일한 패턴으로 형성된 에어 갭 마스크를 적용하는 경우 금속배선(904, 906) 사이에 에어 갭이 형성되지 않는 영역이 발생할 수도 있으나, 반도체 기판 전면에 걸쳐 평균적으로 유사한 낮은 유전상수를 얻을 수 있게 된다.
상기한 바와 같이, 본 발명에서는 반도체 소자의 금속 배선을 형성함에 있어 RC 지연을 방지시키는 에어 갭 형성 시, 다층의 금속배선에 모두 적용할 수 있는 공통의 에어 갭 마스크를 이용하여 에어 갭을 형성시킴으로써, 층별로 별도의 에어 갭 마스크를 제작하지 않아도 되어 비용을 절감할 수 있을 뿐만 아니라, 공통의 에어 갭 마스크 사용으로 층간 오버레이 관리도 용이하여 재작업률을 크게 낮출 수 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
도 1은 에어 갭이 형성된 금속배선의 단면 SEM 이미지 예시도,
도 2는 에어 갭 형성전 금속배선의 단면 SEM 이미지 예시도,
도 3a 내지 도 3b는 에어 갭이 형성된 금속배선 평면 SEM 이미지 및 에어 갭 형성 개념도,
도 3c 내지 도 3d는 에어 갭의 다공도와 캐피시턴스, 유전상수의 관계 그래프 예시도,
도 4는 트렌치 타입 및 비아 타입의 에어 갭 형성된 금속배선 SEM 이미지 예시도,
도 5a 내지 도 5c는 SiCN을 베리어막으로 사용한 금속배선내 에어 갭 형성 공정도,
도 6a 내지 도 6c는 SiCN과 저유전도 절연막을 이용한 금속배선내 에어 갭 형성 공정도,
도 7a 내지 도 7b는 구리배선내 비아 타입 에어 갭 및 미스얼라인에 따른 구리배선 부식 SEM 이미지 예시도,
도 7c는 CoWP를 베리어막으로 사용한 금속배선내 에어 갭 형성 예시도,
도 8a 내지 도 8b는 트렌치 타입 및 비아 타입 에어 갭의 모양 예시도,
도 9a 내지 도 9b는 본 발명의 실시 예에 따른 트렌치 타입 및 비아 타입의 에어 갭 형성 마스크 예시도.
<도면의 주요 부호에 대한 간략한 설명>
900 : 트렌치 타입 에어 갭 마스크 902 : 비아 타입 에어 갭 마스크
904, 906 : 금속배선

Claims (4)

  1. 반도체 소자의 금속 배선 형성방법으로서,
    반도체 기판상 금속 배선을 형성하는 단계와,
    상기 금속 배선간 에어 갭 형성을 위한 하나의 공통 마스크를 생성하는 단계와,
    상기 에어갭 형성 마스크를 이용하여 상기 금속 배선간 매립된 제1절연막을 식각시키는 단계와,
    상기 반도체 기판 전면에 저유전상수(low-k)의 제2절연막을 증착하여 상기 금속 배선 사이에 상기 에어 갭 형성 마스크 패턴에 따른 에어 갭을 형성시키는 단계
    를 포함하는 반도체 소자의 저유전도 금속 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 에어갭 형성 마스크는,
    상기 반도체 기판상 금속 배선의 형태에 관계없이 특정 식각 패턴이 일정 간격으로 균일하게 형성되는 마스크로, 다층의 금속 배선에 공통으로 적용되는 것을 특징으로 하는 반도체 소자의 저유전도 금속 배선 형성방법.
  3. 제 2 항에 있어서,
    상기 에어갭 형성 마스크는,
    트렌치 형태의 식각 패턴이 일정 간격으로 균일하게 형성되는 것을 특징으로 하는 반도체 소자의 저유전도 금속 배선 형성방법.
  4. 제 2 항에 있어서,
    상기 에어갭 형성 마스크는,
    비아홀 형태의 식각 패턴이 일정 간격으로 균일하게 형성되는 것을 특징으로 하는 반도체 소자의 저유전도 금속 배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150015812A (ko) * 2013-08-01 2015-02-11 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
KR20150116516A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
WO2024087721A1 (zh) * 2022-10-27 2024-05-02 华为技术有限公司 一种存储阵列、其制备方法、存储器及电子设备

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