JP2000049226A

JP2000049226A - 半導体装置の製造方法

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Publication number: JP2000049226A
Application number: JP10215725A
Authority: JP
Inventors: Toshiyuki Takewaki; 利至竹脇
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-30
Filing date: 1998-07-30
Publication date: 2000-02-18
Anticipated expiration: 2018-07-30
Also published as: JP3099813B2

Abstract

(57)【要約】【課題】微細配線間にＳＯＧ膜を形成する工程を含む半
導体装置の製造方法において、ビアホール底部における
ＳＯＧ膜の残存を防止するとともに金属配線側面のスリ
ットの発生を防止すること。【解決手段】半導体基板１上に、全面に、金属膜４およ
び第一の層間絶縁膜６をこの順で形成し、ついでこれら
をエッチングして、金属膜４からなる金属配線を形成す
る。この工程の後にＳＯＧ膜１０を塗布・熱処理し、さ
らに第二の層間絶縁膜８を形成する。図に示した状態の
後、平坦化を行い、この際、金属配線（金属膜４）上の
ＳＯＧ膜１０を除去する。その後、第一の層間絶縁膜６
をエッチングして、金属配線に達する複数のビアホール
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微細配線間に低誘
電率の絶縁膜が形成された半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】半導体装置の動作速度は、配線抵抗
（Ｒ）と配線間の寄生容量（Ｃ）との積ＲＣ（時定数）
の増加に従って小さくなり、配線間の寄生容量（Ｃ）は
配線間隔に反比例して増加する。したがって半導体装置
の動作速度を向上するためには、配線間の寄生容量を減
少することが重要である。このような観点から、微細配
線間に低い比誘電率を有するスピンオングラス（Ｓｐｉ
ｎＯｎＧｌａｓｓ：ＳＯＧ）膜を形成する手法が広
く用いられている。

【０００３】図１６〜１９は、ＳＯＧ膜形成工程を含む
従来の半導体装置の製造方法を表す工程断面図である。

【０００４】まず、図１６に示すように、シリコン基板
１表面に所定の半導体素子（図示せず）を形成後、Ｓｉ
Ｏ₂からなる下地絶縁膜２を堆積する。次に膜厚４０ｎ
ｍのチタン膜３、膜厚５００ｎｍのアルミ−銅合金膜
４、膜厚３０ｎｍの窒化チタン膜５を順次、スパッタリ
ング法で積層して、膜厚５７０ｎｍの積層金属膜を形成
する。次いで、公知の方法でパターニングして金属配線
を形成する。金属配線の最小スペース間隔は約０．３μ
ｍとする。

【０００５】次に図１７に示すように、パターニングさ
れた金属配線上にＳＯＧ膜１０を塗布する。窒化チタン
膜５とＳＯＧ膜１０の間には、３０ｎｍ程度のシリコン
酸化膜を密着層として形成してもよい。ただし、密着層
としての役割を持たせるものであるため、膜厚を薄くす
る必要があり、通常５０ｎｍ以下とする。

【０００６】つづいて図１８に示すように、全面にＳｉ
Ｏ₂からなる層間絶縁膜６を形成する。

【０００７】その後、図１９に示すように、フォトリソ
グラフィー技術とドライエッチング技術を用いてビアホ
ール１１ａ〜ｃを形成し、酸素のアッシング処理を行
う。

【０００８】その後、全面にバリアメタル層形成後、タ
ングステン膜を埋め込み、さらにその上に上層配線（不
図示）を形成して多層配線構造を有する半導体装置を完
成する。

【０００９】

【発明が解決しようとする課題】ところが上記従来技術
は、図１９右側囲み部に示すように、大面積の金属配線
上に形成されたビアホールの底部にＳＯＧ膜が残存し、
導通不良が発生することがあった。

【００１０】これは以下の理由による。ＳＯＧ膜のよう
な塗布系の材料を用いる場合、金属膜が微細化された金
属配線部と大面積の金属配線部とで塗布厚が異なる。大
面積部の方が微細部よりも膜厚が厚くなるのである。し
たがって、反応性イオンエッチングによりビアホールを
形成する際、図１９のように大面積のアルミ−銅合金膜
４の上に形成されたビアホールの底部に、ＳＯＧ膜が残
存することとなるのである。特に０．３μｍ以下の微細
なホールを形成する場合、微細化された金属配線部では
マイクロローディング効果によりＳＯＧ膜のエッチング
速度が極端に遅くなるため、この問題が顕著となる。

【００１１】一方、このようなＳＯＧ膜の残存を防止す
るためにオーバーエッチングを行うと、ビアホールと金
属部の目合わせずれの生じた部分において、ホール直下
の金属部側壁のＳＯＧ膜がエッチングされ、この箇所に
スリットが生じる（図１９左側囲み部）。このようなス
リットが生じると、ＳＯＧ膜からのガスの発生等によ
り、ホールの埋め込み性が不良となり、素子の信頼性が
低下する。最近では、素子の微細化を目的として、ホー
ル径と金属配線幅が同等の、いわゆるボーダーレス配線
とするケースが増えているが、このような場合、特に上
記問題が顕著となる。

【００１２】また、上記従来技術では大面積配線部の上
部または側面近傍にＳＯＧ膜の厚膜部が形成されること
があり、この箇所において内部応力（引っ張り応力）が
増大し、クラックが発生することがあった。

【００１３】本発明は従来技術の有する上記課題を解決
するものであり、ビアホール底部におけるＳＯＧ膜の残
存を防止するとともに金属配線側面のスリットの発生を
防止し、良好な埋め込み性および良好な導電性のビアホ
ールを形成する方法を提供することを目的とする。ま
た、ビアホールをセルフアラインに形成する方法を提供
することを目的とする。

【００１４】

【課題を解決するための手段】上記課題を解決する本発
明によれば、（Ａ）半導体基板上に、金属膜および第一
の層間絶縁膜をこの順で形成する工程と、（Ｂ）前記第
一の層間絶縁膜および前記金属膜をエッチングによりパ
ターニングして、前記金属膜からなる金属配線を形成す
る工程と、（Ｃ）全面にＳＯＧ膜および第二の層間絶縁
膜をこの順で形成する工程と、（Ｄ）少なくとも第一の
層間絶縁膜上に形成された前記ＳＯＧ膜と、前記第二の
層間絶縁膜の一部とを除去する工程と、（Ｅ）前記第一
の層間絶縁膜をエッチングして、前記金属配線に達する
複数のビアホールを形成する工程とを有することを特徴
とする半導体装置の製造方法、が提供される。

【００１５】また本発明によれば、（Ａ）半導体基板上
に、金属膜および第一の膜をこの順で形成する工程と、
（Ｂ）前記第一の膜および前記金属膜をエッチングによ
りパターニングして、前記金属膜からなる金属配線を形
成する工程と、（Ｃ）全面にＳＯＧ膜および第二の膜を
この順で形成する工程と、（Ｄ）少なくとも第一の膜上
に形成された前記ＳＯＧ膜と、前記第二の膜の一部とを
除去する工程と、（Ｅ）前記第一の膜をエッチングし
て、前記金属配線に達する複数のビアホールを形成する
工程とを有することを特徴とする半導体装置の製造方
法、が提供される。

【００１６】以下、本発明の構成および作用について図
面を参照して説明する。

【００１７】前述のように従来の製造方法においては、
金属膜をエッチングして配線のパターニングを行った
後、直接、または所望により密着層（薄いシリコン酸化
膜）を介して、ＳＯＧ膜を形成していた。このため金属
配線上のＳＯＧ膜の厚みの不均一性に起因してビアホー
ル形成後にＳＯＧ膜の残存が生じていた（図１９）。こ
れに対し、本発明の製造方法においては、まず半導体基
板上に、全面に、金属膜および第一の膜または第一の層
間絶縁膜をこの順で形成し、ついでこれらをエッチング
して、上記金属膜からなる金属配線を形成する。この後
にＳＯＧ膜を塗布するのである。したがって、金属配線
上部における層構造は、たとえば図６に示すように、金
属配線（アルミ−銅合金膜４）とＳＯＧ膜１０との間に
第一の層間絶縁膜６が介在した構造となる。この金属配
線上のＳＯＧ膜１０は、後の（Ｄ）の平坦化の工程で除
去されるため、ビアホールを形成する直前の段階では、
もはや金属配線（アルミ−銅合金膜４）の上部にはＳＯ
Ｇ膜１０は存在しない（図８）。このため、従来技術で
問題になっていたＳＯＧ膜の残存が生じないのである。

【００１８】また、従来技術においては大面積の金属配
線上のビアホール内壁にＳＯＧ膜が露出するため（図１
９のビアホール１１ｃ）、ＳＯＧ膜からのガスの発生に
より「す」が発生し、埋め込み性が悪化するという問題
があった。この点、本発明の製造方法によれば、上述の
ように、ビアホールを形成する直前の段階で金属配線上
のＳＯＧ膜１０はすでに除去されている。したがって、
形成した大面積金属配線上のビアホールの内壁にＳＯＧ
膜が露出しない（図９のビアホール１１ｃ）。このため
埋め込み性の悪化の問題が解消される。

【００１９】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について、図１〜１０を参照して説明する。

【００２０】まず図１、２のように、半導体基板上（シ
リコン基板１）に、金属膜および第一の層間絶縁膜６を
この順で形成する。ここでは金属膜としてチタン膜３、
アルミ−銅合金膜４、および窒化チタン膜５からなる積
層膜を用いているが、これに限定されない。ここで第一
の層間絶縁膜の膜厚は、最終的に得たい層間絶縁膜の膜
厚と同じかそれ以上にする必要がある。その後の平坦化
の工程で除去され、膜厚が減じることがあるからであ
る。例えば最終的に得たい層間絶縁膜よりも５〜１００
ｎｍ程度厚くする。一方、膜厚の上限は特にないが、あ
まり厚くしても特に利点はない。最終的な層間絶縁膜の
厚みは通常２５０ｎｍ以上であるので、第一の層間絶縁
膜の膜厚は、好ましくは２５０ｎｍ以上、さらに好まし
くは３００〜３０００ｎｍとする。

【００２１】次に第一の層間絶縁膜６および金属膜をエ
ッチングによりパターニングして、金属膜からなる金属
配線を形成する（図５）。

【００２２】つづいて全面にＳＯＧ膜１０を形成する
（図６）。ＳＯＧ膜の種類は特に限定されず、無機ＳＯ
Ｇ膜、有機ＳＯＧ膜、ＨＳＱ（Hydrogen Silisesquioxa
ne）膜等を用いることができる。誘電率、ガス発生性な
どの性能のバランスを考慮すると、ＨＳＱ膜、有機ＳＯ
Ｇ膜が好ましく用いられる。

【００２３】ここで、ＨＳＱ膜は下記式（１）のような
構造を有している。比誘電率は３．０である。

【００２４】

【化１】

【００２５】一方、有機ＳＯＧ膜は、酸化シリコンに対
しメチル基（ＣＨ₃−）等が結合した構造を有するもの
である。有機ＳＯＧ膜の比誘電率は有機成分含有率が高
いほど下がり、２．７程度のものを得ることもできる。

【００２６】次に、金属配線、ＳＯＧ膜１０を埋め込む
ように、全面に第二の層間絶縁膜８を形成する（図
７）。

【００２７】その後、少なくとも第一の層間絶縁膜上に
形成されたＳＯＧ膜１０と、第二の層間絶縁膜の一部と
を除去する（図８）。この工程により基板上の半導体層
の平坦化が図られる。除去方法は、化学的機械的研磨
（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉ
ｓｈｉｎｇ、ＣＭＰ）やドライエッチング等が用いられ
る。この工程で、第一の層間絶縁膜６の一部を除去して
もよい。

【００２８】図８の状態の第一の層間絶縁膜６の厚み
が、最終的に得られる半導体装置の層間絶縁膜の厚みと
なる。このため、はじめに第一の層間絶縁膜６を形成す
る際（図２の工程）の膜厚を、最終的に得られる半導体
装置の層間絶縁膜の厚み以上とする必要がある。

【００２９】つづいてフォトレジスト９を形成後、第一
の層間絶縁膜６をエッチングして、金属配線に達する複
数のビアホール１１ａ〜ｃを形成する（図９）。この工
程において、第一の層間絶縁膜以外に第二の層間絶縁膜
の一部をエッチングしてもよい。フォトレジスト剥離後
（図１０（ａ））、バリアメタル層（不図示）を形成
し、ビアホール内にタングステン膜１２を埋め込む。さ
らにその上層にアルミニウム−銅合金膜などからなる金
属膜を形成した後、フォトリソグラフィー技術及びドラ
イエッチング技術を用いて上層配線１３を形成して、多
層配線構造を有する半導体装置を完成する（図１０
（ｂ））。

【００３０】本実施形態において、第一の層間絶縁膜お
よび第二の層間絶縁膜は同じであっても異なっていても
よい。例えば第一の層間絶縁膜および第二の層間絶縁膜
の両方をシリコン酸化膜、あるいはシリコン窒化膜とす
ることができる。

【００３１】また、第一の層間絶縁膜および第二の層間
絶縁膜のうち、一方をシリコン酸窒化膜、他方をシリコ
ン酸化膜とすることもできる。このようにすることによ
ってホール形成領域の構成材料とそれ以外の領域の構成
材料との間で高いエッチング選択比を得ることができ、
これによりビアホールをセルフアラインに形成すること
ができる。この場合、ビアホール形成のためのエッチン
グは、たとえばリン酸によるウエットエッチング等によ
ることが好ましい。エッチング選択比を高くとることが
できるからである。

【００３２】（第２の実施形態）本発明の第２の実施形
態について図面を参照して説明する。

【００３３】本実施形態では、第１の実施形態における
第一の層間絶縁膜６を第一の膜６’、第二の層間絶縁膜
８を第二の膜８’としている。第一の膜６’と第二の膜
８’は、互いにエッチング速度の大きく異なる組み合わ
せとすることが好ましい。たとえば、第一の膜および前
記第二の膜のうち、一方を多結晶シリコン膜、他方をシ
リコン酸化膜またはシリコン窒化膜とする。

【００３４】まず、第１の実施形態と同様にして、金属
配線を形成し、第一の膜６’、ＳＯＧ膜１０および第二
の膜８’を形成した後、表面を平坦化する（図１１）。

【００３５】つづいてフォトレジスト９形成後、第一の
膜６’をエッチングして、金属配線に達する複数のビア
ホール１１ａ〜ｃを形成する（図１２）。エッチングガ
スとしては、ＨＢｒ、Ｃｌ₂、Ｏ₂を含む混合ガスを好ま
しく用いることができる。多結晶シリコン第一の膜６’
と第二の膜８’のエッチング速度は大きく相違するの
で、ビアホール形成の際、第一の膜６’が選択的にエッ
チングされ、第二の膜８’はほとんどエッチングを受け
ない。したがって、ビアホールがセルフアラインに形成
される。図１３（ａ）はこのことを示す図である。図の
ように、フォトレジスト９開口部がビアホール１１形成
領域に対して若干ずれた位置に形成された場合でも、エ
ッチング速度の差により実質的に第一の膜６’のみがエ
ッチングされ、ビアホールがセルフアラインに形成され
るのである。したがって、フォトレジスト９開口部をビ
アホール１１の径よりも大きくしても所望の径のホール
が得られ、図１３（ｂ）のように、複数のビアホール形
成箇所を含むようにフォトレジスト９を大きく開口させ
てもよい。

【００３６】第一の膜６’、第二の膜８’のうち一方
を、絶縁膜でない材料、たとえば多結晶シリコン等を用
いた場合、ビアホール形成後、熱処理を施す等の手段に
より多結晶シリコン等を絶縁膜に変換する処理を加え、
層間絶縁膜として機能するようにする。

【００３７】その後、フォトレジストを剥離し（図１
４）、バリアメタル層を形成し、ビアホール内にタング
ステン膜を埋め込む（不図示）。さらにその上層にアル
ミニウム−銅合金膜などからなる金属膜を形成した後、
フォトリソグラフィー技術及びドライエッチング技術を
用いて上層配線（不図示）を形成して、多層配線構造を
有する半導体装置を完成する。

【００３８】本発明において、ＳＯＧ膜としてＨＳＱ膜
を用いた場合、ＨＳＱ膜形成後、酸素および水を除去し
た雰囲気下で熱処理を行うことが好ましい。このような
熱処理を行うことにより、後のビアホール形成時のＳＯ
Ｇ膜のエッチング速度を低下させ、金属配線側面におけ
るスリットの発生等を防止することができる。このとき
熱処理の温度は３５０〜５００℃とすることが好まし
い。５００℃を超えるとＳｉとＨとの化学結合が切断さ
れ、ＨＳＱ膜の誘電率が上昇することがある。３５０℃
未満とすると、ＳＯＧ膜の上に形成する絶縁膜にクラッ
クが発生することがある。なお、「酸素および水を除去
した雰囲気下」とは、いったん処理雰囲気を真空にする
等の操作により、雰囲気中に含まれる酸素、水を実質的
に完全に除去することをいう。たとえば、１０^-8程度あ
るいはそれ以上の真空度の高真空にすることにより、こ
のような状態を実現することができる。その後、不活性
ガスを導入し、所定の圧力とした後、熱処理を行っても
良い。

【００３９】本発明の半導体装置の製造方法は、複数の
ビアホールの少なくとも一部を、そのビアホールと接続
される金属配線の幅と略等しい径とする場合、すなわ
ち、ボーダーレス配線を含む場合に特に有効である。本
発明の解決課題であるビアホール底部におけるＳＯＧ膜
の残存や金属配線側面のスリットの発生の問題は、特に
ボーダーレス配線を形成する場合において顕著となるか
らである。なお、ボーダーレス配線が適用されるのは、
下層配線の最小間隔が０．３μｍ以下の場合である。

【００４０】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００４１】（実施例１）図１〜１０は本実施例の半導
体装置の製造方法の工程断面図である。

【００４２】図１に示すように、まず、シリコン基板１
表面に所定の半導体素子を形成後（不図示）、全面にＢ
ＰＳＧ（Boro Phospho Silicate Glass）からなる下地
絶縁膜２をプラズマＣＶＤ法により形成した。次に膜厚
４０ｎｍのチタン膜３、膜厚５００ｎｍのアルミ−銅合
金膜４、膜厚３０ｎｍの窒化チタン膜５を順次、スパッ
タリング法で積層して、膜厚５７０ｎｍの積層金属膜を
形成した。

【００４３】次に図２に示すように、窒化チタン膜５の
上に、ＢＰＳＧからなる第一の層間絶縁膜６をプラズマ
ＣＶＤ法により形成した。膜厚は８００ｎｍとした。

【００４４】つづいて図３に示すように、第一の層間絶
縁膜６上にフォトレジスト７を形成後、これをマスクと
して第一の層間絶縁膜６をドライエッチングした。エッ
チングには、Ｃ₄Ｆ₈、Ａｒ、Ｏ₂およびＣＯを含む混合
ガスを用いた。

【００４５】フォトレジスト７を剥離後（図４）、第一
の層間絶縁膜６をマスクとしてチタン膜３、アルミ−銅
合金膜４、窒化チタン膜５からなる積層金属膜をエッチ
ングし、金属配線のパターニングを行った（図５）。エ
ッチングには、Ｃｌ₂、ＣＦ₄を含む混合ガスを用いた。
微細配線部の配線間隔（図中左の配線間隔）は約０．３
μｍとした。また、大面積配線部の幅（図中右の配線
幅）は５００μｍ程度とした。

【００４６】つづいて、図６に示すように、全面にＳＯ
Ｇ膜１０を５００ｎｍ程度塗布した。なお、この塗布厚
は最大膜厚部の値である。ＳＯＧ膜１０の材料として
は、ＨＳＱを用いた。ＳＯＧ膜１０は、図中左の微細配
線の第一の層間絶縁膜６上には薄い膜厚で形成され、図
中右の大面積部の第一の層間絶縁膜６上には厚い膜厚で
形成される。

【００４７】ＨＳＱ膜塗布後、ホットプレート上で１５
０℃、２５０℃、３５０℃で順次熱処理を行った。熱処
理時間はいずれも１分間とした。この後、さらに以下の
ような加熱処理を行った。処理雰囲気をいったん１０^-8
程度の高真空とした後、アルゴンガスを導入し、３ｍＴ
ｏｒｒの圧力とした。この真空雰囲気下で４８０℃５分
間熱処理した。ここで、いったん１０^-8程度の高真空と
するのは、雰囲気中に含まれる酸素と水を実質的に完全
に除去するためである。このような熱処理を行うことに
より、後のビアホール形成時におけるＨＳＱ膜のエッチ
ング速度を低下させ、酸化シリコン膜からなる第一の層
間絶縁膜６および第二の層間絶縁膜８と同等のエッチン
グ速度とすることができる。これにより、金属配線側面
におけるスリットの発生等を防止することができる。

【００４８】次に、図７に示すように、プラズマＣＶＤ
法によりＢＰＳＧからなる第二の層間絶縁膜８を形成し
た。膜厚は１４００ｎｍとした。

【００４９】その後、化学的機械的研磨法を用いて、第
二の層間絶縁膜８、ＳＯＧ膜１０、第一の層間絶縁膜６
を研磨し表面を平坦化した（図８）。この時、第一の層
間絶縁膜６上のＳＯＧ膜１０が完全に除去され、さらに
第一の層間絶縁膜６の上部の一部が除去されるように研
磨を行った。これにより層間絶縁膜６の厚みを６００ｎ
ｍ程度とした。この状態で、金属配線を構成するアルミ
−銅合金膜４の上部のＳＯＧ膜は実質的に完全に除去さ
れている。

【００５０】つづいて図９に示すように、第一の層間絶
縁膜６上にフォトレジスト９を形成後、これをマスクと
してドライエッチングを行い、ビアホール１１を形成し
た。エッチングには、Ｃ₄Ｆ₈、Ａｒ、Ｏ₂を含む混合ガ
スを用いた。図９では、フォトレジスト９の目合わせず
れが若干生じた状態が示されている。エッチングにより
ビアホール底部の窒化チタン膜５を完全に除去し、アル
ミ−銅合金膜４の表面を露出させた。図１０（ａ）は、
フォトレジストを除去した状態を示す図である。

【００５１】その後、全面にバリアメタル層（不図示）
形成後、タングステン膜１２を堆積し、エッチバックを
行うことによりビアホール内にのみタングステン膜１２
を埋め込んだ状態とした。さらにその上層にアルミニウ
ム−銅合金膜などからなる金属膜を形成した後、フォト
リソグラフィー技術及びドライエッチング技術を用いて
上層配線１３を形成することにより、２層配線構造を有
する半導体装置を完成した（図１０（ｂ））。作製され
た半導体装置のビアの導通は大面積の金属配線上および
微細面積の金属配線上ともに良好であり、またクラック
の発生も認められなかった。

【００５２】（実施例２）実施例１では、第一の層間絶
縁膜６、第二の層間絶縁膜８をいずれもシリコン酸化膜
としたが、本実施例では、第一の層間絶縁膜６を多結晶
シリコン膜からなる第一の膜６’、第二の層間絶縁膜８
をシリコン酸化膜からなる第二の膜８’とした。これに
よりビアホールを金属配線上部にセルフアラインに形成
した。

【００５３】まず実施例１と同様にして、シリコン基板
１表面にＢＰＳＧからなる下地絶縁膜２、膜厚４０ｎｍ
のチタン膜３、膜厚５００ｎｍのアルミ−銅合金膜４、
膜厚３０ｎｍの窒化チタン膜５をこの順で形成した。次
いで、その上に第一の膜６’として、ノンドープの多結
晶シリコン膜をプラズマＣＶＤ法を用いて成膜した。膜
厚は８００ｎｍとした。

【００５４】フォトレジスト形成後、ＨＢｒ、Ｃｌ₂、
Ｏ₂を含む混合ガスを用いて第一の膜６’をエッチング
し、さらにフォトレジストを残したまま、Ｃｌ₂、ＣＦ₄
を含む混合ガスを用いてチタン膜３、アルミ−銅合金膜
４および窒化チタン膜５をエッチングし、金属配線のパ
ターニングを行った（不図示）。微細化配線部の配線間
隔は約０．３μｍとし、大面積配線部の幅（図中右の配
線幅）は５００μｍ程度とした。

【００５５】その後、実施例１と同様にして、ＨＳＧ膜
の塗布・熱処理、ＢＰＳＧからなる第二の膜８’の形
成、ＣＭＰによる平坦化を行った。この状態を図１１に
示す。

【００５６】つづいてフォトレジスト９を形成した後、
ドライエッチングを行い、ビアホール１１を形成した
（図１２）。エッチングには、ＨＢｒ、Ｃｌ₂、Ｏ₂を含
む混合ガスを用いた。ここで、ビアホールを形成する直
前の状態は図１１のようになっている。金属配線を構成
するアルミ−銅合金膜４の上部には多結晶シリコンから
なる第一の膜６’が形成され、ＳＯＧ膜１０の上部には
ＢＰＳＧからなる第二の膜８’が形成されている。すな
わち、図中左側の微細配線部（ボーダーレス配線部）に
おいては、ビアホールを形成する部分にのみ多結晶シリ
コンが埋め込まれた形態となっている。上記エッチング
ガスを用いた場合、多結晶シリコンのエッチングレート
はＢＰＳＧよりも格段に高いため、図１２においてフォ
トレジスト９の目合わせずれが生じても、微細配線部の
ビアホールをセルフアラインに形成できる。

【００５７】このように微細配線部のビアホールをセル
フアラインに形成できるため、以下の効果も得られる。
層間絶縁膜を単一材料で形成した場合、フォトレジスト
の目合わせずれにより、微細金属配線の側面にスリット
が発生する場合があった。例えば図１９に示す従来技術
では、図中右に位置する大面積配線部のビアホール底部
ＳＯＧ膜１０を除去するためにオーバーエッチを行う
と、図中左の微細金属配線の側面にスリットが発生す
る。また、実施例１の製造方法においては、ビアホール
底部にＳＯＧ膜１０が残存しないためオーバーエッチン
グ時間を短くすることができ、このような問題はあまり
生じないが、エッチング条件やＳＯＧ膜の熱処理条件等
によっては浅いスリットが発生する場合もある（図１
５）。この点、本実施例の方法によれば、第二の膜８’
の構成材料のシリコン酸化膜が第一の膜６’の構成材料
の多結晶シリコン膜よりもエッチングレートが低く、高
い選択比が得られるため、図１２のようにビアホール内
で第二の膜８’がほとんどエッチングを受けず残存す
る。これにより、オーバーエッチング時の微細金属配線
側面（アルミ−銅合金膜４）のＳＯＧ膜１０のエッチン
グの進行を防止することができる。図では配線間におい
てＳＯＧ膜１０がアルミ−銅合金膜４よりも厚く塗布さ
れているが、アルミ−銅合金膜４よりも薄く塗布すれ
ば、さらにエッチング防止効果が大きくなる。またこの
ようにした場合、ビアホール側面のＳＯＧ膜１０露出部
をさらに低減でき、ガス発生を抑え、ホールの埋め込み
不良をより効果的に防止できる。

【００５８】その後、酸素含有雰囲気下で熱処理を行
い、多結晶シリコンをシリコン酸化膜に変換した。次
に、全面にバリアメタル層形成後、タングステン膜を堆
積し、エッチバックを行うことによりビアホール内にの
みタングステン膜を埋め込んだ状態とした（不図示）。
さらにその上層にアルミニウム−銅合金膜などからなる
金属膜を形成した後、フォトリソグラフィー技術及びド
ライエッチング技術を用いて上層配線（不図示）を形成
することにより、２層配線構造を有する半導体装置を完
成した。作製された半導体装置のビアの導通は大面積の
金属配線上および微細面積の金属配線上ともに良好であ
り、またクラックの発生も認められなかった。

【００５９】（実施例３）第一の層間絶縁膜６をシリコ
ン酸化膜、第二の層間絶縁膜８をシリコン酸窒化膜とし
たこと以外は実施例１と同様にして、２層配線構造を有
する半導体装置を完成した。ボーダーレス配線を形成す
る際、シリコン酸化膜とシリコン酸窒化膜のエッチング
速度の相違により、ビアホールを金属配線上部にセルフ
アラインに形成することができた。作製された半導体装
置のビアの導通は大面積の金属配線上および微細面積の
金属配線上ともに良好であり、またクラックの発生も認
められなかった。

【００６０】（実施例４）実施例１とほぼ同様の工程に
より、２層配線構造を有する半導体装置を完成した。実
施例１の工程と異なる点は、第一の層間絶縁膜６をシリ
コン酸窒化膜、第二の層間絶縁膜８をシリコン酸化膜と
した点、図３の工程の第一の層間絶縁膜６のエッチング
におけるエッチングガスを変更した点、および、ビアホ
ールをウエットエッチングにより形成した点である。第
一の層間絶縁膜６のエッチングガスは、ＣＨＦ₃Ｏ₂を含
む混合ガスとした。また、ビアホールは、リン酸による
ウエットエッチングにより形成した。このとき、温度は
約１２０℃とした。

【００６１】本実施例の方法により、ボーダーレス配線
を形成する際ビアホールを金属配線上部にセルフアライ
ンに形成することができた。ビアホール形成のためのエ
ッチングにおいて、シリコン酸化膜とシリコン酸窒化膜
のエッチング速度が大きく相違するからである。作製さ
れた半導体装置のビアの導通は大面積の金属配線上およ
び微細面積の金属配線上ともに良好であり、またクラッ
クの発生も認められなかった。

【００６２】なお、上記の各実施例では２層構造の例の
みを示したが、３層以上の多層構造にも適用できること
はいうまでもない。

【００６３】

【発明の効果】以上説明したように本発明によれば、金
属配線上に第一の層間絶縁膜を形成した後にＳＯＧ膜を
塗布するため、以下の効果が得られる。

【００６４】第一の効果は、ビアホール底部におけるＳ
ＯＧ膜の残存を防止し、良好な導電性のビアホールが得
られることである。これは、ビアホールを形成する直前
の段階で金属配線上のＳＯＧ膜はすでに除去されている
ためである。

【００６５】第二の効果は、金属配線側面のスリットの
発生を防止し、ポイズンドビアの発生を効果的に防止で
きることである。これは、ビアホールを形成する直前の
段階で金属配線上のＳＯＧ膜はすでに除去されているた
め、オーバーエッチング時間を短くすることができるこ
とによる。また、ビアホール内壁におけるＳＯＧ膜の露
出面積が小さいことによる。

【００６６】第三の効果は、ＳＯＧ膜のクラックの発生
を防止できることである。これは、本発明の製造方法に
よれば、ＳＯＧ膜の厚膜部を形成しなくてすむためであ
る。

【００６７】さらに、第一の層間絶縁膜および第二の層
間絶縁膜の材料を適切に選択することにより、ビアホー
ルをセルフアラインに形成できるという第四の効果が得
られる。これは、上記材料を適切に選択することによ
り、ホール形成領域の構成材料とそれ以外の領域の構成
材料との間で高いエッチング選択比を得ることができる
からである。この効果は、特に、ホール径と金属配線幅
が同等の、いわゆるボーダーレス配線を形成する場合に
おいて顕著となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法を説明するため
の工程断面図である。

【図２】本発明の半導体装置の製造方法を説明するため
の工程断面図である。

【図３】本発明の半導体装置の製造方法を説明するため
の工程断面図である。

【図４】本発明の半導体装置の製造方法を説明するため
の工程断面図である。

【図５】本発明の半導体装置の製造方法を説明するため
の工程断面図である。

【図６】本発明の半導体装置の製造方法を説明するため
の工程断面図である。

【図７】本発明の半導体装置の製造方法を説明するため
の工程断面図である。

【図８】本発明の半導体装置の製造方法を説明するため
の工程断面図である。

【図９】本発明の半導体装置の製造方法を説明するため
の工程断面図である。

【図１０】本発明の半導体装置の製造方法を説明するた
めの工程断面図である。

【図１１】本発明の半導体装置の製造方法を説明するた
めの工程断面図である。

【図１２】本発明の半導体装置の製造方法を説明するた
めの工程断面図である。

【図１３】本発明の半導体装置の製造方法を説明するた
めの工程断面図である。

【図１４】本発明の半導体装置の製造方法を説明するた
めの工程断面図である。

【図１５】本発明の半導体装置の製造方法を説明するた
めの工程断面図である。

【図１６】従来の半導体装置の製造方法を説明するため
の工程断面図である。

【図１７】従来の半導体装置の製造方法を説明するため
の工程断面図である。

【図１８】従来の半導体装置の製造方法を説明するため
の工程断面図である。

【図１９】従来の半導体装置の製造方法を説明するため
の工程断面図である。

【符号の説明】

１シリコン基板２下地絶縁膜３チタン膜４アルミ−銅合金膜５窒化チタン膜６第一の層間絶縁膜６’ 第一の膜７フォトレジスト８第二の層間絶縁膜８’ 第二の膜９フォトレジスト１０ＳＯＧ膜１１ビアホール１２タングステン膜１３上層配線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 AA04 AA11 AA13 AA23 AA25 AA28 AA29 AA62 AA64 AA65 BA12 BA15 BA25 BA38 DA05 DA06 DA08 DA15 DA35 DA36 DA38 EA03 EA06 EA21 EA22 EA25 EA27 EA28 EA29 EA33 FA03 5F058 BA04 BA20 BB05 BB06 BC20 BD01 BD03 BD09 BD19 BF07 BF46 BF54 BF60 BF80 BH20 BJ02 BJ05

Claims

【特許請求の範囲】

【請求項１】（Ａ）半導体基板上に、金属膜および第
一の層間絶縁膜をこの順で形成する工程と、（Ｂ）前記
第一の層間絶縁膜および前記金属膜をエッチングにより
パターニングして、前記金属膜からなる金属配線を形成
する工程と、（Ｃ）全面にＳＯＧ膜および第二の層間絶
縁膜をこの順で形成する工程と、（Ｄ）少なくとも第一
の層間絶縁膜上に形成された前記ＳＯＧ膜と、前記第二
の層間絶縁膜の一部とを除去する工程と、（Ｅ）前記第
一の層間絶縁膜をエッチングして、前記金属配線に達す
る複数のビアホールを形成する工程とを有することを特
徴とする半導体装置の製造方法。
【請求項２】（Ｄ）の工程において、少なくとも第一
の層間絶縁膜上に形成された前記ＳＯＧ膜と、前記第二
の層間絶縁膜とを化学的機械的研磨により除去すること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】前記第一の層間絶縁膜と前記第二の層間
絶縁膜とが、いずれも、シリコン酸化膜またはシリコン
窒化膜であることを特徴とする請求項１または２に記載
の半導体装置の製造方法。
【請求項４】前記第一の層間絶縁膜および前記第二の
層間絶縁膜のうち、一方がシリコン酸窒化膜であって他
方がシリコン酸化膜であることを特徴とする請求項１ま
たは２に記載の半導体装置の製造方法。
【請求項５】前記ＳＯＧ膜がＨＳＱ膜であることを特
徴とする請求項１乃至４いずれかに記載の半導体装置の
製造方法。
【請求項６】（Ｃ）の工程で、前記ＨＳＱ膜形成後、
酸素および水を除去した雰囲気下で熱処理を行い、次い
で前記第二の層間絶縁膜を形成することを特徴とする請
求項５に記載の半導体装置の製造方法。
【請求項７】前記熱処理の温度が３５０〜５００℃で
あることを特徴とする請求項６に記載の半導体装置の製
造方法。
【請求項８】前記ＳＯＧ膜が有機ＳＯＧ膜であること
を特徴とする請求項１乃至４いずれかに記載の半導体装
置の製造方法。
【請求項９】前記複数のビアホールの少なくとも一部
を、該ビアホールと接続される前記金属配線の幅と略等
しい径とすることを特徴とする請求項１乃至８いずれか
に記載の半導体装置の製造方法。
【請求項１０】（Ａ）半導体基板上に、金属膜および
第一の膜をこの順で形成する工程と、（Ｂ）前記第一の
膜および前記金属膜をエッチングによりパターニングし
て、前記金属膜からなる金属配線を形成する工程と、
（Ｃ）全面にＳＯＧ膜および第二の膜をこの順で形成す
る工程と、（Ｄ）少なくとも第一の膜上に形成された前
記ＳＯＧ膜と、前記第二の膜の一部とを除去する工程
と、（Ｅ）前記第一の膜をエッチングして、前記金属配
線に達する複数のビアホールを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項１１】前記第一の膜および前記第二の膜のう
ち、一方が多結晶シリコン膜であって、他方がシリコン
酸化膜またはシリコン窒化膜であることを特徴とする請
求項１０に記載の半導体装置の製造方法。
【請求項１２】（Ｅ）の工程の後、前記多結晶シリコ
ン膜を酸化シリコン膜に変換する工程を有することを特
徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】（Ｅ）の工程の後、前記多結晶シリコ
ン膜を熱酸化により酸化シリコン膜に変換する工程を有
することを特徴とする請求項１１に記載の半導体装置の
製造方法。
【請求項１４】前記ＳＯＧ膜がＨＳＱ膜であることを
特徴とする請求項１０乃至１３いずれかに記載の半導体
装置の製造方法。
【請求項１５】（Ｃ）の工程で、前記ＨＳＱ膜を形成
した後、酸素および水を除去した雰囲気下で熱処理を行
い、次いで前記第二の膜を形成することを特徴とする請
求項１４に記載の半導体装置の製造方法。
【請求項１６】前記熱処理の温度が３５０〜５００℃
であることを特徴とする請求項１５に記載の半導体装置
の製造方法。
【請求項１７】前記ＳＯＧ膜が有機ＳＯＧ膜であるこ
とを特徴とする請求項１０乃至１３いずれかに記載の半
導体装置の製造方法。
【請求項１８】前記複数のビアホールの少なくとも一
部を、該ビアホールと接続される前記金属配線の幅と略
等しい径とすることを特徴とする請求項１０乃至１７い
ずれかに記載の半導体装置の製造方法。