KR20210011064A - 잔류물 제거 - Google Patents

잔류물 제거 Download PDF

Info

Publication number
KR20210011064A
KR20210011064A KR1020217001546A KR20217001546A KR20210011064A KR 20210011064 A KR20210011064 A KR 20210011064A KR 1020217001546 A KR1020217001546 A KR 1020217001546A KR 20217001546 A KR20217001546 A KR 20217001546A KR 20210011064 A KR20210011064 A KR 20210011064A
Authority
KR
South Korea
Prior art keywords
substrate
residues
removing residues
metal
oxide
Prior art date
Application number
KR1020217001546A
Other languages
English (en)
Other versions
KR102569758B1 (ko
Inventor
종 문 김
비아오 리우
쳉 판
에리카 첸
첸차우 잉
스리니바스 디. 네마니
엘리 이에
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Priority to KR1020237028086A priority Critical patent/KR20230127359A/ko
Publication of KR20210011064A publication Critical patent/KR20210011064A/ko
Application granted granted Critical
Publication of KR102569758B1 publication Critical patent/KR102569758B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02096—Cleaning only mechanical cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02192—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing at least one rare earth metal element, e.g. oxides of lanthanides, scandium or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • ing And Chemical Polishing (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

선택적 증착 프로세스 후에 잔류물들을 제거하기 위한 방법들이 제공된다. 일 실시예에서, 방법은 기판의 제1 위치에서 금속 함유 유전체 물질을 형성하기 위해 선택적 증착 프로세스를 수행하는 단계, 및 기판의 제2 위치로부터 잔류물들을 제거하기 위해 잔류물 제거 프로세스를 수행하는 단계를 포함한다.

Description

잔류물 제거
실시예들은 일반적으로, 반도체 기판의 특정 위치들 상에서 결함들을 기판으로부터 제거하기 위한 방법들에 관한 것이다. 더 구체적으로, 실시예들은, 국부화된 부동태화 증착(passivation deposition)을 활용하는 선택적 증착 프로세스에 의해, 상이한 물질들을 갖는 기판 상에, 기판의 상이한 위치들에, 원하는 물질들을 선택적으로 형성하기 위한 방법들에 관한 것이다.
1/2 미만 미크론 및 더 작은 피쳐들을 신뢰성 있게 제조하는 것은, 반도체 디바이스들의 차세대 초대규모 집적회로(VLSI) 및 극초대규모 집적회로(ULSI)에 대한 핵심 기술 난제들 중 하나이다. 그러나, 회로 기술의 한계들이 압박받으면서, VLSI 및 ULSI 기술의 축소하는 치수들은 처리 능력들에 대한 추가적인 요구들을 해왔다. 기판 상의 게이트 구조들의 신뢰성 있는 형성은 VLSI 및 ULSI의 성공, 및 개별 기판들 및 다이의 회로 밀도 및 품질을 향상시키려는 지속적인 노력에 중요하다.
반도체 디바이스들을 형성하는 데에 사용되는 구조들의 기하형상 한계들이 기술 한계들에 대해 압박받기 때문에, 작은 임계 치수들 및 고 종횡비들을 갖는 구조들 및 상이한 물질들을 갖는 구조들의 제조를 위해, 원하는 물질들로 정확히 형성하는 것에 대한 요구를 만족시키기가 점점 더 어려워지고 있다. 선택적 증착을 위한 종래의 방법들은, 기판 물질과 상이한 물질로 만들어진 기판 상의 평면 표면의 특정 위치들 상에만 물질 층을 국부적으로 형성하도록 수행될 수 있다. 그러나, 구조들의 기하형상 한계들이 계속 압박받기 때문에, 선택적 증착 프로세스는 지정된 작은 치수들로 기판 상에 효율적으로 국한되고 형성되지 않을 수 있으며, 그 결과 기판의 원치 않는 위치들 상에 원치 않는 물질들이 형성되는 것을 초래한다. 또한, 일부 잔류 물질들은, 증착 프로세스의 선택도가 충분히 높지 않을 때, 원치 않는 위치들 상에 종종 형성된다. 그러한 잔류 물질들은 원치 않는 위치들 상에 남아 있고, 기판 상의 디바이스 구조들을 오염시킬 수 있고, 디바이스의 전기적 성능을 하락시키고 결국 디바이스 고장으로 이어질 수 있다.
따라서, 반도체 칩들 또는 다른 반도체 디바이스들의 첨단 세대에 적합한 선택적 증착 프로세스 이후 잔류물들을 제거하기 위한 개선된 방법들이 필요하다.
본 개시내용의 실시예들은 반도체 응용들에서 기판 상의 원치 않는 위치들로부터 잔류물들을 제거하기 위한 방법들을 제공한다. 일 실시예에서, 방법은 기판의 제1 위치에서 금속 함유 유전체 물질을 형성하기 위해 선택적 증착 프로세스를 수행하는 단계, 및 기판의 제2 위치로부터 잔류물들을 제거하기 위해 잔류물 제거 프로세스를 수행하는 단계를 포함한다.
다른 예에서, 기판으로부터 잔류물들을 제거하기 위한 방법은 기판 상의 금속 물질 상에 금속 함유 유전체 물질을 형성하기 위해 선택적 증착 프로세스를 수행하고 기판 상의 유전체 물질 상에 잔류물들을 남기는 단계 ― 금속 함유 유전체 물질은 12 초과의 유전 상수를 갖는 고유전 상수 물질임 ―, 및 기판으로부터 잔류물들을 제거하기 위해 잔류물 제거 프로세스를 수행하는 단계를 포함한다.
또 다른 예에서, 기판으로부터 잔류물들을 제거하기 위한 방법은 기판 상의 금속 물질 상에 금속 함유 유전체 물질을 형성하기 위해 원자 층 증착 프로세스에 의해 선택적 증착 프로세스를 수행하고 기판 상의 유전체 물질 상에 잔류물들을 남기는 단계, 및 기판으로부터 잔류물들을 제거하기 위해 잔류물 제거 프로세스를 수행하는 단계를 포함하고, 잔류물은 30 nm 미만의, 그러나 2 nm 초과의 직경을 갖는다.
본 개시내용의 위에서 언급된 특징들이 달성되고 상세히 이해될 수 있도록, 위에 간략히 요약된 본 개시내용의 더 구체적인 설명이, 첨부 도면들에 예시되는, 본 개시내용의 실시예들을 참조하여 이루어질 수 있다.
도 1은 본 개시내용의 하나 이상의 실시예에 따른 식각 프로세스를 수행하도록 구성된 처리 챔버의 개략적인 단면도이고;
도 2는 화학적 기계적 연마(CMP) 프로세스를 수행하도록 구성된 연마 시스템의 개략적인 단면도이고;
도 3은 본 개시내용의 하나 이상의 실시예에 따른 잔류물 제거 프로세스를 수행하기 위한 방법의 흐름도이고;
도 4a-4c는 도 3의 패터닝 프로세스 동안의 기판의 단면도를 예시하고;
도 5는 도 3의 패터닝 프로세스 동안의 기판의 단면도를 도시한다.
이해를 용이하게 하기 위해, 가능한 경우, 도면들에 공통된 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 사용되었다. 일 실시예의 요소들 및 특징들이 추가의 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있기 때문에, 첨부 도면들은 본 개시내용의 예시적인 실시예들만을 예시하고 그러므로 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
기판으로부터 잔류물들을 제거하기 위한 방법들이 제공된다. 방법들은 선택적 증착 프로세스로부터의 잔류물들을 제거하기 위해 선택적 증착 프로세스 후에 화학적 기계적 연마 프로세스를 활용한다. 대안적으로, 방법들은, 원하는 위치들 상에 형성된 물질들을 손상시키거나 제거하지 않고 기판의 원치 않는 위치들로부터 잔류물들을 선택적으로 제거할 수 있는 식각 프로세스를 활용한다. 잔류물들의 제거 후에, 추가적인 화학적 기계적 연마 프로세스가 필요에 따라 기판으로부터 잔류물들을, 만약 있다면, 제거하기 위해 선택적으로 수행될 수 있다.
본원에서 사용되는 바와 같은 "기판"이라는 용어는 후속 처리 작동들을 위한 기초로서 역할하는 물질의 층을 지칭하고, 세정될 표면을 포함한다. 예를 들어, 기판은 규소 함유 물질, IV 족 또는 Ⅲ-Ⅴ 족 함유 화합물들, 예컨대 Si, 폴리실리콘, 비정질 규소, Ge, SiGe, GaAs, InP, InAs, GaAs, GaP, InGaAs, InGaAsP, GaSb, InSb 등, 또는 이들의 조합들을 함유하는 하나 이상의 물질을 포함할 수 있다. 또한, 기판은 유전체 물질들, 예컨대, 이산화규소, 유기실리케이트들, 및 탄소 도핑된 산화규소들을 또한 포함할 수 있다. 기판은 또한, 하나 이상의 전도성 금속, 예컨대, 니켈, 티타늄, 백금, 몰리브데넘, 레늄, 오스뮴, 크로뮴, 철, 알루미늄, 구리, 텅스텐, 또는 이들의 조합들을 포함할 수 있다. 또한, 기판은 응용에 따라, 임의의 다른 물질들, 예컨대, 금속 질화물들, 금속 산화물들, 및 금속 합금들을 포함할 수 있다. 하나 이상의 실시예에서, 기판은, 상부에 후속하여 형성되는 상호연결 피쳐, 예컨대, 플러그, 비아, 콘택, 라인 및 와이어, 또는 반도체 디바이스들에서 활용되는 적합한 구조들과의 연결을 용이하게 하기 위해, 콘택 구조, 금속 실리사이드 층, 또는 게이트 유전체 층 및 게이트 전극 층을 포함하는 게이트 구조를 형성할 수 있다.
더욱이, 기판은 임의의 특정 크기 또는 형상으로 제한되지 않는다. 기판은 200 mm 직경, 300 mm 직경, 450 mm 직경 또는 다른 직경들을 갖는 둥근 웨이퍼일 수 있다. 기판은 또한, 임의의 다각형, 정사각형, 직사각형, 곡선형 또는 다른 방식의 비-원형 작업물, 예컨대, 평판 디스플레이들의 제조에 사용되는 다각형 유리, 플라스틱 기판일 수 있다.
도 1은 처리 챔버(100)에서 기판으로부터 잔류물들을 식각하기에 적합한 예시적인 처리 챔버(100)에 대한 단순화된 단면도이다. 예시적인 처리 챔버(100)는 패터닝 프로세스를 수행하기에 적합하다. 본 개시내용으로부터 이익을 취하도록 적응될 수 있는 처리 챔버(100)의 일 예는 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 입수가능한 센트리스® 심3™(CENTRIS® Sym3™) 식각 처리 챔버이다. 다른 제조사들로부터의 것들을 포함하는 다른 프로세스 챔버들이 본 개시내용의 실시예들을 실시하도록 적응될 수 있다는 것이 고려된다.
플라즈마 처리 챔버(100)는 내부에 한정된 챔버 용적(101)을 갖는 챔버 몸체(105)를 포함한다. 챔버 몸체(105)는 접지(126)에 결합된 측벽들(112) 및 바닥(118)을 갖는다. 측벽들(112)은 측벽들(112)을 보호하고 플라즈마 처리 챔버(100)의 유지보수 주기들 사이의 시간을 연장하기 위해 라이너(115)를 갖는다. 플라즈마 처리 챔버(100)의 챔버 몸체(105) 및 관련 구성요소들의 치수들은 제한되지 않으며, 일반적으로, 내부에서 처리될 기판(210)의 크기보다 비례적으로 더 크다. 기판 크기들의 예들은, 특히, 200 mm 직경, 250 mm 직경, 300 mm 직경, 및 450 mm 직경을 포함한다.
챔버 몸체(105)는 챔버 용적(101)을 에워싸기 위한 챔버 덮개 조립체(110)를 지지한다. 챔버 몸체(105)는 알루미늄 또는 다른 적합한 물질들로 제조될 수 있다. 기판 접근 포트(113)가, 플라즈마 처리 챔버(100) 안팎으로의 기판(210)의 이송을 용이하게 하기 위해, 챔버 몸체(105)의 측벽(112)을 통해 형성된다. 접근 포트(113)는 기판 처리 시스템(도시되지 않음)의 이송 챔버 및/또는 다른 챔버들에 결합될 수 있다.
펌핑 포트(145)는 챔버 몸체(105)의 측벽(112)을 통해 형성되고, 챔버 용적(101)에 연결된다. 펌핑 디바이스(도시되지 않음)는, 챔버 용적(101)을 배기하고 내부의 압력을 제어하기 위해 펌핑 포트(145)를 통해 챔버 용적(101)에 결합된다. 펌핑 디바이스는 하나 이상의 펌프 및 스로틀 밸브를 포함할 수 있다.
가스 패널(160)은 챔버 용적(101) 내에 프로세스 가스들을 공급하기 위해 가스 라인(167)에 의해 챔버 몸체(105)에 결합된다. 가스 패널(160)은 하나 이상의 프로세스 가스 공급원(161, 162, 163, 164)을 포함할 수 있고, 요구된다면, 불활성 가스들, 비반응성 가스들, 및 반응성 가스들을 추가적으로 포함할 수 있다. 가스 패널(160)에 의해 제공될 수 있는 프로세스 가스들의 예들은, 메탄(CH4)을 포함하는 탄화수소 함유 가스, 6불화황(SF6), 4불화탄소(CF4), 브로민화수소(HBr), 탄화수소 함유 가스, 아르곤 가스(Ar), 염소(Cl2), 질소(N2), 헬륨(He) 및 산소 가스(O2)를 포함하지만 이에 제한되지 않는다. 추가적으로, 프로세스 가스들은 염소, 플루오린, 산소 및 수소 함유 가스들, 예컨대, 특히, BCl3, C2F4, C4F8, C4F6, CHF3, CH2F2, CH3F, NF3, CO2, SO2, CO, 및 H2를 포함할 수 있다.
밸브들(166)은 가스 패널(160)의 공급원들(161, 162, 163, 164)로부터의 프로세스 가스들의 유동을 제어하고, 제어기(165)에 의해 관리된다. 가스 패널(160)로부터 챔버 몸체(105)에 공급되는 가스들의 유동은 가스들의 조합들을 포함할 수 있다.
덮개 조립체(110)는 노즐(114)을 포함할 수 있다. 노즐(114)은 프로세스 가스들을 가스 패널(160)의 공급원들(161, 162, 164, 163)로부터 챔버 용적(101) 내로 도입하기 위한 하나 이상의 포트를 갖는다. 프로세스 가스들이 플라즈마 처리 챔버(100) 내로 도입된 후, 가스들은 플라즈마를 형성하도록 에너지를 공급받는다. 안테나(148), 예컨대, 하나 이상의 인덕터 코일이 플라즈마 처리 챔버(100)에 인접하여 제공될 수 있다. 플라즈마 처리 챔버(100)의 챔버 용적(101)의 프로세스 가스로부터 형성되는 플라즈마를 유지하기 위해 에너지, 예컨대, RF 에너지를 프로세스 가스에 유도성 결합시키기 위해서, 안테나 전력 공급부(142)는 정합 회로(141)를 통해 안테나(148)에 전력을 공급할 수 있다. 안테나 전력 공급부(142)에 대안적으로, 또는 추가적으로, 챔버 용적(101) 내의 플라즈마를 유지하기 위해 RF 전력을 프로세스 가스들에 용량성 결합시키기 위해서, 기판(210) 아래 및/또는 기판(210) 위의 프로세스 전극들이 사용될 수 있다. 전력 공급부(142)의 작동은 제어기, 예컨대, 제어기(165)에 의해 제어될 수 있으며, 제어기는 또한, 플라즈마 처리 챔버(100)의 다른 구성요소들의 작동을 제어한다.
기판 지지 페디스털(135)은 처리 동안 기판(210)을 지지하기 위해 챔버 용적(101)에 배치된다. 기판 지지 페디스털(135)은 처리 동안 기판(301)을 유지하기 위한 정전 척(122)을 포함할 수 있다. 정전 척(ESC)(122)은 기판(210)을 기판 지지 페디스털(135)에 유지하기 위해 정전기 인력을 사용한다. ESC(122)는 정합 회로(124)와 통합된 RF 전력 공급부(125)에 의해 전력을 공급받는다. ESC(122)는 유전체 몸체 내에 내장된 전극(121)을 포함한다. 전극(121)은 RF 전력 공급부(125)에 결합되고, 바이어스를 제공하며, 바이어스는 챔버 용적(101)의 프로세스 가스들에 의해 형성되는 플라즈마 이온들을 ESC(122) 및 ESC 상에 위치된 기판(210)으로 끌어당긴다. RF 전력 공급부(125)는 기판(210)의 처리 동안 켜짐 및 꺼짐 주기를 돌거나 펄싱할 수 있다. ESC(122)는 ESC(122)의 유지보수 수명 주기를 연장시키기 위해, ESC(122)의 측벽을 플라즈마에 대해 인력을 덜 갖게 할 목적으로 아이솔레이터(128)를 갖는다. 추가적으로, 기판 지지 페디스털(135)은 기판 지지 페디스털(135)의 측벽들을 플라즈마 가스들로부터 보호하고 플라즈마 처리 챔버(100)의 유지보수 사이의 시간을 연장시키기 위해, 캐소드 라이너(136)를 가질 수 있다.
또한, 전극(121)은 전원(150)에 결합된다. 전원(150)은 약 200 볼트 내지 약 2000 볼트의 척킹 전압을 전극(121)에 제공한다. 전원(150)은 또한, 기판(210)을 척킹하고 척킹해제하기 위해 전극(121)에 DC 전류를 보냄으로써 전극(121)의 작동을 제어하기 위한 시스템 제어기를 포함할 수 있다.
ESC(122)는 기판을 가열하기 위해 ESC에 배치되고 전원(도시되지 않음)에 연결된 가열기들을 포함할 수 있는 한편, ESC(122)를 지지하는 냉각 베이스(129)는 ESC(122) 및 ESC 상에 배치된 기판(210)의 온도를 유지하기 위해 열 전달 유체를 순환시키기 위한 도관들을 포함할 수 있다. ESC(122)는 기판(210) 상에 제조되는 디바이스의 열 예산에 의해 요구되는 온도 범위에서 수행되도록 구성된다. 예를 들어, 특정 실시예들의 경우, ESC(122)는 기판(210)을 섭씨 약 25 도 내지 섭씨 약 500 도의 온도로 유지하도록 구성될 수 있다.
냉각 베이스(129)는 기판(210)의 온도를 제어하는 것을 보조하도록 제공된다. 프로세스 드리프트 및 시간을 경감시키기 위해, 기판(210)이 세정 챔버에 있는 시간 전체에 걸쳐, 기판(210)의 온도는 냉각 베이스(129)에 의해 실질적으로 일정하게 유지될 수 있다. 일 실시예에서, 기판(210)의 온도는 후속 세정 프로세스들 전체에 걸쳐 섭씨 약 30 내지 120 도로 유지된다.
커버 링(130)은 ESC(122) 상에, 그리고 기판 지지 페디스털(135)의 둘레를 따라 배치된다. 커버 링(130)은 식각 가스들을 기판(210)의 노출된 최상부 표면의 원하는 부분에 국한시키는 한편, 기판 지지 페디스털(135)의 최상부 표면을 플라즈마 처리 챔버(100) 내부의 플라즈마 환경으로부터 차폐하도록 구성된다. 이송 로봇(도시되지 않음) 또는 다른 적합한 이송 메커니즘에 의한 기판(210)으로의 접근을 용이하게 하기 위해, 기판 지지 페디스털(135) 위로 기판(210)을 들어 올리기 위해 리프트 핀들(도시되지 않음)이 기판 지지 페디스털(135)을 통해 선택적으로 이동된다.
제어기(165)는 프로세스 순서를 제어하고, 가스 패널(160)로부터 플라즈마 처리 챔버(100) 내로의 가스 유동들 및 다른 프로세스 파라미터들을 조절하는 데 활용될 수 있다. 소프트웨어 루틴들은, CPU에 의해 실행될 때, 프로세스들이 본 개시내용에 따라 수행되도록, CPU를 플라즈마 처리 챔버(100)를 제어하는 특정 목적 컴퓨터(제어기)로 변환한다. 소프트웨어 루틴들은 또한, 플라즈마 처리 챔버(100)와 병치되는 제2 제어기(도시되지 않음)에 의해 저장되고/거나 실행될 수 있다.
도 2는 예시적인 연마 시스템(200)의 개략적인 단면도이다. 전형적으로, 연마 패드(205)는 연마 패드(205)와 플래튼(202) 사이에 배치된 접착제, 예컨대, 감압성 접착제를 사용하여 연마 시스템(200)의 플래튼(202)에 고정된다. 플래튼(202) 및 플래튼 상에 장착된 연마 패드(205)를 마주보는 기판 캐리어(208)는, 연마될 기판(210)을 연마 패드(205)의 연마 표면에 대해 압박하는 동안 기판(210)의 상이한 영역들에 대하여 상이한 압력들을 부과하도록 구성된 가요성 다이어프램(211)을 포함한다. 기판 캐리어(208)는 기판(210)을 둘러싸는 캐리어 링(209)을 포함한다. 연마 동안, 캐리어 링(209)에 대한 하방력이 캐리어 링(209)을 연마 패드(205)에 대해 압박하고 이로써, 기판(210)이 기판 캐리어(208)로부터 미끄러지는 것을 방지한다. 기판 캐리어(208)가 캐리어 축(214)을 중심으로 회전하는 동안, 가요성 다이어프램(211)은 기판(210)의 연마될 표면을 연마 패드(205)의 연마 표면에 대해 압박한다. 플래튼(202)이 기판 캐리어(208)의 회전 방향과 반대되는 회전 방향으로 플래튼 축(204)을 중심으로 회전하는 동안, 기판 캐리어(208)는, 부분적으로, 연마 패드(205)의 불균일한 마모를 감소시키기 위해, 플래튼(202)의 중심 영역으로부터 플래튼(202)의 외경까지 앞뒤로 스위핑한다. 본원에서, 플래튼(202) 및 연마 패드(205)는 기판(210)의 연마될 표면적보다 더 큰 표면적을 갖지만, 일부 연마 시스템들에서, 연마 패드(205)는 기판(210)의 연마될 표면적보다 더 작은 표면적을 갖는다. 종료점 검출(EPD) 시스템(230)은 플래튼 개구부(222)를 통해, 그리고 추가로, 플래튼 개구부(222) 위에 배치된, 연마 패드(205)의 광학적으로 투명한 윈도우 피쳐(206)를 통해 기판(210) 쪽으로 광을 지향시킨다.
연마 동안, 유체(216)는 플래튼(202) 위에 위치된 유체 분배기(218)를 통해 연마 패드(205)에 도입된다. 전형적으로, 유체(216)는 연마 유체(연마 유체로서 또는 연마 물질의 일부로서 물을 포함함), 연마 슬러리, 세정 유체, 또는 이들의 조합이다. 일부 실시예들에서, 유체(216)는 연마 패드(205)의 연마재들과 함께 기판(210)의 물질 표면의 화학적 기계적 연마를 가능하게 하기 위해, pH 조정제 및/또는 화학적으로 활성인 성분들, 예컨대, 산화제를 포함하는 연마 유체이다.
도 3은 기판으로부터 잔류물들을 제거하기 위한 방법(300)의 일 예의 흐름도이다. 방법(300)은, 도 4a에 도시된 바와 같이, 상부에 형성된 상호연결 구조(450)를 갖는 기판을 수행함으로써 작동(302)에서 시작한다. 일 예에서, 상호연결 구조(450)는 반도체 디바이스들을 형성하기 위해 백-엔드 또는 프론트-엔드 구조에 활용될 수 있다. 도 4a에 도시된 예에서, 상호연결 구조(450)는 절연 물질(402) 및 계면 층(404)에 형성된 접착 물질(405) 및 캡핑 층(406)을 포함할 수 있다. 상호연결 구조(450)는 반도체 디바이스들을 형성하기 위해 활용되는 프론트-엔드 구조들 또는 게이트 구조들을 포함하는 임의의 구조들일 수 있다는 점에 주목한다.
일 예에서, 기판(401)은 결정질 규소(예를 들어, Si<100> 또는 Si<111>), 산화규소, 응력가해진 규소, 규소 게르마늄, 도핑되거나 도핑되지 않은 폴리실리콘, 도핑되거나 도핑되지 않은 규소 웨이퍼들 및 패터닝되거나 패터닝되지 않은 웨이퍼들 절연체상 규소(SOI), 탄소 도핑된 산화규소들, 질화규소, 도핑된 규소, 게르마늄, 비화갈륨, 유리, 사파이어로 구성된 군으로부터 선택된 물질들을 포함할 수 있다. 기판(401)은, 다양한 치수들, 예컨대, 200 mm, 300 mm, 450 mm 또는 다른 직경을 가질 수 있을뿐만 아니라, 직사각형 또는 정사각형 패널일 수 있다. 다르게 언급되지 않는 한, 본원에 설명된 실시예들 및 예들은 200 mm 직경, 300 mm 직경, 또는 450 mm 직경의 기판인 기판들 상에 수행된다. SOI 구조가 기판(401)에 활용되는 실시예에서, 기판(401)은 규소 결정질 기판 상에 배치된 매립된 유전체 층을 포함할 수 있다. 본원에 도시된 실시예에서, 기판(401)은 결정질 규소 기판일 수 있다. 게다가, 기판(401)은 임의의 특정 크기 또는 형상으로 제한되지 않는다. 기판(401)은, 특히, 200 mm 직경, 300 mm 직경 또는 다른 직경들, 예컨대, 450 mm를 갖는 둥근 기판일 수 있다. 기판(401)은 또한, 임의의 다각형, 정사각형, 직사각형, 곡선형 또는 다른 방식의 비-원형 작업물, 예컨대, 평판 디스플레이들의 제조에 사용되는 다각형 유리 기판일 수 있다.
도 4a에 도시된 예는 상호연결 구조(450)가 기판(401) 상에 형성된 것을 보여주지만, 필요에 따라, 상호연결 구조(450)와 기판(401) 사이에 형성된 추가적인 구조들이 존재할 수 있다는 점에 주목한다. 일 예에서, 반도체 디바이스들의 기능들을 가능하게 하기 위해, 프론트-엔드 구조, 예컨대, 게이트 구조 및/또는 콘택 구조가 상호연결 구조(450)와 기판(401) 사이에 형성될 수 있다.
일 예에서, 상호연결 구조(450)에 포함된 절연 물질(402)은 유전체 물질, 예컨대, 산화규소 물질, 규소 함유 물질들, 도핑된 규소 물질들, 저-k 물질, 예컨대, 탄소 함유 물질들일 수 있다. 적합한 탄소 함유 물질들은 비정질 탄소, SiC, SiOC, 도핑된 탄소 물질들 또는 임의의 적합한 물질들을 포함한다. 저-k 절연 유전체 물질의 적합한 예들은 SiO 함유 물질들, SiN 함유 물질들, SiOC 함유 물질들, SiC 함유 물질들, SiOCN 함유 물질들, 탄소계 물질들, 또는 다른 적합한 물질들을 포함한다. 일 예에서, 절연 물질(402)은 SiN 층이다.
절연 물질(402)은 필요에 따라 플라즈마 강화 화학 기상 증착(CVD), 유동성 화학 기상 증착(CVD), 고밀도 플라즈마(HDP) 화학 기상 증착(CVD) 프로세스, 원자 층 증착(ALD), 주기적 층 증착(CLD), 물리 기상 증착(PVD) 등에 의해 형성될 수 있다.
계면 층(404)은, 캡핑 층(406)을 둘러싸는 접착 물질(405)과 함께 캡핑 층(406)에 인접하여 절연 물질(402) 상에 배치된다. 계면 층(404)은 또한, 절연성 물질, 예를 들어, 유전체 물질, 예컨대, 규소 함유 물질이다. 계면 층(404)의 적합한 예들은 SiN, SiON, SiO2, SiOC, SiOCN, SiCN 등을 포함한다. 일 예에서, 계면 층(404)은 SiON 층이다.
절연 물질(402)에 있고 계면 층(404)으로 수직으로 연장되는 접착 물질(405)은 금속 함유 물질, 예컨대, TiN, TaN, WN 등에 의해 형성될 수 있다. 캡핑 층(406)은 금속 물질, 예컨대, 특히, 텅스텐(W), 탄탈럼(Ta), 티타늄(Ti), 구리(Cu), 루테늄(Ru), 니켈(Ni), 코발트(Co), 크로뮴(Cr), 철(Fe), 망가니즈(Mn), 알루미늄(Al), 하프늄(Hf), 바나듐(V), 몰리브데넘(Mo), 팔라듐(Pd), 금(Au), 은(Au), 백금(Pt), 이들의 합금들, 및 이들의 조합들이다. 하나의 특정 예에서, 캡핑 층(406)은 루테늄(Ru), 코발트(Co), 또는 텅스텐(W) 층이다. 하나의 특정 예에서, 캡핑 층(406)은 루테늄(Ru) 층이다.
캡핑 층(406) 및 계면 층(404)은 노출되어, 상부에 형성되는 다른 물질을 수용할 준비가 된다.
작동(304)에서, 기판(401)에 대해 선택적 증착 프로세스가 수행된다. 도 4b에 도시된 바와 같이, 작동(304)에서의 선택적 증착 프로세스는 캡핑 층(406) 상에 금속 함유 유전체 물질(407)을 형성하기 위해 수행된다. 도 4b에 도시된 바와 같이, 선택적 증착 프로세스는 캡핑 층(406) 상에 금속 함유 유전체 물질(407)을 선택적으로 형성하도록 수행된다. 수행되는 선택적 증착 프로세스는 양립가능한 막 품질들 및 특성들을 갖는 금속 함유 유전체 물질(407)을, 절연 물질(402) 상의 계면 층(404)에는 아니고, 캡핑 층(406)으로부터의 물질들에 주로 형성하도록 수행된다. 그 결과, 금속 함유 유전체 물질(407)은, 만약 있다면, 다른 위치들에서의 절연 물질의 일부 표면들을 포함하여, 계면 층(404) 상에 또는 기판(401)에 걸쳐 전역적으로 형성되는 대신에, 캡핑 층(406) 상에 선택적으로 그리고 주로 형성된다.
금속 함유 유전체 물질(407)은 10 초과의 유전 상수를 갖는 고유전 콘택 물질일 수 있다. 금속 함유 유전체 물질(407)의 적합한 예들은 금속 유전체 물질들, 하프늄 함유 산화물(HfOx), AlN, WSiO2, WSi, AlON, TiN, TaN, TiON, TaON, 산화지르코늄(ZrOx), 산화티타늄(TiOx), 산화탄탈럼(TaOx), 산화니오븀(NbOx), 산화철(FeOx), 산화이트륨(YOx), 산화알루미늄(AlOx) 등을 포함한다. 하나의 특정 예에서, 금속 함유 유전체 물질(407)은 하프늄 함유 산화물(HfOx) 또는 Al2O3이다.
일 예에서, 선택적 증착 프로세스는 ALD 프로세스, CVD 프로세스, 또는 임의의 적합한 증착 프로세스일 수 있다. 본원에 도시된 일 예에서, 선택적 증착 프로세스는 원자 층 증착 프로세스(ALD)이다.
일부 경우들에서, 금속 함유 유전체 물질(407)의 일부 잔류물들(408) 및/또는 잔재들은, 원치 않는 위치들 상에, 예컨대, 계면 층(404)의 표면(409) 상에 불리하게 유지될 수 있다. 그러한 잔류물들(408)은 기판 표면을 오염시키고 결국 디바이스 고장으로 이어질 수 있다. 따라서, 대부분의 상황들에서, 금속 함유 유전체 물질(407) 및 잔류물들(408)은 유사하거나 동일한 물질들이다. 일 예에서, 잔류물들(408)이 또한, 10 초과의 유전 상수를 갖는 고유전 콘택 물질이다. 금속 함유 유전체 물질(407)의 적합한 예들은 금속 유전체 물질들, 하프늄 함유 산화물(HfOx), AlN, WSiO2, WSi, AlON, TiN, TaN, TiON, TaON, 산화지르코늄(ZrOx), 산화티타늄(TiOx), 산화탄탈럼(TaOx), 산화니오븀(NbOx), 산화철(FeOx), 산화이트륨(YOx), 산화알루미늄(AlOx) 등을 포함한다. 하나의 특정 예에서, 금속 함유 유전체 물질(407) 및 잔류물들(408)은 양쪽 모두 하프늄 함유 산화물(HfOx) 또는 Al2O3이다.
선택적 작동(306)에서, 도 4c에 도시된 바와 같이, 계면 층(404)의 표면(409)으로부터 잔류물들(408)을 제거하기 위해 CMP 프로세스가 수행될 수 있다. 수행되는 바와 같은 CMP 프로세스는, 인근 금속 함유 유전체 물질(407)을 불리하게 손상시키거나 과잉 연마하지 않고, 계면 층(404)의 표면(409)으로부터 잔류물들(408)을 제거할 수 있다. 기판(401) 상에 남은 잔류물들(408)은 금속 함유 유전체 물질(407)의 결합 구조들과 비교하여, 계면 층(404)의 표면(409)에 대해 비교적 느슨한 결합 구조를 갖는다. 따라서, 비교적 최소의 연마 하방력을 사용함으로써, 금속 함유 유전체 물질(407)로부터 물질을 손상시키거나 연마하지 않고, 기판(401) 상의 잔류물들(408)이 제거될 수 있다.
일 예에서, 잔류물들(408)은 CMP 장치, 예컨대, 도 2에 도시된 연마 시스템(200)에 의해 제거된다. 연마 시스템(200)은 금속 함유 유전체 물질(407)에 대한 과다 금속 제거를 방지하기 위해 비교적 감소된/약한 제거 속도로 화학적 기계적 프로세스를 수행할 수 있고, 따라서, 기판(401)으로부터 잔류물들(408)을 선택적으로 제거할 수 있다.
화학적 기계적 연마 프로세스는 연마 프로세스 동안에 공급되는 특정 유체를 사용하거나 DI수에 의해 기판(401)으로부터 잔류물들(408)을 제거하거나 연마할 수 있다. 화학적 기계적 연마 프로세스 동안, 비교적 연질의 연마 패드, 예컨대, 90% 초과의 탄성을 갖는 패드가 사용될 수 있다. 연마 동안, 선택된 연마 패드가 비교적 연질의 표면을 가지므로, 슬러리 또는 다른 화학적 유체는 필요에 따라 제거될 수 있다. 일 예에서, 화학적 기계적 연마 프로세스 동안 DI수가 활용될 수 있다. 화학적 기계적 연마 프로세스 다음에는 기판 표면의 청결성을 향상시키기 위해 필요에 따라 세정 프로세스가 후속된다.
작동(308)에서는, 작동(306)에서 선택적 CMP 프로세스가 수행되거나 수행되지 않은 상태에서, 도 4c에 도시된 바와 같이 기판(401)으로부터 잔류물들(408)을 제거하기 위해 식각 프로세스가 수행된다. 금속 함유 유전체 물질(407)을 손상시키지 않고 기판(401)으로부터 잔류물들(408)을 선택적으로 제거하기 위해 식각 프로세스가 수행된다. 잔류물들(408)을 주로 그리고 선택적으로 제거하기 위해, 처리 챔버, 예컨대, 도 1의 처리 챔버(100)에서 식각 프로세스가 수행된다.
작동(308)에서의 식각 프로세스는 금속 함유 유전체 물질(407)을 손상시키지 않고 잔류물들(408)을 주로 그리고 선택적으로 제거하기 위해 처리 챔버(100)의 기판(401)에 식각 가스 혼합물을 공급함으로써 수행된다. 일 예에서, 식각 가스 혼합물은 적어도 할로겐 함유 가스를 포함한다. 할로겐 함유 가스의 적합한 예들은 BCl3, Cl2, NF3, CF4, HCl, HBr, Br2, 이들의 조합들 등을 포함한다. 불활성 가스, 예컨대, He 및 Ar이 또한, 식각 가스 혼합물에 공급될 수 있다. 일부 예에서, 캐리어 가스들, 예컨대, N2, O2, CO2, N2O, NO2 등이 또한, 식각 가스 혼합물에 공급될 수 있다. 하나의 특정 예에서, 식각 가스 혼합물은 BCl3, Cl2, 및 Ar 또는 BCl3, NF3, 및 Ar을 포함한다.
잔류물들(408)과 금속 함유 유전체 물질(407) 사이의 상이한 기하학적 구성들은 작동(308)에서 식각 프로세스 동안 상이한 식각 메커니즘들 및 거동을 제공하는 것으로 여겨진다. 따라서, 기판 상에 상이한 기하학적 구성들을 갖는 구조들을 활용함으로써, 선택적 식각 프로세스가 획득될 수 있다. 잔류물들(408)과 금속 함유 유전체 물질(407) 사이의 상이한 기하학적 구성들은 상이한 양의 식각 종들이 각각 잔류물들(408) 및 금속 함유 유전체 물질(407)과 접촉하는 것을 허용하는 상이한 식각 표면적들을 제공한다. 예를 들어, 잔류물들(408)은 종종, 둥근형, 타원형, 원형 또는 불규칙한 형상들을 갖는 반면 금속 함유 유전체 물질(407)은 종종, 길이방향 벌크 구조를 갖는다. 도 5는 잔류물들(408) 및 금속 함유 유전체 물질(407)에 대한 식각 가스 혼합물의 반응 메커니즘의 일 실시예를 도시한다. 잔류물들(408)의 둥근형, 타원형, 원형 형상들이, 금속 함유 유전체 물질(407)에 비해, 더 큰 표면적을 제공하기 때문에, 식각 가스 혼합물로부터의 더 반응성인 종들이 반응하여 잔류물들(408)에 노출될 수 있고, 따라서, 기판 표면으로부터 제거될(예를 들어, 처리 챔버로부터 펌핑으로 제거될) 휘발성 부산물을 형성한다. 잔류물들(408)로부터의 반응의 더 큰 표면적은 비교적 더 높은 식각/제거 속도를 제공하여, 잔류물들(408)은 금속 함유 유전체 물질(407)보다 더 큰 식각/제거 속도로 기판(401)으로부터 제거될 수 있다. 그 결과, 금속 함유 유전체 물질(407)을 손상시키거나 과도하게 공격하지 않고 기판(401)으로부터 잔류물들(408)을 선택적으로 제거하기 위한 선택적 식각 프로세스가 획득된다. 도 5에 도시된 바와 같이, 잔류물들(408)의 둥근형, 타원형, 원형 형상들은, 화살표(502)로 나타낸 바와 같이, 반응성 식각제들이 잔류물들(408)의 둘레 주위로 이동하는 것을 허용한다. 대조적으로, 금속 함유 유전체 물질(407)의 벌크 구조는 비교적 강한 결합 구조를 가지며, 오직 최상부 표면(506)만이 반응에 노출된다. 따라서, 식각 가스 혼합물로부터의 반응성 종들은, 금속 함유 유전체 물질(407)의 최상부 표면(506)으로부터, 비교적 약한 결합 구조들로서 댕글링 결합들 또는 잔류물들(504)과 우선적으로 반응한다. 따라서, 금속 함유 유전체 물질(407)의 최상부 표면(506)에서의 식각/제거 속도는 잔류물들(408)의 외측 둘레에서의 식각/제거 속도보다 상대적으로 더 느리고, 따라서, 원하는 선택적 식각 프로세스를 주로, 잔류물들(408)이 위치되는 영역에 대해 제공한다.
일 예에서, 식각 가스 혼합물은 BCl3, Cl2, 및 Ar을 포함한다. 식각 동안, BCl3 가스 및 Cl2 가스는 반응을 위해 B* 및 Cl* 반응성 종들, 예컨대, 이온들 또는 라디칼들로 해리된다. 염소 반응성 종들(예를 들어, Cl*)은, 금속 함유 유전체 물질(407)을 공격적으로 공격하지 않고, 기판(401)으로부터, 또한 금속 함유 유전체 물질인 잔류물들(408)과 반응할 수 있다고 여겨진다. 일 예에서, 잔류물들(408)은 하프늄 함유 산화물(HfOx), 예컨대, HfO2 물질을 포함한다. 염소 반응성 종들(예를 들어, Cl*)은 HfO2 물질과 효율적으로 반응하여, 기판으로부터 잔류물들(408)을 제거할 수 있다. 다른 예에서, 식각 가스 혼합물은 BCl3, NF3, 및 Ar을 포함한다. 플루오린 반응성 종들(예를 들어, F*)은 또한, HfO2 물질과 효율적으로 반응하여, 기판으로부터 잔류물들(408)을 제거할 수 있다. 따라서, 염소 및 플루오린 반응성 종들(예를 들어, Cl* 및 F*)은 양쪽 모두 기판(401)으로부터 잔류물들(408)을 효율적으로 제거하기 위해 HfO2 물질과 반응하기 위한 양호한 종들이다.
일 예에서, 잔류물들(408)은 30 nm 미만의, 그러나 2 nm 초과의, 예컨대, 약 12 nm 내지 약 25 nm, 또는 약 9 nm 내지 약 10 nm의 직경(510)을 갖는다. 금속 함유 유전체 물질(407)은 50 nm 초과, 예컨대, 약 80 nm 내지 약 90 nm의 폭(512)을 갖는다.
작동(308)에서 식각 가스 혼합물을 공급하는 동안, 몇몇 프로세스 파라미터들이 제어될 수 있다. 일 실시예에서, RF 공급원 전력은 플라즈마 처리 챔버(100)에, 약 100 와트 내지 약 3000 와트, 예컨대, 약 300 와트로 RF 바이어스 전력과 함께 또는 RF 바이어스 전력 없이 공급될 수 있다. RF 바이어스 전력이 활용될 때, RF 바이어스 전력은 약 1 와트 내지 약 500 와트로 제어될 수 있다. 처리 챔버의 압력은 2 mTorr 초과의, 그러나 500 mTorr 미만의 압력 범위로, 예컨대, 약 5 mTorr 내지 약 200 mTorr, 예컨대, 약 150 mTorr로 제어될 수 있다. 기판 페디스털은 섭씨 0 도 내지 섭씨 250 도, 예컨대, 섭씨 50 도 내지 섭씨 약 100 도, 예를 들어, 섭씨 약 90 도로 유지될 수 있다.
잔류물들(408)이 기판(401)으로부터 제거된 후에, 도 4c에 도시된 바와 같이, 기판(401) 상에 잔류물들(408)이 비교적 없는 상태에서 기판 상에 금속 함유 유전체 물질(407)을 선택적으로 형성하기 위해 선택적 증착 프로세스 후에 비교적 깨끗한 표면이 획득된다.
선택적 작동(310)에서, 작동(308)에서의 식각 프로세스 후에, 기판(401)으로부터 제거를 필요로 하는 임의의 잔류물들 또는 잔재 물질들이 여전히 존재하는 경우, 제거 효율 및 성능을 향상시키기 위해 추가적인 CMP 프로세스가 수행될 수 있다. 작동(310)에서 수행되는 CMP 프로세스는 작동(306)에서 수행되는 CMP 프로세스와 유사하다.
따라서, 선택적 증착 프로세스 후에 잔류물들을 제거하기 위한 방법들이 제공된다. 방법들은 잔류물들을 제거하기 위해 적어도 하나의 할로겐 함유 가스를 포함하는 식각 가스 혼합물을 활용한다. 잔류물들은 하프늄 함유 산화물(HfOx), 예컨대, HfO2 물질을 포함할 수 있다. CMP 프로세스는 잔류물 제거 성능 및 효율을 향상시키기 위해 식각 프로세스 이전에 또는 이후에 선택적으로 수행될 수 있다.
전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들은 그의 기본 범위로부터 벗어나지 않고 안출될 수 있으며, 그의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (15)

  1. 기판으로부터 잔류물들을 제거하기 위한 방법으로서,
    기판의 제1 위치에서 금속 함유 유전체 물질을 형성하기 위해 선택적 증착 프로세스를 수행하는 단계; 및
    상기 기판의 제2 위치로부터 잔류물들을 제거하기 위해 잔류물 제거 프로세스를 수행하는 단계를 포함하는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  2. 제1항에 있어서,
    상기 잔류물 제거 프로세스는 화학적 기계적 연마 프로세스인, 기판으로부터 잔류물들을 제거하기 위한 방법.
  3. 제1항에 있어서,
    상기 잔류물 제거 프로세스는:
    식각 프로세스를 수행하는 단계를 더 포함하는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  4. 제3항에 있어서,
    상기 식각 프로세스를 수행하는 단계는:
    상기 기판의 표면 상에 식각 가스 혼합물을 공급하는 단계를 더 포함하고, 상기 식각 가스 혼합물은 적어도 할로겐 함유 가스를 포함하는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  5. 제3항에 있어서,
    상기 할로겐 함유 가스는 BCl3, Cl2, NF3, CF4, HCl, HBr, Br2 및 이들의 조합들로 구성되는 군으로부터 선택되는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  6. 제5항에 있어서,
    상기 식각 가스 혼합물은 BCl3, Cl2 또는 NF3를 포함하는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  7. 제1항에 있어서,
    상기 잔류물은 30 nm 미만의, 그러나 2 nm 초과의 직경을 갖는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  8. 제1항에 있어서,
    상기 잔류물 제거 프로세스 후에 CMP 프로세스를 수행하는 단계를 더 포함하는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  9. 제1항에 있어서,
    상기 금속 함유 유전체 물질 및 상기 잔류물들은 동일한 물질을 포함하는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  10. 제1항에 있어서,
    상기 금속 함유 유전체 층은 12 초과의 유전 상수를 갖는 고유전 상수 물질인, 기판으로부터 잔류물들을 제거하기 위한 방법.
  11. 제1항에 있어서,
    상기 금속 함유 유전체 층은 하프늄 함유 산화물(HfOx), AlN, WSiO2, WSi, AlON, TiN, TaN, TiON, TaON, 산화지르코늄(ZrOx), 산화티타늄(TiOx), 산화탄탈럼(TaOx), 산화니오븀(NbOx), 산화철(FeOx), 산화이트륨(YOx) 및 산화알루미늄(AlOx)으로 구성된 군으로부터 선택된 물질로 제조되는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  12. 제9항에 있어서,
    상기 금속 함유 유전체 물질 및 상기 잔류물들은 양쪽 모두 하프늄 함유 산화물인, 기판으로부터 잔류물들을 제거하기 위한 방법.
  13. 제1항에 있어서,
    상기 기판의 상기 제1 영역은 캡핑 층을 포함하는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  14. 제13항에 있어서,
    상기 캡핑 층은 루테늄(Ru), 코발트(Co) 및 텅스텐(W)으로 구성되는 군으로부터 선택되는, 기판으로부터 잔류물들을 제거하기 위한 방법.
  15. 제1항에 있어서,
    상기 기판의 상기 제2 영역은 유전체 물질을 포함하는, 기판으로부터 잔류물들을 제거하기 위한 방법.
KR1020217001546A 2018-06-21 2019-05-03 잔류물 제거 KR102569758B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020237028086A KR20230127359A (ko) 2018-06-21 2019-05-03 잔류물 제거

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862688159P 2018-06-21 2018-06-21
US62/688,159 2018-06-21
PCT/US2019/030742 WO2019245659A1 (en) 2018-06-21 2019-05-03 Residual removal

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020237028086A Division KR20230127359A (ko) 2018-06-21 2019-05-03 잔류물 제거

Publications (2)

Publication Number Publication Date
KR20210011064A true KR20210011064A (ko) 2021-01-29
KR102569758B1 KR102569758B1 (ko) 2023-08-23

Family

ID=68981641

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217001546A KR102569758B1 (ko) 2018-06-21 2019-05-03 잔류물 제거
KR1020237028086A KR20230127359A (ko) 2018-06-21 2019-05-03 잔류물 제거

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020237028086A KR20230127359A (ko) 2018-06-21 2019-05-03 잔류물 제거

Country Status (6)

Country Link
US (1) US10964527B2 (ko)
JP (2) JP7299250B2 (ko)
KR (2) KR102569758B1 (ko)
CN (1) CN112136204A (ko)
TW (2) TWI714096B (ko)
WO (1) WO2019245659A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779395B (zh) * 2020-11-16 2022-10-01 友威科技股份有限公司 利用電漿蝕刻去除晶圓缺陷的重工處理設備

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5121376A (ja) * 1974-08-15 1976-02-20 Matsushita Electric Works Ltd Keikotoshidosochi
JP2003100746A (ja) * 2001-09-27 2003-04-04 Hitachi Ltd 半導体装置の製造方法
JP2011151144A (ja) * 2010-01-20 2011-08-04 Fujitsu Semiconductor Ltd 半導体装置およびその製造方法、ｐチャネルＭＯＳトランジスタ
US20170077256A1 (en) * 2015-09-11 2017-03-16 International Business Machines Corporation Metal cap protection layer for gate and contact metallization
JP2018011057A (ja) * 2016-07-11 2018-01-18 東京エレクトロン株式会社 周期的処理を使用した選択的膜堆積のための方法及び装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05121376A (ja) * 1991-10-28 1993-05-18 Hitachi Ltd ドライエツチング方法及びドライエツチング装置
US6226171B1 (en) * 1998-04-27 2001-05-01 Fujitsu Limited Power conducting substrates with high-yield integrated substrate capacitor
US6440864B1 (en) * 2000-06-30 2002-08-27 Applied Materials Inc. Substrate cleaning process
JP3660897B2 (ja) 2001-09-03 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003133307A (ja) * 2001-10-24 2003-05-09 Univ Nihon 半導体素子の薄膜製造方法及び同方法で薄膜を作製した半導体素子
US20040011380A1 (en) 2002-07-18 2004-01-22 Bing Ji Method for etching high dielectric constant materials and for cleaning deposition chambers for high dielectric constant materials
US7097716B2 (en) 2002-10-17 2006-08-29 Applied Materials, Inc. Method for performing fluorocarbon chamber cleaning to eliminate fluorine memory effect
US7270761B2 (en) 2002-10-18 2007-09-18 Appleid Materials, Inc Fluorine free integrated process for etching aluminum including chamber dry clean
US7055263B2 (en) 2003-11-25 2006-06-06 Air Products And Chemicals, Inc. Method for cleaning deposition chambers for high dielectric constant materials
US7413993B2 (en) * 2004-11-22 2008-08-19 Infineon Technologies Ag Process for removing a residue from a metal structure on a semiconductor substrate
US20080092806A1 (en) * 2006-10-19 2008-04-24 Applied Materials, Inc. Removing residues from substrate processing components
US20110130007A1 (en) * 2009-10-26 2011-06-02 Applied Materials, Inc. In-situ clean to reduce metal residues after etching titanium nitride
US8178439B2 (en) * 2010-03-30 2012-05-15 Tokyo Electron Limited Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
US9533332B2 (en) 2011-10-06 2017-01-03 Applied Materials, Inc. Methods for in-situ chamber clean utilized in an etching processing chamber
US9117916B2 (en) * 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
FR3017241B1 (fr) * 2014-01-31 2017-08-25 Commissariat Energie Atomique Procede de gravure plasma
US9640385B2 (en) * 2015-02-16 2017-05-02 Applied Materials, Inc. Gate electrode material residual removal process
US10332784B2 (en) * 2015-03-31 2019-06-25 Versum Materials Us, Llc Selectively removing titanium nitride hard mask and etch residue removal
US9653310B1 (en) * 2015-11-11 2017-05-16 Applied Materials, Inc. Methods for selective etching of a silicon material

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5121376A (ja) * 1974-08-15 1976-02-20 Matsushita Electric Works Ltd Keikotoshidosochi
JP2003100746A (ja) * 2001-09-27 2003-04-04 Hitachi Ltd 半導体装置の製造方法
JP2011151144A (ja) * 2010-01-20 2011-08-04 Fujitsu Semiconductor Ltd 半導体装置およびその製造方法、ｐチャネルＭＯＳトランジスタ
US20170077256A1 (en) * 2015-09-11 2017-03-16 International Business Machines Corporation Metal cap protection layer for gate and contact metallization
JP2018011057A (ja) * 2016-07-11 2018-01-18 東京エレクトロン株式会社 周期的処理を使用した選択的膜堆積のための方法及び装置

Also Published As

Publication number Publication date
KR102569758B1 (ko) 2023-08-23
KR20230127359A (ko) 2023-08-31
US20190393024A1 (en) 2019-12-26
CN112136204A (zh) 2020-12-25
JP2021527959A (ja) 2021-10-14
WO2019245659A1 (en) 2019-12-26
TWI714096B (zh) 2020-12-21
TWI755934B (zh) 2022-02-21
US10964527B2 (en) 2021-03-30
TW202124753A (zh) 2021-07-01
JP2023134446A (ja) 2023-09-27
TW202006167A (zh) 2020-02-01
JP7299250B2 (ja) 2023-06-27

Similar Documents

Publication Publication Date Title
US8252696B2 (en) Selective etching of silicon nitride
US20160099173A1 (en) Methods for etching a barrier layer for an interconnection structure for semiconductor applications
US20140011339A1 (en) Method for removing native oxide and residue from a germanium or iii-v group containing surface
KR100656214B1 (ko) 플라즈마 처리 방법
US20160079077A1 (en) Methods for etching a hardmask layer for an interconnection structure for semiconductor applications
JP2024020242A (ja) メモリ用途のための垂直トランジスタの作製
TW201903828A (zh) 氧化膜去除方法及去除裝置、接觸部形成方法及接觸部形成系統、以及記憶媒體
JP2023134446A (ja) 残留物除去
CN113169176A (zh) 用于3d nand应用的存储单元制造
US9359679B2 (en) Methods for cyclically etching a metal layer for an interconnection structure for semiconductor applications
US9960052B2 (en) Methods for etching a metal layer to form an interconnection structure for semiconductor applications
US20160079088A1 (en) Method for etching a hardmask layer for an interconnection structure for semiconductor applications
US20230072732A1 (en) Methods for etching structures with oxygen pulsing
US10177017B1 (en) Method for conditioning a processing chamber for steady etching rate control
KR20220114620A (ko) 필드 폴리머 보호들을 이용한 방향성 선택적 접합 세정
US20230307241A1 (en) Semiconductor device and methods of formation
US20230290863A1 (en) Semiconductor device and methods of formation
US20230343637A1 (en) Semiconductor device and methods of formation
TWI777717B (zh) 用於改良膜的有效氧化物厚度之氫化與氮化製程
TW201916151A (zh) 半導體元件的製造機制
CN115050807A (zh) 晶体管及其制造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right