JP2008053308A - 半導体装置の製造方法およびプラズマ処理装置 - Google Patents

Abstract

【課題】絶縁膜に凹部を形成する際のエッチングレートの面内傾向を調整して、凹部の形状のばらつきを低減する。
【解決手段】半導体装置１００の製造方法は、半導体ウェハ上に第１の層間絶縁膜１０８を形成し、第１の層間絶縁膜１０８上に第２のエッチング阻止膜１１０を形成し、第２のエッチング阻止膜１１０を貫通して複数の凹部を第１の層間絶縁膜１０８に選択的に形成する工程を含む。ここで、第２のエッチング阻止膜１１０は、半導体ウェハの位置に応じて厚さが異なるように形成される。
【選択図】図１

Description

本発明は、半導体装置の製造方法およびプラズマ処理装置に関する。

近年、半導体装置においては、その微細化および高速化に伴い、抵抗の低い銅（Ｃｕ）配線が用いられるようになっている。銅配線は、ダマシン法により形成される。ダマシン法では、まず下層配線上に層間絶縁膜を形成する。次いで、層間絶縁膜上に所定パターンを有するレジスト膜を形成し、レジスト膜をマスクとして層間絶縁膜を選択的にエッチングし、下層配線に到達するビアホールや配線溝等の凹部を形成する。その後、凹部内にバリアメタル膜を形成し、その上に銅膜を形成して凹部を埋め込む。つづいて、凹部外部に露出した銅膜およびバリアメタル膜をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨法）で除去する。この手順を繰り返すことにより、多層配線構造が形成される。

しかし、ビアホールや配線溝等の凹部をエッチングにより形成する際に、エッチングばらつきにより、凹部深さがばらつくという問題があった。近年、配線の薄膜化に伴い、配線の高さのばらつきによる抵抗のばらつきへの影響が非常に大きくなっている。そのため配線の高さのばらつきをより低減する必要が生じている。

特許文献１（特開２００３−３３２４２０号公報）には、配線溝形成用絶縁膜および接続孔形成用絶縁膜の間にエッチングのストッパ層を形成し、配線溝を形成する際にエッチングをストッパ膜により停止することにより、エッチングばらつきによる配線溝の深さのばらつきを防止する技術が記載されている。ここで、ストッパ膜としては、窒化シリコンが記載されている（段落００２８）。

しかし、窒化シリコンは比誘電率が高く、このようなストッパ膜を用いると、層間絶縁膜の比誘電率が高くなるという問題が生じる。また、窒化シリコンとその上下の絶縁膜との密着性が劣化するという問題も生じる。特許文献２（特開２００１−２２３２６９号公報）には、アルゴンイオンをＨＳＱ膜表面に照射し、これによりＨＳＱ膜のＳｉ−Ｈの結合を切断し、ＨＳＱ膜表面を改質して表面にＳＲＯ層を形成し、それをエッチングストッパ膜とする技術が記載されている。これにより、層間絶縁膜の比誘電率を低くするとともに、層間の密着性も良好になる。

また、特許文献３（特開２００２−１３４４６６号公報）には、ウェハ上にプラズマＣＶＤ法により絶縁膜を形成する際に、ウェハ面内で被加工膜の厚さが異なるという問題が記載されている。このようにウェハ面内の厚さが異なる被加工膜をＣＭＰで平坦化除去しようとすると、部分的に除去されない箇所が生じ、所望の特性を有しない半導体装置が製造されてしまう。このような問題を解決するために、被加工膜を加工する前に、加工手段との相性を考慮し、相性の悪い部分を相殺させるように被加工膜にウェットエッチングを施し、事前に被加工膜の面内分布を改善する技術が記載されている。
特開２００３−３３２４２０号公報 特開２００１−２２３２６９号公報 特開２００２−１３４４６６号公報

しかし、特許文献１や特許文献２に記載されたように、配線溝等の凹部の深さをエッチングストッパ膜で規定するような構成の場合、凹部底部にエッチングストッパ膜が残ってしまうことがある。凹部底部にエッチングストッパ膜が残っていると、凹部内部に形成するバリアメタル膜とエッチングストッパ膜との密着性が悪いという問題がある。そのため、凹部底部にエッチングストッパ膜が残らないように、エッチングストッパ膜を確実に貫通して凹部を形成する構成が求められている。しかし、エッチングストッパ膜を貫通して凹部を形成しようとすると、凹部深さがばらつくという問題が起こる。本発明者は、ウェハの位置、とくに中央部と外周部とで絶縁膜のエッチングレートがかなり異なることを見出している。凹部深さのばらつきが改善されないと、上述したような配線の高さのばらつきによる抵抗のばらつきの影響が生じてしまう。また、特許文献３には、ウェハ面内で被加工膜の厚さが異なることが記載されているが、凹部を形成する際の問題については何も記載されていない。

本発明によれば、
半導体ウェハ上を絶縁膜で覆い、この絶縁膜に複数の凹部を選択的に形成する工程を有する半導体装置の製造方法であって、
前記半導体ウェハの位置に応じて厚さが異なるエッチング阻止膜を前記絶縁膜上に形成し、前記エッチング阻止膜を貫通して前記複数の凹部を前記絶縁膜に選択的に形成する半導体装置の製造方法が提供される。

このような構成とすると、エッチング阻止膜の膜厚が厚い箇所ではエッチング速度が遅くなり、エッチング阻止膜の膜厚が薄い箇所ではエッチング速度が速くなる。そのため、絶縁膜に凹部を形成する際のエッチングレートの面内傾向を考慮して、その面内傾向を低減するようにエッチング阻止膜の膜厚を半導体ウェハの位置に応じて異ならせることにより、半導体ウェハ上のエッチング速度を調整することができる。すなわち、エッチングレートの高い箇所ではエッチング阻止膜の膜厚が厚くなるようにするとともにエッチングレートの低い箇所ではエッチング阻止膜の膜厚が薄くなるようにする。これにより、半導体ウェハ上の全面にわたって凹部の形状のばらつきを低減することができる。また、ここで、エッチング阻止膜は、凹部を形成する際に貫通するよう構成されている。

凹部は、たとえば配線溝やビアホールとすることができる。エッチング阻止膜は、その下層の絶縁膜をエッチングするエッチングガスに対するエッチング耐性が、当該絶縁膜よりも高い材料により構成することができる。一例として、エッチング阻止膜は、絶縁膜の表面にプラズマ照射を施すことにより当該絶縁膜の表面を改質して形成された改質層とすることができる。また、エッチング阻止膜は、その上下層に形成される絶縁層をエッチングする際に用いるエッチングガスによりエッチング可能な材料により構成することができる。

本発明によれば、
半導体ウェハ上に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に、ウェハの外周部に対応する箇所においてウェハの中央部に対応する箇所よりも膜厚が厚いエッチング阻止膜を形成する工程と、
前記エッチング阻止膜上に、第２の層間絶縁膜を形成する工程と、
マスクを用いて、前記第２の層間絶縁膜、前記エッチング阻止膜および前記第１の層間絶縁膜をこの順に選択的にエッチングし、前記第１の層間絶縁膜の前記ウェハの外周部に対応する箇所および前記ウェハの中央部に対応する箇所にそれぞれ凹部を形成する工程と、
を含む半導体装置の製造方法が提供される。

本発明によれば、
半導体ウェハを搭載する搭載面を有する下層電極および当該下層電極の搭載面に対向して配置された上層電極を含み、前記下層電極と前記上層電極との間に電界を印加してプラズマを発生させて前記下層電極の搭載面上に搭載された半導体ウェハへプラズマ処理を行うプラズマ処理装置であって、
前記下層電極上に載置され、表面に第１の絶縁膜が形成された半導体ウェハの表面にプラズマ照射を施して前記第１の絶縁膜表面を改質して改質層を形成する際に、半導体ウェハ外周部におけるプラズマ処理強度が半導体ウェハ中央部におけるプラズマ処理強度よりも高くなるように設定された第１の距離を隔てて前記下層電極と前記上層電極とが配置されたプラズマ処理装置が提供される。

本発明によれば、
上記プラズマ処理装置を用いて半導体装置を製造する方法であって、
前記下層電極上に、表面に絶縁膜が形成された半導体ウェハを載置するとともに、前記第１の距離を隔てて前記下層電極と前記上層電極とを配置する工程と、
前記下層電極と前記上層電極とを前記第１の距離を隔てて配置した状態で前記絶縁膜の表面にプラズマ照射を施して当該絶縁膜表面を改質し、前記絶縁膜上に、前記ウェハの外周部に対応する箇所においてウェハの中央部に対応する箇所よりも膜厚が厚いエッチング阻止膜を形成する工程と、
を含む半導体装置の製造方法が提供される。

以上のような構成とすると、凹部を形成する際に、ウェハの外周部において中央部よりもエッチングレートが高くても、外周部では、エッチング阻止膜の膜厚が厚いために、エッチング阻止膜をエッチングするのに時間がかかり、半導体ウェハ上の全面にわたって凹部の形状のばらつきを低減することができる。

本発明によれば、絶縁膜に凹部を形成する際のエッチングレートの面内傾向を調整して、凹部の形状のばらつきを低減することができる。

以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

本実施の形態において、半導体装置は、半導体基板（半導体ウェハ）上を絶縁膜で覆う工程と、半導体基板の位置に応じて厚さが異なるエッチング阻止膜を絶縁膜上に形成する工程と、エッチング阻止膜を貫通してこの絶縁膜に複数の凹部を選択的に形成する工程とにより製造される。このようにすれば、絶縁膜に凹部を形成する際にエッチングレートの面内傾向をエッチング阻止膜により低減することができ、半導体ウェハ上の全面にわたって凹部の形状のばらつきを低減することができる。

以下、本実施の形態において、プラズマ処理装置を用いたドライエッチングにより絶縁膜に複数の凹部を選択的に形成する例を示す。

本発明者は、プラズマ処理装置を用いたドライエッチングにより絶縁膜に凹部を形成する際のウェハ面内におけるエッチングレートの傾向を検討した。図１５にその状態を示す。図１５は、ウェハの中央部と外周部とにおいて、ドライエッチングにより配線溝を形成する際の半導体装置の状態を示す断面図である。

ここで、半導体基板（不図示）上に下層絶縁膜２および層間絶縁膜８がこの順で形成されている。下層絶縁膜２中には、下層配線４が形成されている。このような状態で、層間絶縁膜８上に、配線溝形成用の配線パターンを有する配線用レジスト膜１８を形成し（図１５（ａ））、配線用レジスト膜１８をマスクとしてドライエッチングにより層間絶縁膜８に配線溝を形成した。すると、エッチングレートの面内傾向の影響により、ウェハ外周部において、中央部よりもエッチングが早く進行し（図１５（ｂ））、エッチング終了時には、ウェハ外周部において、中央部よりも配線溝の深さが深くなってしまうことが明らかになった（図１５（ｃ））。詳細なメカニズムは不明であるが、中央部よりも外周部の方がエッチング生成物が堆積しやすく、そのために外周部の方がエッチングが進行しやすいと考えられる。このような傾向は、プラズマ密度、ガス流量、排気流量等の条件を変えても変化しない。

上記検討に基づき、本実施の形態において、エッチング阻止膜を絶縁膜上に形成する工程において、絶縁膜上のエッチング阻止膜を半導体基板の外周部において中央部よりも膜厚が厚くなるように形成することができる。また、本実施の形態において、絶縁膜上に形成するエッチング阻止膜は、絶縁膜の表面にプラズマ照射を施すことにより当該絶縁膜の表面を改質して形成された改質層とすることができる。

図１は、本実施の形態における半導体装置１００の構成を示す断面図である。図２は、半導体基板１０１（半導体ウェハ）を模式的に示す平面図である。以下、「外周部」とは、半導体基板１０１上の外周部分をいい、「中央部」とは、半導体基板１０１上の中央部分をいう。

図１に戻り、半導体装置１００は、半導体基板（図１において不図示）上に、下層絶縁膜１０２、第１のエッチング阻止膜１０６、第１の層間絶縁膜１０８、第２のエッチング阻止膜１１０（中央部エッチング阻止膜１１０ａおよび外周部エッチング阻止膜１１０ｂ）、および第２の層間絶縁膜１１２がこの順で形成された構成を有する。下層絶縁膜１０２中には下層導電膜１０４が形成され、第１の層間絶縁膜１０８および第２の層間絶縁膜１１２中にはデュアルダマシン配線１２２（上層配線およびビア）が形成されている。

ここで、層間絶縁膜１０８は、たとえば比誘電率が３．３以下、より好ましくは２．９以下の低誘電率膜により構成することができる。本実施の形態において、第１の層間絶縁膜１０８は、ＳｉＯＣ（ＳｉＯＣＨ）またはそれをポーラス化したもの等の炭素含有材料により構成することができる。他の要素を構成する材料は後述する。

半導体装置１００の外周部に形成された外周部エッチング阻止膜１１０ｂは、半導体装置１００の中央部に形成された中央部エッチング阻止膜１１０ａよりも膜厚が厚い。ここで、中央部エッチング阻止膜１１０ａと外周部エッチング阻止膜１１０ｂとの膜厚および膜厚差は、デュアルダマシン配線１２２の上層配線の配線溝を形成する際のエッチングレートの面内傾向を低減できるように調整することができる。ここで、第２のエッチング阻止膜１１０は、配線溝を形成する際のエッチングレートの面内傾向を完全に相殺できるとは限らないが、エッチングレートのばらつきの影響をできる限り低減できるように、エッチングレートの分布傾向とは逆になるような膜厚分布に形成することができる。これにより、第２の層間絶縁膜１１２、第２のエッチング阻止膜１１０、および第１の層間絶縁膜１０８に配線溝を形成する際に、半導体装置１００の中央部と外周部とで最終的なエッチング速度の差異を低減することができ、半導体装置１００全面にわたって配線溝の形状のばらつきを低減することができる。詳細には後述する。

図３〜図７は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、半導体基板（不図示）上に下層絶縁膜１０２を形成し、下層絶縁膜１０２内に下層導電膜１０４を形成する。半導体基板は、たとえばシリコン基板である。下層絶縁膜１０２は、後述する層間絶縁膜１０８と同様の低誘電率膜により構成することができる。下層導電膜１０４は、後述するデュアルダマシン配線１２２と同様、銅膜およびその周囲に形成されたバリアメタル膜により構成された配線とすることができる。なお、下層導電膜１０４は、銅膜およびその周囲に形成されたバリアメタル膜により構成されたビアとすることもできる。つづいて、下層絶縁膜１０２上全面に第１のエッチング阻止膜１０６を形成する。第１のエッチング阻止膜１０６は、たとえばＳｉＣＮ膜により構成することができる。

次いで、第１のエッチング阻止膜１０６上全面に、層間絶縁膜１０８を形成する（図３（ａ））。

次に、第２のエッチング阻止膜１１０を形成する。本実施の形態において、第２のエッチング阻止膜１１０は、第１の層間絶縁膜１０８の表面にプラズマ照射を施すことにより形成される（図３（ｂ））。プラズマ照射は、たとえばＨｅ、アルゴン、窒素、アンモニア、水素等を用いて行うことができる。これにより、第１の層間絶縁膜１０８表面が改質され、第１の層間絶縁膜１０８表面に第２のエッチング阻止膜１１０が形成される。

第１の層間絶縁膜１０８が炭素含有材料により構成されている場合、プラズマ照射を行うと、第１の層間絶縁膜１０８表面のＣが欠乏する。そのため、第１の層間絶縁膜１０８表面の膜組成はＳｉＯ_２に近いものとなる。同時に、第１の層間絶縁膜１０８表面の体積収縮も伴い、膜表面の空孔径が縮小または塞がれることになる。これにより、第１の層間絶縁膜１０８表面に高密度化された第２のエッチング阻止膜１１０が形成される。

図８は、このようなプラズマ照射を行うプラズマ処理装置２００の構成を示す断面模式図である。
プラズマ処理装置２００は、被処理基板（半導体ウェハ）を搭載する搭載面を有する下部電極２０２および下部電極２０２の搭載面に対向して配置された上部電極２０４を含む。上部電極２０４は、ＲＦプラズマ源２０８（ＨＦ−ＲＦ（high frequency radio frequency））に接続される。下部電極２０２は、接地電位２０６に接続され接地されている。このように下部電極２０２と上部電極２０４との間に電界を印加して、プラズマを発生させ、下部電極２０２の搭載面上に搭載された半導体装置１００へプラズマ処理を行う。また、プラズマ処理装置２００は、ガス導入口２１０およびガス排出口２１２をさらに含む。

さらに、ここでは図示していないが、プラズマ処理装置２００は、下部電極２０２を上部電極２０４に対して相対的に移動する移動機構を含む。移動機構で下部電極２０２を移動することにより、下部電極２０２と上部電極２０４との間の距離を調整する。

本発明者は、下部電極２０２と上部電極２０４との間の距離を変化させることにより、下部電極２０２上に載置された被処理基板に及ぼすプラズマ処理強度の面内方向の分布状態が変化し、その結果、第２のエッチング阻止膜１１０の膜厚の面内方向の分布状態も変化することを見出した。

図９は、下部電極２０２と上部電極２０４との間の距離（Ｇａｐ（ｍｉｌｓ）、図８のＤ_１に対応）と、下部電極２０２と上部電極２０４とが当該距離を隔てて配置された状態でＳｉＯＣ膜表面にＨｅプラズマ照射を施した際の改質膜の膜厚の分布状態を示す図である。図中「＋」は膜厚が厚い箇所、「−」は膜厚が薄い箇所を示す。

ここで、装置としてはＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ製のＰｒｏｄｕｃｅｒを用い、電極間距離を、４３５ｍｉｌｓ、３５０ｍｉｌｓ、３００ｍｉｌｓ、２５０ｍｉｌｓと変化させた。

電極間距離が４３５ｍｉｌｓの場合、中央部の膜厚が厚く、外周部の膜厚が薄い凸型の分布となった。電極間距離が３５０ｍｉｌｓの場合も、中央部の膜厚が厚く、外周部の膜厚が薄い傾向となった。電極間距離を３００ｍｉｌｓとすると、中央部の膜厚が薄く、外周部の膜厚が厚い凹型の分布となった。さらに、電極間距離を２５０ｍｉｌｓとすると、凹型の分布をより制御性よくできることが示された。

図１０は、所望の中央部エッチング阻止膜１１０ａおよび外周部エッチング阻止膜１１０ｂを形成する手順を示すフローチャートである。
まず、電極間距離を変えて、電極間距離とプラズマ処理強度分布との対応関係を取得する（Ｓ１０）。つづいて、所望のプラズマ処理強度分布となる電極間距離Ｄ_１（第１の距離）を決定する（Ｓ２０）。ここでたとえば、第１の層間絶縁膜１０８をエッチングして凹部を形成する際のエッチングレートをウェハ中央部から外周部にかけて数点観測しておき、エッチングレート差の面内分布の傾向を掴んでおく。ステップＳ２０においては、このようなエッチングレート差をできる限り小さくする目的を持って、第２のエッチング阻止膜１１０の膜厚差の面内分布の傾向がエッチングレート差の分布の傾向と逆になるような電極間距離Ｄ_１を設定する。本実施の形態において、電極間距離Ｄ_１は、半導体ウェハ外周部におけるプラズマ処理強度が半導体ウェハ中央部におけるプラズマ処理強度よりも高くなるものに決定される。また、所望の膜厚差となる、プラズマ照射条件（圧力、出力、温度、時間）を決定する（Ｓ３０）。

次いで、ステップＳ２０で決定された電極間距離Ｄ_１およびステップＳ３０で決定された条件でプラズマ処理を行う（Ｓ４０）。具体的には、下部電極２０２上に半導体装置１００を載置するとともに、下部電極２０２と上部電極２０４とをステップＳ２０で決定された距離Ｄ_１を隔てて配置する。つづいて、その状態で第１の層間絶縁膜１０８の表面にプラズマ照射を施して第１の層間絶縁膜１０８表面を改質する。これにより、図３（ｃ）に示したように、中央部において中央部エッチング阻止膜１１０ａ、外周部において中央部エッチング阻止膜１１０ａよりも膜厚が厚い外周部エッチング阻止膜１１０ｂが形成される。また、本実施の形態において、プラズマ照射を施すことにより第１の層間絶縁膜１０８表面を改質して第２のエッチング阻止膜１１０を形成するので、第２のエッチング阻止膜１１０表面を平坦に保ったまま、中央部と外周部とで膜厚を異ならせることができる。そのため、半導体装置１００の平坦性を損なうことなく、半導体ウェハの位置に応じて厚さが異なる第２のエッチング阻止膜１１０を形成することができる。エッチングレート差に基づく凹部の深さのばらつきを完全に相殺するためには、条件の設定を詳細に行う必要がある。本実施の形態において、必ずしも凹部の深さのばらつきを完全に相殺することはできないかも知れないが、上記の手法により、凹部の深さのばらつきを低減することが可能である。

本実施の形態において、第２のエッチング阻止膜１１０を形成する際の下部電極２０２と上部電極２０４との間の電極間距離Ｄ_１は、３００ｍｉｌｓ以下とすることができる。

以上により、たとえば半導体基板１０１の直径が３００ｍｍの場合に、外周部と中央部とで、第２のエッチング阻止膜１１０の膜厚を、約数十ｎｍ程度異ならせた構成とすることができる。なお、図１０のステップＳ１０〜ステップＳ３０の処理は、一度処理を行い、条件を決定しておけば、第２のエッチング阻止膜１１０を形成する際に毎回行う必要はない。

つづいて、第２のエッチング阻止膜１１０上に第２の層間絶縁膜１１２を形成する（図３（ｄ））。第２の層間絶縁膜１１２は、第１の層間絶縁膜１０８と同じ材料により構成することもできるが、異なる材料により構成することもできる。本実施の形態において、第２の層間絶縁膜１１２は、たとえばＳｉＯ_２等により構成することができる。これにより、第２の層間絶縁膜１１２が保護絶縁膜としても機能するようにすることができる。

低誘電率膜は、一般的に、配線間絶縁膜として従来用いられてきたＳｉＯ_２膜に比べて薬液耐性および機械的強度が弱い。このため、層間絶縁膜として低誘電率膜材料を用いた場合、ＣＭＰ工程で層間絶縁膜も削られてしまい、配線抵抗の増大およびばらつきが発生するという課題がある。そのため、第２の層間絶縁膜１１２を低誘電率膜により構成した場合は、さらにその上にＳｉＯ_２膜等により構成された保護絶縁膜を設けることが好ましい。本実施の形態において、第２の層間絶縁膜１１２をＳｉＯ_２膜により構成することにより、保護絶縁膜を設ける必要がなくなる。

本実施の形態において、第２の層間絶縁膜１１２は、プラズマＣＶＤ法により形成することができる。ここで、第２の層間絶縁膜１１２は、第２のエッチング阻止膜１１０を形成したプラズマ処理装置２００と同じ装置内で、引き続き行うことができる。これにより、第２のエッチング阻止膜１１０と第２の層間絶縁膜１１２との間の密着性を向上することができる。

図１１は、図８に示したのと同様のプラズマ処理装置２００の構成を示す図である。ここで、第２の層間絶縁膜１１２を形成する際には、下部電極２０２と上部電極２０４とは、第２のエッチング阻止膜１１０を形成する際の距離Ｄ_１とは異なる距離Ｄ_２（第２の距離）を隔てて配置される。第２の層間絶縁膜１１２は、下部電極２０２と上部電極２０４とが距離Ｄ_２を隔てて配置された状態で半導体装置１００上に成膜ガスを照射することにより形成される。ここで、第２の層間絶縁膜１１２をＳｉＯ_２膜により構成する場合、距離Ｄ_２は、たとえば４６０ｍｉｌｓとすることができる。

次に、図４から図７を参照して、以上のようにして形成した積層膜に配線溝を形成する手順を説明する。以下では、デュアルダマシン法のビアファースト法で配線溝を形成する手順を説明する。

まず、第２の層間絶縁膜１１２上に、下層導電膜１０４に接続するビア形成用のビアパターンを有するビア用レジスト膜１１４を形成する（図４（ａ））。ここでは図示していないが、第２の層間絶縁膜１１２とビア用レジスト膜１１４との間に、反射防止膜を形成してもよい。次いで、ビア用レジスト膜１１４をマスクとして、第２の層間絶縁膜１１２、第２のエッチング阻止膜１１０、および第１の層間絶縁膜１０８を順次選択的にドライエッチングして、これらにビアホール１１６を形成する。本実施の形態において、この段階では、第１のエッチング阻止膜１０６はエッチングしない。

その後、ビア用レジスト膜１１４を酸素プラズマアッシング等のアッシングにより除去する。反射防止膜を形成している場合は、反射防止膜も除去される。また、アッシングの後、剥離液等を用いてビアホール１１６内を洗浄することができる。つづいて、第２の層間絶縁膜１１２、第２のエッチング阻止膜１１０、および第１の層間絶縁膜１０８をハードマスクとして、第１のエッチング阻止膜１０６をドライエッチングして、ビアホール１１６内で下層導電膜１０４表面を露出させる（図４（ｂ））。このとき、エッチングガスとしては、たとえばフルオロカーボン系ガスを用いることができる。エッチングガスは、たとえば、ＣＨＦ_３とすることができる。これにより、ビアホール１１６が下層導電膜１０４に到達した構成となる。

つづいて、第２の層間絶縁膜１１２上に、ビアホール１１６に接続する配線溝形成用の配線パターンを有する配線用レジスト膜１１８を形成する（図５（ａ））。なお、ここでは図示していないが、第２の層間絶縁膜１１２と配線用レジスト膜１１８との間に、反射防止機能を有するレジスト膜を形成することができる。また、図示していないが、ビアホール１１６内を、当該反射防止機能を有するレジスト膜の材料または他のレジスト材料で埋め込むことができる。

つづいて、配線用レジスト膜１１８をマスクとして、第２の層間絶縁膜１１２、第２のエッチング阻止膜１１０、および第１の層間絶縁膜１０８を選択的にエッチングして配線溝１２０を形成する。

本実施の形態において、エッチングガスとしては、たとえばフルオロカーボン系ガスを用いることができる。エッチングガスは、たとえば、ＣＨＦ_３とすることができる。このとき、外周部において中央部よりもエッチングレートが高くなる。そのため、外周部において、中央部よりも第２の層間絶縁膜１１２が速くエッチングされ、第２のエッチング阻止膜１１０に先に到達する。そのため、外周部では、外周部エッチング阻止膜１１０ｂのエッチングが開始される（図５（ｂ））。この後、エッチングがさらに進行し、外周部エッチング阻止膜１１０ｂがエッチングされている間に、中央部でも中央部エッチング阻止膜１１０ａのエッチングが開始される（図５（ｃ））。

ここで、第２のエッチング阻止膜１１０（中央部エッチング阻止膜１１０ａおよび外周部エッチング阻止膜１１０ｂ）は、第１の層間絶縁膜１０８よりも上記エッチングガスによりエッチングされにくい材料により構成されている。つまり、エッチング時間が同じであれば、第１の層間絶縁膜１０８の方が第２のエッチング阻止膜１１０よりもより多くエッチングされる。

本実施の形態において、外周部において、中央部に形成された中央部エッチング阻止膜１１０ａよりも膜厚の厚い外周部エッチング阻止膜１１０ｂが形成されている。中央部エッチング阻止膜１１０ａと外周部エッチング阻止膜１１０ｂとの膜厚差は、エッチングの面内傾向を考慮して、外周部エッチング阻止膜１１０ｂがエッチングされている間に、中央部において中央部エッチング阻止膜１１０ａのエッチングが終了して中央部エッチング阻止膜１１０ａを貫通して第１の層間絶縁膜１０８のエッチングが開始されるようにすることができる。これにより、中央部において、外周部よりも第２のエッチング阻止膜１１０が速くエッチングされ、第１の層間絶縁膜１０８に先に到達する（図６（ａ））。

そのため、外周部で配線溝１２０が第１の層間絶縁膜１０８に到達する際には、中央部において、第１の層間絶縁膜１０８がある程度エッチングされている（図６（ｂ））。この後、外周部において、第１の層間絶縁膜１０８がより多くエッチングされるが、最終的には、配線溝１２０の底部が外周部と中央部とで略等しくなるように形成される（図６（ｃ））。なお、ここで、中央部と外周部とで、配線溝１２０の深さが略等しい構成を図示しているが、これらは必ずしも略等しくなるとは限らない。しかし、本実施の形態における半導体装置１００の製造手順を用いることにより、このような手順を用いない場合に比べて、配線溝１２０の深さのばらつきを低減することができる。

次いで、配線用レジスト膜１１８を酸素プラズマアッシング等のアッシングにより除去する（図７（ａ））。また、アッシングの後、剥離液等を用いて配線溝１２０およびビアホール１１６内を洗浄することができる。

つづいて、その後、配線溝１２０およびビアホール１１６により構成されるデュアルダマシン構造の配線パターン内に、配線材料を埋め込む。具体的には、たとえばスパッタ法または原子層気相成長（ＡＬＤ：Atomic Layer Deposition）法により、配線パターン内にバリアメタル膜を形成する。バリアメタル膜は、たとえば、Ｔａ／ＴａＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、またはＴａＳｉＮ等とすることができる。つづいて、配線パターン内を銅膜で埋め込む。銅膜は、たとえばめっき法により形成することができる。また、銅膜は、たとえばＡｇ等銅以外の金属を含む構成とすることもできる。次いで、配線パターン外部に露出した銅膜およびバリアメタル膜をＣＭＰ法により除去する。これにより、デュアルダマシン配線１２２が形成される（図７（ｂ））。さらに、その後、第２の層間絶縁膜１１２上にエッチング阻止膜を形成する。このエッチング阻止膜は、第１のエッチング阻止膜１０６と同様の材料により構成することができる。以上の工程を繰り返すことにより、多層配線構造を有する半導体装置１００が形成される。

以上のように、本実施の形態における半導体装置１００の製造方法によれば、第１の層間絶縁膜１０８に凹部を形成する工程を含む場合に、エッチングレートの高い箇所では第２のエッチング阻止膜１１０の膜厚が厚くなるようにするとともにエッチングレートの低い箇所では第２のエッチング阻止膜１１０の膜厚が薄くなるようにしている。そのため、半導体ウェハ上のエッチング速度を調整することができる。これにより、半導体ウェハ上の全面にわたって凹部の形状のばらつきを低減することができる。また、第２のエッチング阻止膜１１０は、凹部を形成する際に貫通するよう構成されている。そのため、エッチング時の突き抜けを防止するために膜厚を厚くする必要がなく、第２のエッチング阻止膜１１０の比誘電率を低く保つこともできる。

なお、以上で説明したプラズマ処理装置２００は、制御部を含むシステム内に組み込まれた構成とすることができる。図１２は、プラズマ処理装置２００を含むプラズマ処理システム２５０の構成を示すブロック図である。

プラズマ処理システム２５０は、プラズマ処理装置２００、制御部２３０、およびレシピ記憶部２４０を含む。プラズマ処理装置２００は、下部電極２０２、上部電極２０４、および下部電極２０２を移動する移動機構２２０を含む。

レシピ記憶部２４０は、プラズマ処理装置２００による処理手順、各処理手順における下部電極２０２と上部電極２０４との間の電極間距離の設定情報、および処理条件等を記憶する。制御部２３０は、レシピ記憶部２４０を参照して、各処理手順において、移動機構２２０を制御して、下部電極２０２と上部電極２０４との間の電極間距離が適切に配置されるようにする。すなわち、図１０で説明したステップＳ１０〜ステップＳ３０の処理は、半導体装置１００を形成する前に予め実施しておき、ステップＳ２０およびステップＳ３０で決定された条件をレシピ記憶部２４０に記憶しておくことができる。

以上、本発明を実施の形態に基づいて説明した。この実施の形態は例示であり、種々の変形例が可能であること、またそうした変形例も本発明の範囲であることは当業者に理解されるところである。

デュアルダマシン配線１２２を形成するためのビアホールおよび配線溝の形成順序は、上記実施の形態で説明したものに限定されない。たとえば、ビアホール１１６を形成する際に、第１のエッチング阻止膜１０６を除去する処理とビア用レジスト膜１１４を除去する処理とはいずれを先に行ってもよい。

さらに、本発明はシングルダマシン法や他のデュアルダマシン法にも適用することができる。たとえば、以上の実施の形態において、デュアルダマシン法のうち配線溝よりもビアホールを先に形成するビアファースト法を例として説明したが、配線溝を先に形成ようにしてもよく、また、ビアホールを途中まで形成した後に配線溝を形成し、さらにその後にビアホールを完成させるようにしてもよい。

図１３は、半導体装置１００の構成の他の例を示す断面図である。ここで、第２の層間絶縁膜１１２は、第１の層間絶縁膜１０８と同様ＳｉＯＣ膜等の低誘電率膜により構成することができる。この場合は、第２の層間絶縁膜１１２上に保護絶縁膜１１３が形成される。保護絶縁膜１１３は、第２の層間絶縁膜１１２上にＳｉＯ_２膜を積層することにより形成することができる。また、保護絶縁膜１１３は、第２のエッチング阻止膜１１０と同様に、第２の層間絶縁膜１１２表面にプラズマ照射を施して、第２の層間絶縁膜１１２の表面を改質した改質層により構成することもできる。この場合、保護絶縁膜１１３は、中央部と外周部とで膜厚が略等しくなるように形成してもよく、また第２のエッチング阻止膜１１０と同様に外周部において、中央部よりも膜厚が厚くなるように形成してもよい。

図１４は、半導体装置１００の構成のまた他の例を示す断面図である。ここで、半導体装置１００は、第２の層間絶縁膜１１２を設けない構成とすることもできる。この場合、第２のエッチング阻止膜１１０は、ＣＭＰ時に第１の層間絶縁膜１０８を保護する保護絶縁膜としても機能する。

なお、以上の実施の形態において図示していないが、下層絶縁膜１０２は、複数種の膜の積層構造により構成することができる。たとえば、下層絶縁膜１０２は、低誘電率膜とその上に形成された保護絶縁膜との積層膜とすることができる。さらに、たとえば、下層絶縁膜１０２は、第１の層間絶縁膜１０８、第２のエッチング阻止膜１１０、および第２の層間絶縁膜１１２の積層構造と同様の積層構造により構成することができる。すなわち、下層絶縁膜１０２は、ＳｉＯＣ膜、その改質膜、およびＳｉＯ_２膜がこの順で形成された積層膜により構成することができる。

とくに、下層導電膜１０４が配線である場合、デュアルダマシン配線１２２の配線と同様に、配線溝の形状を半導体ウェハ上の全面にわたって形状のばらつきを低減する必要がある。そのため、下層絶縁膜１０２中にも第２のエッチング阻止膜１１０と同様にエッチングレートを調整するための調整膜を設けることができる。

さらに、下層絶縁膜１０２は、ＳｉＯＣ膜、その改質膜、ＳｉＯＣ膜、およびＳｉＯ_２膜がこの順で積層された積層膜や、ＳｉＯＣ膜、その改質膜、ＳｉＯＣ膜、およびその改質膜がこの順で積層された積層膜により構成することができる（図１３参照）。また、下層絶縁膜１０２は、ＳｉＯＣ膜とその上に形成された改質膜との積層膜とすることもできる（図１４参照）。

本発明の実施の形態における半導体装置の構成を示す断面図である。 半導体基板を模式的に示す平面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態におけるプラズマ処理装置の構成を示す断面模式図である。 プラズマ処理装置の電極間距離と、改質膜の膜厚の分布状態との関係を示す図である。 本発明の実施の形態における調整膜形成時の電極間距離Ｄ_１を算出する手順を示すフローチャートである。 本発明の実施の形態におけるプラズマ処理装置の構成を示す断面模式図である。 本発明の実施の形態におけるプラズマ処理システムの構成を示すブロック図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 従来の半導体装置の製造手順を示す工程断面図である。

符号の説明

１００ 半導体装置
１０１ 半導体基板
１０２ 下層絶縁膜
１０４ 下層導電膜
１０６ 第１のエッチング阻止膜
１０８ 第１の層間絶縁膜
１１０ 第２のエッチング阻止膜
１１０ａ 中央部エッチング阻止膜
１１０ｂ 外周部エッチング阻止膜
１１２ 第２の層間絶縁膜
１１３ 保護絶縁膜
１１４ ビア用レジスト膜
１１６ ビアホール
１１８ 配線用レジスト膜
１２０ 配線溝
１２２ デュアルダマシン配線
２００ プラズマ処理装置
２０２ 下部電極
２０４ 上部電極
２０６ 接地電位
２０８ ＲＦプラズマ源
２１０ ガス導入口
２１２ ガス排出口
２２０ 移動機構
２３０ 制御部
２４０ レシピ記憶部
２５０ プラズマ処理システム

Claims (16)

1. 半導体ウェハ上を絶縁膜で覆い、この絶縁膜に複数の凹部を選択的に形成する工程を有する半導体装置の製造方法であって、
   前記半導体ウェハの位置に応じて厚さが異なるエッチング阻止膜を前記絶縁膜上に形成し、前記エッチング阻止膜を貫通して前記複数の凹部を前記絶縁膜に選択的に形成する半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記エッチング阻止膜を、ウェハの外周部に対応する箇所においてウェハの中央部に対応する箇所よりも膜厚が厚くなるように形成する半導体装置の製造方法。
3. 請求項１または２に記載の半導体装置の製造方法において、
   前記凹部を選択的に形成する工程において、前記エッチング阻止膜および前記絶縁膜を同じエッチングガスを用いてドライエッチングし、当該ドライエッチングにおいて、前記エッチング阻止膜に対するエッチングレートが前記絶縁膜に対するエッチングレートよりも低い半導体装置の製造方法。
4. 請求項１から３いずれかに記載の半導体装置の製造方法において、
   前記絶縁膜の表面にプラズマ照射を施すことにより当該絶縁膜の表面を改質して前記エッチング阻止膜を形成する半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記プラズマ照射は、ヘリウム、アルゴン、窒素、アンモニアおよび水素からなる群から選択されたいずれかの雰囲気内で行う半導体装置の製造方法。
6. 請求項４または５に記載の半導体装置の製造方法において、
   前記凹部は、エッチングにより形成され、
   前記プラズマ照射は、半導体ウェハを搭載する搭載面を有する下層電極および当該下層電極の前記搭載面に対向して配置された上層電極を含み、前記下層電極と前記上層電極との間に電界を印加してプラズマを発生させて前記下層電極の搭載面上に搭載された半導体ウェハへプラズマ処理を行うプラズマ処理装置を用いて行われ、
   前記エッチング阻止膜を、前記下層電極と前記上層電極との電極間距離を調整して、前記複数の凹部を選択的に形成する際のエッチングレートの面内傾向を低減するように、前記プラズマ照射を行う前記エッチングレートが高い位置で膜厚が厚く、前記エッチングレートが低い位置で膜厚が薄くなるように形成する半導体装置の製造方法。
7. 請求項１から６いずれかに記載の半導体装置の製造方法において、
   前記凹部はデュアルダマシン法により形成されるデュアルダマシン構造のビアホールおよび配線溝であって、
   当該凹部を、前記エッチング阻止膜を貫通して複数のビアホールを前記絶縁膜に選択的に形成する第１のエッチング工程と、前記エッチング阻止膜を貫通して前記複数のビアホールに対応するとともに当該ビアホールよりも幅広の複数の配線溝を前記絶縁膜に選択的に形成する第２のエッチング工程と、により形成する半導体装置の製造方法。
8. 半導体ウェハ上に、第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜上に、ウェハの外周部に対応する箇所においてウェハの中央部に対応する箇所よりも膜厚が厚いエッチング阻止膜を形成する工程と、
   前記エッチング阻止膜上に、第２の層間絶縁膜を形成する工程と、
   マスクを用いて、前記第２の層間絶縁膜、前記エッチング阻止膜および前記第１の層間絶縁膜をこの順に選択的にエッチングし、前記第１の層間絶縁膜の前記ウェハの外周部に対応する箇所および前記ウェハの中央部に対応する箇所にそれぞれ凹部を形成する工程と、
   を含む半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   前記第１の層間絶縁膜を形成する工程の前に、前記半導体ウェハ上の前記ウェハの外周部に対応する箇所および前記ウェハの中央部に対応する箇所にそれぞれ形成された下層導電膜上に、下層エッチング阻止膜を形成する工程をさらに含み、
   前記第１の層間絶縁膜を形成する工程において、前記第１の層間絶縁膜を前記下層エッチング阻止膜上に形成し、
   前記凹部を形成する工程において当該凹部はデュアルダマシン法により形成されるデュアルダマシン構造のビアホールおよび配線溝であって、当該工程は、前記第２の層間絶縁膜、前記エッチング阻止膜、前記第１の層間絶縁膜、および前記下層エッチング阻止膜を貫通して前記下層導電膜に達するビアホールを前記ウェハの外周部に対応する箇所および前記ウェハの中央部に対応する箇所にそれぞれ形成する工程と、当該ビアホールに連続するとともに前記第２の層間絶縁膜および前記エッチング阻止膜を貫通して前記第１の層間絶縁膜の途中で終端している配線溝を前記ウェハの外周部に対応する箇所および前記ウェハの中央部に対応する箇所にそれぞれ形成する工程と、を含む半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記ビアホールを形成する工程により前記ビアホールを形成した後に、前記配線溝を形成する工程を行う半導体装置の製造方法。
11. 請求項８から１０いずれかに記載の半導体装置の製造方法において、
    前記エッチング阻止膜を形成する工程において、前記エッチング阻止膜は前記第１の層間絶縁膜の表面にプラズマ照射を施すことにより形成され、
    当該プラズマ照射は、半導体ウェハを搭載する搭載面を有する下層電極および当該下層電極の前記搭載面に対向して配置された上層電極を含み、前記下層電極と前記上層電極との間に電界を印加してプラズマを発生させて前記下層電極の搭載面上に搭載された半導体ウェハへプラズマ処理を行うプラズマ処理装置を用い、前記下層電極と前記上層電極とを、ウェハ外周部におけるプラズマ処理強度がウェハ中央部におけるプラズマ処理強度よりも高くなるように設定された第１の距離を隔てて配置して行われる半導体装置の製造方法。
12. 半導体ウェハを搭載する搭載面を有する下層電極および当該下層電極の搭載面に対向して配置された上層電極を含み、前記下層電極と前記上層電極との間に電界を印加してプラズマを発生させて前記下層電極の搭載面上に搭載された半導体ウェハへプラズマ処理を行うプラズマ処理装置であって、
    前記下層電極上に載置され、表面に第１の絶縁膜が形成された半導体ウェハの表面にプラズマ照射を施して前記第１の絶縁膜表面を改質して改質層を形成する際に、半導体ウェハ外周部におけるプラズマ処理強度が半導体ウェハ中央部におけるプラズマ処理強度よりも高くなるように設定された第１の距離を隔てて前記下層電極と前記上層電極とが配置されたプラズマ処理装置。
13. 請求項１２に記載のプラズマ処理装置において、前記第１の距離は、３００ｍｉｌｓ以下であるプラズマ処理装置。
14. 請求項１２または１３に記載のプラズマ処理装置を用いて半導体装置を製造する方法であって、
    前記下層電極上に、表面に絶縁膜が形成された半導体ウェハを載置するとともに、前記第１の距離を隔てて前記下層電極と前記上層電極とを配置する工程と、
    前記下層電極と前記上層電極とを前記第１の距離を隔てて配置した状態で前記絶縁膜の表面にプラズマ照射を施して当該絶縁膜表面を改質し、前記絶縁膜上に、前記ウェハの外周部に対応する箇所においてウェハの中央部に対応する箇所よりも膜厚が厚いエッチング阻止膜を形成する工程と、
    を含む半導体装置の製造方法。
15. 請求項１４に記載の半導体装置の製造方法において、
    前記絶縁膜表面を改質する工程に引き続き、前記プラズマ処理装置内で前記エッチング阻止膜上に第２の絶縁膜を形成する工程と、
    をさらに含む半導体装置の製造方法。
16. 請求項１５に記載の半導体装置の製造方法において、
    前記第２の絶縁膜を形成する工程の前に、前記プラズマ処理装置において前記第１の距離とは異なる第２の距離を隔てて前記下層電極と前記上層電極とを配置する工程をさらに含み、
    前記第２の絶縁膜を形成する工程において、前記下層電極と前記上層電極とを前記第２の距離を隔てて配置した状態で、前記第２の絶縁膜を形成する半導体装置の製造方法。
    

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