KR960026845A - 반도체 디램 셀 제조방법 - Google Patents
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Abstract
본 요약은 고집적 반도체소자의 디램(DRAM) 셀 제조방법에 관한 것으로 게이트전극 측벽에 산화막 스페이서를 형성할 때 절연분리 산화막의 버즈 빅(bird's beak)일부가 식각되어 실리콘 표면 소오스/드레인 접합의 에지(edge) 부분에서 손상이 발생하는 것을 방지하기 위하여 산화막 스페이서를 형성한 다음, 저농도 불순물을 이온주입하거나, 게이트 전극을 형성한 후 저농도 불순물 이온을 1차 주입하고, 게이트 전극의 측벽에 산화막 스페이서를 형성한 후 저농도 불순물 이온을 2차주임함으로써, 소오스/드레인 접합 프로파일이 개선되어 누설전류를 감소시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4A도 내지 제4D도와 제5D도는 제1도의 절단선 가-가 와 ‘나-나’의 단면을 본 발명의 제1실시예에 의해 디램 셀 제조방법의 단계를 도시하는 단면도.
Claims (10)
- 반도체 디램 셀 제조공정에서, 실리콘 기판에 절연 분리 산화막을 성장시키고, 게이트산화막, 게이트전극 및 스페이서 산화막을 형성하는 단계와, 제1저농도 불순물 이온을 노출된 기판으로 주입하는 단계와, 제1층간 절연막을 증착한 후, 비트라인 콘택홀을 형성하고, 비트라인을 형성하는 단계와, 제2층간 절연막을 형성하고, 전하보존전극용 콘택홀을 형성하고, 전하보존전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디램 셀 제조방법.
- 제1항에 있어서, 저농도 불순물 이온은 인(P)으로 60에서 150KeV의 에너지로 주입하는 것을 특징으로 하는 디램 셀 제조방법.
- 제1항에 있어서, 저농도 불순물 이온은 인(P)으로, 1.0E13/㎠ 내지 3.0E13/㎠ 의 도즈량으로 주입하는 것을 특징으로 디램 셀 제조방법.
- 제1항에 있어서, 상기 비트라인 전극 및 전하보존전극에 높게 도핑된 불순물을 열처리 공정으로 기판에 확산시켜 소오스/드레인 확산영역을 형성하는 것을 특징으로 하는 디램 셀 제조방법.
- 반도체 지램 셀 제조공정에서, 실리콘 기판에 절연 분리 산화막을 성장시키고, 게이트산화막, 게이트전극을 형성하는 단계와, 저농도 불순물 이온을 노출된 기판으로 1차 이온 주입하는 단계와, 상기 게이트전극 측벽에 스페이서 산화막을 형성하는 단계와, 저농도 불순물 이온을 노출된 기판으로 2차 이온 주입하는 단계와, 제1층간 절연막을 증착한 후, 비트라인 콘택홀을 형성하고, 비트라인을 형성하는 단계와, 제2층간 절연막을 형성하고, 전하보존전극용 콘택홀을 형성하고, 전하보존전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디램 셀 제조방법.
- 제5항에 있어서, 상기 1차 이온주입하는 저농도 불순물 이온은 인(P)으로 20에서 60KeV의 에너지로 주입하는 것을 특징으로 하는 디램 셀 제조방법.
- 제5항에 있어서, 상기 1차 이온주입하는 저농도 불순물 이온은 인(P)으로 1.0E13/㎠ 내지 3.0E13/㎠의 도즈량으로 주입하는 것을 특징으로 하는 디램 셀 제조방법.
- 제5항에 있어서, 상기 2차 이온주입하는 저농도 불순물 이온은 인(P)으로 15에서 60KeV의 에너지로 주입하는 것을 특징으로 하는 디램 셀 제조방법.
- 제5항에 있어서, 상기 2차 이온주입하는 저농도 불순물 이온은 인(P)으로 1.0E13/㎠내지 1.0E13/㎠의 도즈량으로 주입하는 것을 특징으로 디램 셀 제조방법.
- 제5항에 있어서, 상기 비트라인 전극 및 전하보존전극에 높게 도핑된 불순물을 열처리 공정으로 기판에 확산시켜 소오스/드레인 확산 영역을 형성하는 것을 특징으로 하는 반도체 디램 셀 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR1019940039020A KR960026845A (ko) | 1994-12-29 | 1994-12-29 | 반도체 디램 셀 제조방법 |
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1994
- 1994-12-29 KR KR1019940039020A patent/KR960026845A/ko not_active Application Discontinuation
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