TW530409B - Semiconductor memory device and its manufacturing method - Google Patents

Description

530409 A7 B7 經濟部智慧財產局員工消费合作社印一·Γ<- 五、發明說明（1 ) (本發明所屬之技術領域） 本發明係有關於例如6個電晶體構成的S R A Μ等記 憶單元爲C Μ 0 S構造的半導體記憶裝置及其製造方法。 特別是本發明有關於一種可以減低電晶體特性因爲圖案的 對位偏移所導致之變動，改善因爲配線之底電阻化所影響 到記憶單元特性，又可以加大用於連接單元內部之記憶節 點配線層之配置的自由度’縮小面積的半導體記憶裝置以 及記憶節點配線層可以接近配置之半導體記憶裝置的製造 方法。 (習知技術） S R A Μ單元一般而言係由正反器、根據字元線的施 加電壓來控制導通/不導通，而決定是否要將正反器的2 個記憶節點連接到位元線的2個電晶體（字元電晶體）所 構成，根據正反器之負載元件的不同，大致上分成Μ〇S 電晶體負載型與高電阻負載型等2種。其中，μ〇S電晶 體負載型成爲6個電晶體構造’而根據負載電晶體的種類 ，已知有Ρ通道之MOS電晶體（以下稱爲pM〇s)負 載型，T F T ( Thin Film Transistor )負載型。 習知技術1 第8 0圖係表習知之pM〇S負載型s RaM單元之 配置圖案例的平面圖。第8 0圖係表在形成電晶體之閘極 後的情形’而省略了單元內部連接線以及位元線等的上層 本紙張义度適用中0 Η家標準（CNS)A·丨規格（210 X 297公坌） - 請 先 閱 讀 背 © 之 注 意 事 項

填’亭裝 尽 . 頁I w I I 訂 Φ 530409 A7 經濟部智慧財產局員工消费合作社印製 ______B7 _五、發明說明（2 ) 配線層。取代此’第8 0圖則將被上層配線層所連接之部 分彼此的結線重疊於圖案圖加以表示。 在第80圖中，300爲PMOS負載型的SRAM 單元’ 302a ’ 302b爲形成有具有n型通道之 Μ〇S電晶體（以下稱爲η Μ〇S )的ρ型主動領域， 3〇4a ，304b爲形成有pM〇S的η型的主動領域 ，該主動領域302a ，302b ，3〇4a ，3〇4b 的周圍，則例如藉由L〇C〇S或是溝（trech )成爲元件 分離絕緣領域。 在該習知的SRAM單元30 0中，2個ρ型主動領 域3 0 2 a ’ 3 0 2 b分別平面形狀大約呈直角地朝外側 彎曲，而在挾著該彎曲部的兩側形成驅動電晶體Q η 1 ( 或Qn2)與字元電晶體Qn3 (或Qn4)。兼作爲字 元電晶體Q η 3與Q η 4之多的閘（poly - Si Gate )極的 字元線W L，則被配線成大約相對於2個ρ型主動領域 3〇2a ，3〇2b雙方呈直交，且在第80圖的橫方向 貫穿單元之間。亦即，共同閘線3 0 6 a相對於ρ型主動 領域直交於第8 0圖的縱方向，又在同樣的方向上，共同 閘線3 0 6 b則相對於ρ型主動領域3 0 2 b呈直交。 該些共同閘線3 0 6 a ，3 0 6 b則分別與η型主動 領域3 0 4 a ，3 0 4 b呈直交。藉此，則在η型主動領 域3 0 4 a ，3 0 4 b分別形成ρ型Μ〇S (負載電晶體 Q ρ 1或Q Ρ 2 )。藉由該負載電晶體Q ρ 1與上述驅動 電晶體Q η 1而構成第1反相器，同樣地，則藉由負載電

請 先 閱 讀 背 面 之 注 意 事 項 #! 填 寫裝 本衣 頁I

I I I 1 丁 I I I Φ 木紙張尺度適用中國0家標準（CNS)A丨規格（210 X 297公坌） ^5^· 530409 Λ7 B7 五、發明說明（4) ，該串聯連接點與其他之反相器輸入的連接以及電源電壓 V C C的供給線，共同電位V S S的供給線與位元線，則 分別各由第2層的多砂層，第3層的多金屬砂化物層，以 及第4層的金屬配線所達成。 (本發明所想要解決的課題） 但是，一般而言，在進行半導體記憶裝置的高積體化 、大容量時，則必須使圖案的形成微細化。該圖案的形成 的微細化，主要是藉由圖案本身的微細形成、減少在不同 圖案之間，因爲光罩的對位所產生的偏移量，以及導入圖 案間的對位偏移不會成爲問題的自我整合形成技術而達成 〇 現在，前者的圖案本身的微細化，除了改良光阻材料 以及將該光阻材料應用在圖案轉印掩罩上時之配線等的加 工精度外，其曝光裝置的光源，則藉由從g射線、：射線 變成K r F準分子（excimer )雷射、A r F準分子雷射， 更者X射線而達成。 另一方面，有關後者之圖案間的對位偏移，則藉著利 用自我整合形成技術，可以確保高的特性以及信賴性，且 能大幅地減少對位偏移量。但是在實際的裝置製造中，能 夠進進行自我整合形成技術的過程乃有限。而在其他的過 程中，圖案間的對位偏移量乃與曝光裝置的機械精度有關 ’而現貫狀況是由於機械精度無法大幅度的提闻’因此吾亥 對合偏移的削減並不能夠係圖案本身微細化般地進展。 本紙張尺度適用中Θ S孓找準（CNS)A.丨规格（210 X 297公癸） 請 先 閱 讀 背 © 之 注 意 事 項 再 填 營裝

頁 I 一 I I 訂 經濟部智慧財產局員工消f合作社印製 530409 Α7 Β7 經濟部智慧財產局員工消t合作社印製 五、發明說明（5) 因此，特別是不適用自我整合技術的過程，則即使是 發生圖案間的對位偏移，由特性以及信賴性等來看，乃要 求一不會發生問題的圖案設計。 但是，在第8 0圖以及第8 1圖所示之上述的習知技 術1以及2的S R A Μ單元中，並未有已經充分地考慮到 該圖案間之對位偏移之情形的技術。 例如在第8 0圖所示之習知技術1的S R A Μ單元 3〇〇中，用來形成nM〇S的ρ型主動領域3〇2a ， 3〇2 b則朝外側彎曲，而僅管在掩罩上的圖案成爲一由 矩形組合而成的圖案，則實際上所完成的圖案，則如圖所 示，其角部乃大大地變圓而發生變形。而此乃是在利用掩 罩圖案，在光阻膜上實施曝光（圖案轉印）時，則當爲藉 由留下光阻膜而形成圖案時，係由光強度過剩所引起，而 當爲藉由除去光阻膜而形成圖案時，係由光強度不足所引 起。具體的圖例，即是會有驅動電晶體Q η 1 ，Q η 2的 閘寬（與通道電流方向呈直交之重疊尺寸）增加，而字元 電晶體Q η 3，Q η 4的閘寬減少的傾向。 又，除了該圖案變形外，ρ型主動領域3 0 2 a ， 3 0 2 b的圖案本身也會彎曲，而當在其上形成閘極（此 時爲字元線W L以及共同閘線3 0 6 a ，3 0 6 b )時， 則電晶體尺寸（通道形成領域的大小）會隨著其光罩的對 位偏移而變動。 例如，在第8 0圖中，當共同閘線3 0 6 a ， 3 0 6 b等的閘圖案，相對於ρ型主動領域3 0 2 a ， 請 先 閱 讀 背 意 事 項 ί

I裝 頁I 訂 Φ 本紙張尺度適用中0國家標準（CNS)Al規格（210 X 297 d ) -a- 530409 Α7 --Β7 五、發明說明（6) 3〇2 b的圖案（實際爲L〇C〇S圖案）向右方偏移時 ’則驅動電晶體Q η 2的閘寬會變小，而驅動電晶體 Q η 1的閘寬會變大。相反地，當閘圖案向左方偏移時， 則驅動電晶體Q η 1的閘寬會變小，而驅動電晶體q η 2 的閘寬會變大。藉此，不管是那種情況，構成正反器的2 個反相器特性不會相同，因此，正反器的安定性，更者， S R A Μ記憶單元的資料保持特性也會變差。 又，當閘圖案朝下方偏移時，則字元電晶體Q η 3， Q η 4的閘寬均會變小，藉此，在S R A Μ記憶單元進行 讀取或是寫入時，則特別在以低的電位位準的保持的低節 點（Low Node )側，從位元線到字元電晶體、記憶節點、 驅動電晶體、共同電位供給線之單元電流的電流路徑的電 阻會變大，因此，讀取或寫入的動作會變慢。相反地，當 閘圖案朝上方偏移時，則雖然該第8 0圖所示的單元不會 有問題，但是對於挾著位元接點，而呈上下對稱被配置之 與第8 0圖之上側相鄰的單元而言，則會發生與在上述第 8〇圖中，閘圖案朝下方偏移時同樣的情況，結果，單元 電流路徑的電阻會變大，而導致讀取或寫入動作變慢。 如此般，當η Μ〇S側的尺寸變化，亦即，驅動電晶 體與字元電晶體的尺寸相對變化時，則單元特性（資料保 持特性、高速性等）也會變差。 上述圖案的對位偏移量會因爲在晶圓內的位置（例如 在各晶片）而一點一點地變化’因此，其特性變化也會因 爲在晶圓內的位置而變化’而此在記憶單元陣列內，或是 本紙張尺度適用中a S家標準（CNS)A·丨規格（210 X 297公坌） 請 先 閱 讀 背 之 注 意 事 項

填， !裝 頁 I I I 訂 經濟部智慧財產局員工消费合作社印製 530409 Λ7 _ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（7) 晶片之間會造成半導體製品的特性變動。 由電晶體尺寸所造成之特性的惡化以及變動的問題， 則也會在第8 1圖所示之分裂字元線型S R A Μ單元中產 生。 該分裂字元線型S R A Μ單元3 1 0，主動領域 3 1 2 ，3 1 4乃會在相鄰的單元之間被共同連接，由於 該共同連接部分相對於其他的部分彎曲，因此，與彎曲部 相鄰的驅動電晶體Q η 1 ，Q η 2與負載電晶體Q ρ 1 ， Q Ρ 2雙方，都會有尺寸變化的問題。特別是該種 S R A Μ單元對於在位元線配線方向上的對位偏差極敏感 ’而容易在反相器之間產生變動。此時，該記憶單元的資 料保持特性會變差，而導致讀取或寫入速度降低。 上述特性的惡化以及變動的間題，雖然藉由使閘極充 分離開主動領域之彎曲點而可以避免，但是如此會導致單 元面積增加，而並不好。 但是，以往是以金屬配線層來形成電源電壓供給線， 例如如第8 1圖所示，必須要以與L〇C〇S或第1層的 多矽配線（字元線W L 1 ，W L 2或共同閘線3 1 6 a ， 3 1 6 b )相同程度的間距進行電源電壓供給線的配線。 此時，在實施高解析度圖案時，雖然使光阻膜厚變薄，但 由於必須要確保在蝕刻後的光阻膜殘留厚度，因此，成爲 電源電壓供給線的金屬配線層的膜厚不能夠太厚。例如， 當與L〇C〇S或形成第1層的多矽配線時同樣地將此時 的光阻膜厚設成0 . 7 // m時，則成爲電源電壓供給線之 (請先間讀背面之注意事項角填寫本頁)

裝 訂i % 本紙張尺度適用中國國家標芈（CNS)A丨規烙（21ϋ χ297公坌） -10 - 530409 A7 ___ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8) 金屬配線層的膜厚必須要在2 0 0 nm以下。 但是對於在2 0 0 n m以下的薄的金屬配線層而言， 由電子遷移（E Μ )耐性的觀點來看，配線材料被限定在 T i系，結果會造成無法降低電源電壓供給線之配線電阻 的問題。 爲了要避免該問題，當想要以低電阻的A 1來形成金 屬配線時，則被積層在A 1之上下的防止反射膜以及包含 障壁金屬（barrier metal )在內之金屬配線的金屬膜厚，則 由E Μ耐性的觀點來看，則不得不設成4 0 0 n m。此時 ，必須要將實施配線層圖案時的光阻膜厚設爲在對第1層 的多矽實施圖案時的2倍以上（例如1 . 4 μ m以上）。 因此，A 1配線層的間距必須要加大到第1層的多矽層的 1 · 5倍左右。 例如’在第8 1圖的例中，當假設在X y方向的單元 尺寸相同時，則在可以配置4個第1層的多矽層的相同之 單元的一邊的尺寸，藉由A 1配線層，而只能配置2 . 5 個的第4層的金屬配線層則顯得相當的不合理。 在該第8 1圖的單元圖案中，在位元線方向上的單元 尺寸係由第1層的多矽層所構成，而只要是其微細化無進 展，則很難進一步地縮小尺寸。 另一方面，在字元線方向的單元尺寸係由第2層以後 的上層配線層的間距所決定。因此，在推動電源電壓供給 線的低電阻化時，則如上所述，在配線的材料以及間距會 有限制’而無法進一步地使配線多層化。但是，配線的多 本紙張尺度適用中國國家β準（CNS)Al规格（210 公坌） 裝--- (請先閱讀背面之注意事項再填寫本頁)

訂---- 一 530409 Λ7 ___ Β7 五、發明說明（9) 層化’不只是會使得製程複雜化，也會使得因爲縮小單元 尺寸而減低成本的效果受到顯著影響、或是反而會增加成 本，因此並不好。

本發明即有鑑於此一情況，其目的在於提供一種可以 一邊有效地抑制記憶單元面積的增加、或是一邊相反地縮 小，而一邊有效地防止因爲在形成閘時之圖案偏移所導致 之特性惡化，更者可以使得電源電壓供給線低電阻化之單 元圖案以及單元（c e 1 1 )構造的半導體記憶裝置。 又，本發明之其他的目的在於提供一種特別針對節點 配線的間距，藉由改變其成形方法而能夠縮小之半導體記 憶裝置之製造方法。 〔解決課題的手段〕 Φ 爲了要解決上述習知技術的問題’而達到上述目的’ 與本發明之第1觀點有關的半導體記憶裝置’其主要針對 -在各記憶單元具有第1導電型的第1電晶體與第2導電 型的第2電晶體的半導體記憶裝置’其特徵在於： 經濟部智慧財產局員工消費合作社印製 形成有上述第1電晶體之通道的第1主動領域與形成 有上述第2電晶體之通道的第2主動領域’則被配置成使 電晶體之通道電流方向在各記憶單元內互相成爲平行’且 在與上述通道電流方向呈垂直相交之方向上的相鄰的記憶 單元之間彼此被分離。 該電晶體主動領域的配置圖案’係適合於一讓0型的 驅動電晶體串聯連接，且讓不同的2個字元線與其兩端分 本紙張尺度適用中S 0家標準（CNS)A·丨規格（21ϋ X 297公.¾ ) 530409 Λ7 ___B7_ 五、發明說明（1(3 ) 別直交，而配置之所謂的分裂字元線型s R A Μ單元。 又，與本發明之第2觀點有關之半導體記憶裝置，其 主要係針對一在各記憶單元具有分別由被串聯連接到第1 電源電壓供給線與第2電源電壓供給線之間，且閘極被共 同連接的第1導電型的驅動電晶體與第2導電型的負載電 晶體所構成，而輸入與輸出呈交叉被連接的2個反相器的 半導體記憶裝置，其特徵在於： 上述第1電源電壓供給線及/或第2電源電壓供給線 ，係由以導電材料埋入層間絕緣膜之貫穿溝內的溝配線所 形成。 該半導體記憶裝置，除了分裂字元線型S R A Μ外， 也可以廣泛地被應用在只有1條字元線的S R A Μ單元等 〇 與本發明之第3觀點有關的半導體記憶裝置，其主要 經濟部智慧財產局員工消費合作社印製 供電的構 接連的 雜 來 2 接所 連被線 個 到第連體 被別元 一 到給同晶 別分字 另 接供共電；分則之 述 連來被載 π 則域同 上 聯用極負^ 域領不 ， 串與閘的 Μ 領質到 者 被線且型is質雜接 一 由給，電2{雜的連 中 別供間導^2的個被 其 分壓之 2iδ者一別，的 : 電線第iii一另分體體 有源給與被中而fi晶晶 具電供體 Η 其，閘電電 內 1 壓晶交之入且元元 元第電電呈極輸，字字 單的源動出汲各線的個 憶壓電驅輸或的元型 2 記電 的與極器位電述 各源第型入源相的導上 在電的電輸爲反同 1 對 1 1 壓導而成述不第i-t 對第電 1 ， 上到個 針給源第成 到接 2 -13 - 本紙張尺度適用令0國家標準（CNS)/\丨规格（21〇χ，7公坌） 530409 Λ7 ___ _ Β7 五、發明說明（11) 質領域，則經由在字元線方向長的位元線連接配線層，被 連接到上層的位元線的半導體記憶裝置，其特徵在於： 上述第1電源電壓供給線及/或第2電源電壓供給線 ，上述位元線連接配線層，則分別同樣由以導電材料埋入 層間絕緣層之貫穿溝內的溝配線所構成。 該半導體記憶裝置則適合於分裂字元線型S R A Μ單 元。 與本發明之第4觀點有關的半導體記憶裝置，其主要 針對一在各記憶單元具有分別由被串聯連接在用來供給第 1電源電壓的第1電源電壓供給線與供給第2電源電壓之 第2電源電壓供給線之間，且閘極共同被連接之第1導電 型的驅動電晶體與第2導電型之負載電晶體所構成，而輸 入與輸出呈交叉被連接的2個反相器的半導體記憶裝置， 其特徵在於： 在成爲上述驅動電晶體以及上述負載電晶體之源極或 汲極的雜質領域中，具有接於被供給有上述第1或第2電 源電壓之雜質領域上，而被埋入到第1層間絕緣層的第1 埋入導電層及； 接於該第1埋入導電層上，而被埋入到第2層間絕緣 層的第2埋入導電層。 該半導體記憶裝置，除了分裂字元線型s R Α Μ單元 外，也可以廣泛地應用到1條字元線的s R Α Μ單元等。 與本發明之第5觀點有關之半導體記憶裝置，係在上 述第4觀點的半導體記憶裝置中’上述第2埋入導電層’ 本紙張尺度適用中國國家標準（CNS)AI规格（210x297公坌） 請 先 閱 讀 背 面 意 事 項 再 填 寫 本 頁 經濟部智慧財產局員工消費合作社印奴 經濟部智慧財產局員工消f合作社印裂 530409 Α7 -- B? 五、發明說明（12) 係當作上述第1或第2電源電壓供給線’係一以導電材料 埋入在第2層間絕緣層內的貫穿溝內的溝配線。 該半導體記憶裝置，除了分裂字元線型S RAM單元 外，也可以廣泛地應用到只有1條字元線的S R A Μ單元 等。 與本發明之第6觀點有關之半導體記憶裝置，其主要 針對一在各記憶單元具有被串聯連接到第1電源電壓供給 線與第2電源電壓供給線之間，且閘極被共同連接的第1 導電型的驅動電晶體與第2導電型的負載電晶體所構成， 而輸入與輸出呈交叉被連接的2個反相器的半導體記憶裝 置，其特徵在於： 上述第1以及第2電源電壓供給線的其中一者係由以 導電材料埋入層間絕緣膜之貫穿溝內的溝配線所構成， 上述第1以及第2電源電壓供給線的另一者係由位在 上述溝配線之上層的配線層所構成，且在與該另一個電源 電壓供給線之配線方向呈垂直方向上的相鄰的記憶單元之 間被共用連接。 該半導體記憶裝置適合於分裂字元線S R A Μ單元。 以上之本發明的半導體記憶裝置，其中Ρ型與η型的 2個電晶體主動領域，在單元內，係與電晶體之通道電流 方向呈平行地被配置。具體地說，ρ型與η型的2個電晶 體主動領域，可以由例如平行被配置之單純的矩形圖案、 或是設有段差，而改變字元電晶體與驅動電晶體之_寬之 大略矩形狀的圖案所構成。 本紙張尺度適用中0 0家標準（CNS)A·丨規格（21ϋ X 297公;g ) (請先閱讀背面之注意事項再填寫本頁)

530409 Α7 Β7 五、發明說明（13) 又，本發明之半導體記憶裝置’電晶體主動領域’係 在與其配置方向呈直交之相鄰單元之間被分離’不具有以 往的彎曲部。因此’電晶體的尺寸（聞極圖案與主動領域 之重疊領域的尺寸），因爲在闌極圖案重疊在已經形成之 主動領域之圖案時的對位偏移’則會在電晶體之間一樣地 變化。不僅是在X y方向上之圖案偏移，即使是產生旋轉 偏移（Θ偏移）’電晶體的尺寸也會一樣地變化。因此’ 在單元內的電晶體特性’不會因爲圖案間的對位偏移而產 生不平衡。 又，在本發明之半導體記憶裝置中’電源電壓供給線 係由被埋入到層間絕緣膜內的溝配線所形成’該溝配線的 厚度可以與層間絕緣膜的厚度（例如4 0 0 n m以上）相 同，而較金屬配線爲厚。又’電源電壓供給線的材料，可 以選擇電阻率較T i系材料爲小的W系材料等。更者，藉 著將電源電壓供給線設成溝配線，因此，根據單元圖案， 大多在其周圍具有電源電壓供給線之擴寬餘地。 又，本發明之半導體記憶裝置，在例如S R A Μ單元 之節點配線等之下方，電源電壓供給線與應供給電源電壓 之雜質領域的接點構造，係由2層的埋入導電層所構成。 具體地說，下層之第1埋入導電層係由溝配線所構成，而 上層的第2埋入導電層係由作爲電源電壓供給線的溝配線 所構成。又，第2埋入導電層也可以由用於將第1埋入導 電層（溝配線層）與更上層之電源電壓供給線連接的溝配 線層或插塞等所構成。 本纸張尺度適用中國0家檔準（CNS)A‘l規格（210 X 297公坌） (請先閱讀背面之注意事項再填寫本頁) 裝 訂--------- 經濟部智慧財產局員工消f合作社印一π 530409 A7 五、發明說明（14) 一般而言’在S R A Μ單元中的2個節點配線層，則 必須要在有限的空間內互相進行從其中一個共同閘線側到 另一個共同閘線的配線。又當必須要考慮到對另一個共同 閘線進行電氣連接的節點接點（n〇de c〇ntact )時，則大多 沒有一可以進行記憶節點配線層之配線的空間餘地。 利用本發明之半導體記憶裝置中的上述接點構造，當 將由溝配線所形成的第1埋入導電層與第2埋入導電層之 連接位置在單元內配置在更外側時，則在上述雜質領域上 方會產生節點配線的配線餘地。亦即，節點配線層的配線 空間會朝外側被擴大。因此，節點配線層即不會被將電源 電壓供給到電晶體的電源線接點或接地線接點所阻礙。而 變得容易配置。又，若將節點配線層的間距設成與以往相 同時，則該部分會產生使主動領域間之空間變窄的餘地。 與本發明之第7觀點有關之半導體記憶裝置，其主要 針對一在各記憶單元內具有：分別由被串聯連接到到來供 給第1電源電壓的第1電源電壓供給線與用來供給第2電 源電壓的第2電源電壓供給線之間，且閘極被共同連接的 第1導電型的驅動電晶體與第2導電型的負載電晶體所構 成，而輸入與輸出呈交叉被連接的2個反相器的半導體記 憶裝置，其特徵在於； 在用來使上述2個反相器之輸入與輸出互相連接的2 個節點配線中的其中一個節點配線，係由與構成另一個節 點配線的配線層相同階層的配線層’以及在該配線層上， 以同一圖案所形成，而蝕刻速度較位在其正下方之配線層 本紙張义度適用中國國家標準（CNS)A丨规格（210 X 297公t ) 請 先 閱 讀 背 面 之 注 意 事 項

填， 寫裝 本衣 頁I 訂 經濟部智慧財產局員工消f合作社印製 530409 Λ7 Β7 經濟部智慧財產局員工消f合作社印® 五、發明說明（15) 爲慢的蝕刻掩罩層所構成。 又，本發明之半導體記憶裝置之製造方法，其主要針 對一在各記憶單元具有分別由被串聯連接到用來供給第1 電源電壓的第1電源電壓供給線與用來供給第2電源電壓 之第2電源電壓供給線之間，且閘極被共同連接之第1導 電型的驅動電晶體與第2導電型的負載電晶體所構成，而 輸入與輸出呈交叉被連接的2個反相器的半導體記憶裝置 的製造方法，其特徵在於： 在形成使上述2個反相器之輸入與輸出彼此連接的第 1以及第2節點配線時，會依序整面地形成成爲節點配線 的導電膜與飩刻速度較該導電膜慢的膜， 以上述第1節點配線的圖案來加工上述蝕刻速度慢的 膜，而形成蝕刻掩罩層， 根據所形成之上述蝕刻掩罩層，一邊保護位在正下方 的上述導電膜部分，而一邊藉由上述第2節點配線的圖案 針對上述導電層加工，而形成上述第1以及第2節點配線 〇 本發明之半導體記憶裝置及其製造方法，相較於利用 單一的光罩一次形成2個節點配線的習知方法，所利用之 節點配線圖案的間距會被緩和、或是可以使2個節點配線 間的分離空間變窄。 (發明之實施形態） 以下以由6個電晶體構成的p Μ〇S負載型S R A Μ (請先閱讀背面之注意事項再填寫本頁) 裝 n ϋ· n in ·1 βϋ i·-· n i I— s in tmi «ϋ 訂. -I _ 本紙張尺度適用中0囤家標準（CNS)A.丨規格（210 x 297公坌） 530409 Α7 Β7 五、發明說明（16) 單元爲例，一邊參照圖面，一邊詳細地說明本發明之半導 體裝置的實施形態。 第1圖係表本發明之實施形態之P Μ〇S負載型 S RAM單元的電路圖。 在第1圖中，係爲具有η型通道的Μ〇S電晶體（以 下稱爲“ η Μ〇S ” ）的Q η 1與Q η 2爲驅動電晶體， 而作爲具有Ρ通道的Μ〇S電晶體（以下稱爲“ Ρ Μ〇S ”）的Q ρ 1與Q Ρ 2爲負載電晶體，藉此而構成一輸入 互相交叉，而其中一個輸入被連接到另一個輸出’而另一 個輸入則被連接到其中一個輸出的2個反相器（正反器） 。又作爲η Μ〇S的Q η 3與Q η 4，則表示根據字元線 W L 1 ，W L 2的施加電壓，來控制是否要將各反相器的 連接點（記憶節點N D 1 ，N D 2 )連接到位元線B L 1 ，B L 2的字元電晶體。該單元構造如同一般，因此在此 省略說明其詳細之連接關係。 經濟部智慧財產局員工消t合作社印？Η 該ρ Μ〇S負載型S R A Μ單元，則將~側的位元線 B L 1設爲高電位，經由字元線W L 1 ，W L 2 ，將一定 的電壓施加在字元電晶體Q η 3 ，Q η 4上，而讓2個電 晶體Q η 3 ，Q η 4成爲Ο Ν狀態，使電荷積蓄在記憶節 點N D 1 ，N D 2。當一側的記憶節點成爲“ Η ”位準時 ，則正反器構造的特徵，即是使另一個記憶節點成爲“ L · ”位準，而使驅動電晶體Q η 1 ，Q η 2以及負載電晶體 Q ρ 1 ，Q Ρ 2動作。例如，當記憶節點N D 1爲“ Η ” ，而記憶節點N D 2爲“ L ”時，則電晶體Q η 2與 -19- 本纸張尺度適用中0 0家標準（CNS)A.丨規恪（210x297公發） 530409 A7 _ _ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（17) Q P 1成爲〇N狀態，電晶體Q η 1與Q η 2成爲〇F F 狀態，記憶節點N D 1則從電源電壓V C C的供給線接受 電荷，而記憶節點N D 1則持續地被維持在接地電位。相 反地，當位元線B L 1的電位爲“ L ”時，藉著將字元電 晶體Q η 3設爲〇Ν狀態，而使記憶節點N D 1強制地移 到“ L ” ，或是當位元線B L 2的電位爲“ Η ”時，藉著 將字元電晶體Q η 4設爲〇Ν狀態，使記憶節點N D 2強 制地移到“ Η ” ，如此，電晶體Q η 1 ，Q η 2 ，Q ρ 1 ，Q ρ 2全部會反轉，記憶節點N D 2會從電源電壓 V C C的供給線接受電荷之供給，而使記憶節點N D 1維 持在接地電位。如此，藉由正反器來維持電荷’可以呈靜 態地將電荷維持在記憶節點N D 1 ，N D 2，而使該電位 爲“ L ”或是“ Η ”分別對應於“ 〇 ”與“ 1 ”的資料， 而能夠以在單元內的6個電晶體來記憶該資料。 第2圖係表本發明所適用之6個電晶體型S RAM單 元的說明圖，係表在形成第1接點後的圖案圖。 如第2圖（a )所示的形式A ’形成有η Μ〇S的ρ 型主動領域，形成有ρ Μ 0 S的η型主動領域’則分別在 單元內被分離爲2。又，2個Ρ型主動領域呈彎曲，藉由 均與同一個字元線直交，而形成字兀電晶體。共同電位 V S S則由2個1 0型主動領域的外側端所供給。同樣地 ，電源電壓V C C，則由2個η型雜質領域的外側所供給 如第2圖（b )所示的形式Β ’若相較於型式Α Ρ 請 先 閱 讀 背 之 注 意 事 項 再 填 ^5裝

頁 I I I 訂 本紙張尺度過用中0 S家標準（CNS)A丨规格（210 X 297公坌） -20 - 530409 經濟部智慧財產局員工消t合作社印製 A7 B7 五、發明說明（18 ) 型主動領域以及η型主動領域爲單一，而從各自的中央部 供給共同電位V S S或電源電壓V C C。 如第2圖（d )所示的形式D，只有第1層的多矽層 進行節點配線，且呈平行線狀地被配置，因此，若相較於 型式A，p型主動領域被分離爲3 ，而整體成爲縱長的單 元。 如第2圖（c )所示之型式C，係稱爲所謂的分裂閘 (Split qate )型，p型主動領域，n型主動領域，以及包 含2條字元線W L 1 ，W L 2在內的第1層的多矽層直交 ’藉此，可以分別在Ρ型主動領域兩端形成字元電晶體。 其中，本發明可適用於型式Α〜C。 本發明之特徵以及可適用的SRAM單元型式（cell type )，則大致上可以整理成以下各點。 ① 將P型主動領域與η型主動領域配置成使分別形成 之電晶體的通道電流方向成爲平行，且分別在單元之間分 離。 ② 將電源電壓供給線設成以導電材料埋入層間絕緣層 之貫穿溝的溝配線（型式Α〜C )。 ③ 利用2層的接點形成到電源電壓供給線的接點構造 〇 ④ 藉由溝配線形成位元線連接配線層。 ⑤ 當將電源電壓供給線的其中一者設爲溝配線時，將 另一者設爲上層金屬配線，且設成可在與配線方向呈直交 的2個單元之間的圖案（最好爲型式C ，但型式A與B也 本紙張尺度適用中®國家標準（CNS)A·丨規恪（210 X 297公坌） · m m m In m ·ϋ1 一口τ I n Bn til n m n n I (請先閱讀背面之注意事項#!填寫本頁)

530409 A7 B7 五、發明說明（19) 可以適用）。 ⑥將2個記憶節點配線層的形成膜設爲2層，而以其 中一個配線層圖案形成其上層側的蝕刻保護膜’在以另一 個配線層圖案，對下層的導電膜實施圖案時’可以將蝕刻 保護膜設爲_刻掩罩，而同時形成2個記憶節點配線層。 (最好爲型式C，但是型式A與B也可以適用） 以下請一邊參照圖面，一邊說明更詳細的本發明的實 施形態。 此外，在以下的說明中，藉由說明本實施形態之. S R A Μ的製造過程，可以使單元（c e 1 1 )的構造更 加明白。 第1實施形態 本實施形態係表將上述發明的特徴適用在型式C的情 形。 第3圖〜第8圖係表在本實施形態之S R A Μ單元的 各製造過程中的圖案與斷面的構造，各圖（a )係表圖案 的重疊圖，各圖（b )以及（c )係表沿著（a )所示之 A — A ’線或B — B ’線的斷面圖。 第3圖所示的狀態，雖未特別圖示，但是p型卩井與η 型阱係被形成在矽晶圓等的半導體基板2。在該半導體基 板2的表面側，則如第3圖所示，乃形成例如l〇C〇S ，溝（trench )等的元件分離領域4。藉此，未形成有元 件分離領域4的ρ型阴1的表面領域，則成爲形成有 木、..代诋尺過用中國國家標準（CNS)A.l A見格（210 X 297公發） (請先閱讀背面之注意事項再填寫本頁) --------訂·-------- 經濟部智慧財產局員工消費合作社印製 530409 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明説明（2〇 ) nMO S之通道的p型主動領域6，而未形成有元件分離 領域4的η型阱的表面領域，則成爲形成有p Μ 0 S之通 道的η型主動領域7。在本圖示的例中，該2個主動領域 6，7分別具有矩形圖案，而形成彼此平行。 在第4圖所示的過程中，在因應必要，而注入閥値電 壓控制用、通道阻擋（channel stopper)用的離子後，則 整面地依序形成閘氧化膜8、第1層的多矽、或多金屬矽 化物（以下稱爲1 P S )、偏移絕緣膜1 2。在本例中， 1 P S係由多矽膜9與W S i X膜1 0所構成，而閘氧化 膜8以及偏移絕緣膜1 2係由氧化矽所構成。又，多矽膜 9與W S i X膜的膜厚均爲7 0 n m，而偏移絕緣膜1 2 的膜厚爲2 0 0 n m左右。多矽膜9，則在其成膜或成膜 後，導入雜質而被導電化。 接著，利用閘極圖案，對偏移絕緣膜1 2，1 P S以 及閘氧化膜8連續加工。藉此，分別兼作爲字元電晶體 Q η 3或Q η 4的閘極的2條字元線W L 1 ，W L 2，兼 作爲驅動電晶體Q η 1而負載電晶體Q ρ 1之閘極的共同 閘線G L 1 ，以及兼作爲驅動電晶體Q η 2與負載電晶體 Q Ρ 2之閘極的共同閘線G L 2，乃同時被形成。 在本實施例中，2條字元線W L 1 ，W L 2則被配置 成分別在Ρ型主動領域6的兩端附近直交，且貫穿單元之 間彼此呈平行。又，共同閘線G L 1 ，G L 2 ，則在字元 線W L 1 ，W L 2的間隔內，乃相對於Ρ型主動領域6， η型主動領域7雙方呈直交，在本例中，字元線W L 1 ， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) -23- \---：--Ί.---#辦衣----Ί--1Τ-----11®^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消货合作社印製 530409 A7 _ _ B7 五、發明說明（21) w L 2則被配線成等間隔，而彼此呈平行。此外，該共同 閘線G L 1 ，G L 2 ，則爲設在各單元的距形圖案，而與 在字兀線方向上相鄰之單兀的共同閘線（未圖示）分離。 在第5圖中形成各電晶體之源極以及汲極雜質領域。 具體地說，是在以例如光阻圖案覆蓋η型主動領域7的狀 態下，將該1 P S。偏移絕緣膜1 2的積層圖案以及上述 元件分離領域4當作自我整合掩罩，將η型的雜質高濃度 地導入到Ρ型主動領域6的表面，而形成η +雜質領域1 4 。藉由同樣的方法，將Ρ型的雜質高濃度地導入到η型主 動領域7的表面，而形成ρ +雜質領域1 6。藉此，可以以 串聯連接的狀態，在Ρ型主動領域6同時形成字元電晶體 Q η 3、驅動電晶體Q η 1、驅動電晶體Q η 2以及字元 電晶體Q η 4。又以串聯連接的狀態，在η型主動領域， 同時形成負載電晶體Q Ρ 1 ，Q Ρ 2。 接著則整面地形成第1層間絕緣層，因應所需，使表 面平坦化。在本例中，爲了要達成後述之自我整合接點， 該第1層間絕緣層係由選擇比高的2種矽膜’例如下層的 氮化矽膜1 8與上層的氮化矽膜2 0所構成。該些膜厚， 氮化矽膜1 8爲1 0 0 nm〜2 0 0 nm左右’平坦化後 的氧化矽膜，在偏移絕緣膜上爲2 0 0 n m〜3 0 〇 n m 左右。 在該第1層間絕緣層1 8 ，2 Ο ，則經由各自的光石 印以及加工的過程，而形成開孔在雜質領域1 4 ’ 1 6上 的8個自我整合接觸孔2 2 a〜2 7 b與開孔在共同丨間線 本紙張尺度適用中S a家標準（CNS)A4規格（210 X 297公.¾ ) -24^ . 二π· (請先閱讀背面之注意事項再填寫本頁) —. 經濟部智慧財產局員工消费合作社印製 530409 Α7 . Β7 五、發明說明（22) GL1 ，GL2上的閘線接觸孔28a ，28b的2種接 觸孔。 第9圖係表自我整合接觸孔，第1 〇圖係表針對閘線 接觸孔，分別使其開孔時的放大斷面圖。 不管是形成什麼接觸孔，在藉由光石印形成光阻圖案 後，將該光阻圖案當作掩罩，而對絕緣膜實施異方性蝕刻 ，該異方性飩刻，第1階段，係在取得與氮化矽膜1 8的 選擇比的條件下，對氧化矽膜2 0進行蝕刻，接著第2階 段，則對氮化矽膜1 8進行蝕刻。 對於自我整合接觸孔的開孔，當在光阻圖案形成時’ 若沒有對位（alignment )偏差時，則如第9圖（a )所示 ，雜質領域會露出於接觸孔開孔底面的整個領域。相對於 此，若有對位偏差時，藉著將第1層間絕緣層設成高選擇 比的2層，如第9圖（b )所示，可以在閘極上，相對地 減少絕緣膜的蝕刻量。例如，當在上述的膜厚條件下，若 將上述第1階段之蝕刻時的選擇比設爲1 0時，則該蝕刻 ，在雜質領域上的膜厚爲5 4 0 nm〜6 4 0 nm左右的 氮化矽膜2 0全部被除去的期間，則在閘極上方，在膜厚 爲2 0 0 nm〜3 0 0 nm左右的氧化矽膜2 0被除去後 ，有關氮化矽膜1 8，則只能夠蝕刻到膜厚的一半左右。 接著，例如當選擇比爲1 ，而進行第2階段的蝕刻時，則 除了雜質領域露出外，在閘極上方，偏移絕緣膜1 2的上 部也會被稍微地（5 0 n m〜1 〇 〇 n m左右）蝕刻。在 該2階段的飩刻中，藉由加強異方性，可使氮化矽膜1 8 本紙張尺度適用中國國家標準(CNS)A_1规格（21ϋ X 297公坌) -25: ---------訂--------- (請先閱讀背面之注意事項41填寫本頁)

530409 A7 B7 五、發明説明（23 ) 的一部分當作分離空間層而殘留在閘極的側壁。 此外，利用通常的插塞（plug )形成技術，同時將插 (請先閱讀背面之注意事項再填寫本頁) 塞形成在該接觸孔。 藉此，如第5圖（a )所示，在相鄰的單元之間，被 字元線所挾持之2個η +雜質領域上，則呈自我整合地形成 位元線接點2 2 a，2 2 b。又，在被字元線W L 1或 W L 2與共同閘線G L 1或G L 2所挾持的2個的η +雜質 領域上以及2個的ρ +雜質領域上，則分別呈自我整合地各 形成記憶節點接點2 6 a，2 6 b以及記憶節點接點 2 7 a，2 7 b。更者，在被挾於共同閘線之間的n +雜質 領域上以及Ρ +雜質領域上，則分別呈自我整合地各形成 共同電位線接點2 4以及電源線接點2 5。 另一方面，在共同閘線G L 1 ，G L 2上分別形成閘 線接點2 8 a，2 8 b。 經濟部智慧財產局員工消費合作社印製 如此般’在本例中，設有偏移絕緣膜1 2，將第1層 間絕緣層設爲高選擇比的2層，且在記憶節點接點、電源 線接點以及共同電位線接點進行一起開孔時，藉由2階段 的蝕刻，可以達成該些接點的自我整合（嚴格地說爲有關 回避電氣短路的自我整合）。 又，本例中的閘線接點2 8 a ，2 8 b，由確保後述 之上層配線的配置空間的觀念來看，在其寬度方向的內側 部分，則重疊於共同閘線。爲了要防止接點電阻因此而增 力口’乃如第10圖所7Γ：，成爲各接點28a ，28b ，可 在共同閘線的上面以及側面確保住一定之接觸面積的構造 26- 本紙張尺度適用中國國家楯準（CNS ) A4規格（210X297公釐） 530409 A7 ____B7 _ 五、發明説明（24 ) 〇 (請先閲讀背面之注意事項再填寫本頁) 第6圖則是根據一般的方法來形成第2層的配線層。 藉此，將記憶節點接點2 6 a，2 7 a與閘線接點 2 8 a互相地連接，且將構成第1圖之記憶節點n D 1的 第1記憶節點配線層3 0 a，記憶節點接點2 6 a， 2 7 b，以及閘線接點2 8 b互相地連接，而將構成第1 圖之記憶節點N D 2的第2記憶節點配線層3 0 b形成在 第1層間絕緣膜2 0上。又，被配置在位元線方向（第6 圖的縱方向）的2個電源電壓供給線，亦即，在單元之間 共同連接共同電源線接點2 4的共同電位線V S S與在單 元之間共同連接電源線接點2 5的電源線V C C，則被形 成在單元之字元線方向的兩側。該些電源電壓供給線 V S S，V C C，則在字元線方向上相鄰的單元之間被共 有。 更者，在本例中，將著陸墊（landing pad) 3 1 a ， 經濟部智慧財產局員工消費合作社印製 3 1 b當作孤立的圖案設在位元線接點2 2 a ，2 2 b上 。而此是爲了在形成埋入接下來之上層插塞的接點時，即 使有些微的偏移，也不致於使插塞間的電阻値增加而設。 在第7圖中，首先，在整面地形成第2層間絕緣層 3 2後，在設於上述位元線接點部分的著陸墊3 1 a， 3 1 b上則開孔形成接觸孔，而以導電材料埋入，逐形成 第2層的插塞3 4 a，3 4 b。此外，例如如圖所示’以 字元線方向長的圖案來形成接在該第2層之插塞34a ’ 3 4 b上的位元線連接配線層3 6 a，3 6 b。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -27 - 530409 A7 _ B7 五、發明說明（25) 在第8圖中，同樣地形成第3層間絕緣層3 8的成膜 與第3層的插塞3 9 a ，3 9 b。此時，其中一個插塞 3 9 b ，則被設在一於字元線方向長的位元線連接配線層 3 6 b的前端部分。 使分別連接到該第3層之插塞3 9 a ，3 9 b上的位 元線B L 1 ，B L 2彼此分離，而在與字元線直交的方向 上貫穿單元之間而配線。 之後，雖然未特別圖示，但是必要的時候’在形成上 層的配線層之後，經由覆膜（overcoat)成膜以及墊開孔等的 作業，而完成該SRAM裝置。 此外，本實施形態的半導體記憶裝置，並不限於上述 S R A Μ單元的圖案以及構造，也可以進行各種的變更。 又’製造方法也不限定於上述說明。 在上述說明中，雖然將主動領域6，7設爲單純的矩 形圖案，但是當要使例如驅動電晶體的閘寬度較字元電晶 體的閘寬度爲大，提高驅動電晶體的能力比，而藉此要讓 單元的動作安定時，則也可以在主動領域6的2個電晶體 之間的部分設置圖案上的段差。 經濟部智慧財產局員工消費合作社印製 又，在形成第5圖的接點時，接點2 2 a〜2 7 b並 非是自我整合接點，而可以藉由以光罩對位（photo mask alignment )而定位的方法來形成。此時，對於不需要形成 偏移絕緣膜1 2以及氮化矽膜1 8 ，且製造過程簡單者而 言，由於與閘極之對位裕度要充分，因此不利於縮小單元 的面積。 本紙張尺度適用中S囤家標準（CNS)A4规格（210 X 297公坌） 530409 Λ7 五、發明說明（26 ) 藉著在鬧極以及偏移絕緣膜的側壁形成側壁（ s i d e w a 11 )等的分離絕緣層，因此可以採用不需要對位之 自我整合接點的形成法。此時，由於光是分離絕緣層的部 分，就可以減小接點面積，因此，爲了要確保一定的接點 面積’必須要事先加大閘極間的距離。 又’也可以只在共同閘線的上面達成閘線接點2 8 3 ’ 2 8 b的連接。在本例的圖案中’雖然藉著該閘線接點 ’無法維持與如第6圖所示之節點配線層的一定的距離， 但是此時，也可以將在第6圖的過程中所形成的記憶節點 配線層3 0 a ，3 0 b ，設成避開閘線接點，而迂迴到字 元線之上方的圖案。 更者，在上述說明中，雖然字元線或共同閘線是一兼 作爲閘極的第1層配線層，但是也可以由第2層以後的上 層配線層所形成。 此外，也可以省略第6圖所示之著陸墊層3 1 a， 3 1 b。此時，在第6圖的過程中，也可以將位元線連接 配線層3 6 a ，3 6 b與其他的第2層配線層3 0 a ， 3〇b ，VSS ，VCC同時形成。 經濟部智慧財產局員工消f合作社印製 在本實施形態的S R A Μ中，在單元內的2個主動領 域6 ，7係由被配置成其通道電流方向呈平行之單純的矩 形圖案或是附設有段差的大略矩形圖案所形成，且使重疊 於其上被形成的閘極圖案（字元線W L 1 ，W L 2以及共 同_線G L 1 ，G L 2 )互相配置成平行。 因此，藉著在形成閘極圖案時的對位偏移，使得電晶 19- 卜纸張尺度適用中0阀家慄準（CNS)A.l規恪（210x297公廑） 530409 A7 B7 五、發明說明（27 ) 體的大小（閘極圖案與主動領域之重疊領域的尺寸）’在 電晶體之間一樣地變化。在對位（aUgnment )時，不僅在 X y方向的圖案偏移，也會有旋轉偏移（Θ偏移）的可能 ，不管是X y方向偏移、0偏移何者’全部的電晶體大小 經濟部智慧財產局員工消費合作社印製 都是呈一樣地變化。 特別是，如以往般，由於主 因此容易受到圖案形狀會因爲曝 之偏移的影響。亦即，只要不是 主動領域6 ，7的端部的大幅偏 有特定的電晶體的尺寸發生變化 因此，由於在單元內的電晶 間的對位偏移而產生不平衡，因 安定。藉此，可以達成SRAM 造過程中不會惡化的優良的單元 由於電阻値在單元電流通路的特 寫入或讀取速度也不會降低。更 晶片之間，其單元的特性也不會 的對位偏移量的差異而產生變動 又，本實施形態的單元圖案 具有以下的優點。 動領域不 光強度的 偏移到爲 移，即可 ) 體特性不 此，記憶 單元之電 特性。又 定位置不 者，在記 因爲對應 是呈彎曲的圖案 過與不足所產生 矩形形狀圖案的 以有效地避免只 會因爲在圖案之 單元的反相特性 荷保持特性在製 ，如以往所示， 會增加，因此， 憶單元陣列或是 於晶圓內的位置 有關應用在相位偏移法 相位偏移法係一在形成裝置圖案時，事先將一被稱爲 移位器之讓相位偏移的機構設成光罩，在曝光時，利用通 過移位器的光與通過周圍的光的干涉作用，在圖案邊界之 其中一方加強光強度，而在另一方則互相抵消，藉此而達 本紙張&度適用中Θ a家標準（CNS)A.丨規格（210 X 297公坌）

請 先 閱 讀 背 面 之 注 意 事 項 再 填 寫裝 本衣 頁I

訂 Φ 經濟部智慧財產局員工消費合作社印製 530409 Α7 — Β7 五、發明說明（28) 成圖案之高解析化的技術。根據該移位器之光強度分佈的 偏移效果，除了與移位器的大小（寬度以及厚度等）有關 外，其大小會根據高解析圖案以及其周圍之圖案的位置以 及形狀而存在有最佳値。另一方面，由於通常移位器是一 起形成，因此尺寸很難對應於圖案的形狀等而變更。又， 會有當圖案彎曲，而變得複雜時，會產生相位矛盾等，而 無法配置移位器的情形。因此，爲了要有效地利用相位移 位法來提高解析度，最好是設成使進行高解析度化的圖案 朝其中一方向被配列的長方形的反覆圖案。 在本實施形態中，主動領域以及字元線等的第1層的 配線層，則成爲朝向其中一方向被配列之長方形的反覆圖 案，因此，很容易根據相位移位法使圖案微細化。 更者，如習知技術1所示，在主動領域的端部則沒有 可以在該主動領域與鄰接的多矽層的雙方達成接觸的共用 接點（shared contact )。當存在上述共用接點時，當針 對該主動領域與鄰接的多矽層的雙方的共用接點實施圖案 ，而發生對位偏移時，則如習知技術1所示，在對主動領 域的端部達成接點的構造中，由於與其主動領域之圖案偏 移的關係，而容易發生接點不良。在本例中，則不需要容 易發生該接點不良的共用接點。 第2實施形態 本實施形態係表示將上述本發明的特徵①〜③應用在 型式C的情形。 -裝---- (請先閱讀背面之注意事項再填寫本頁)

· 各紙張尺度適用中國®家標準（CNS)A.丨规格（210 X 297公釐） - 530409 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（29) 第1 1圖〜第1 7圖係表在本實施形態之S R A Μ單 元之各製造過程中的圖案與斷面的構造。各圖（a )係表 圖案的重疊圖，各圖（b )〔以及（c )〕係表（a )所 示之A — A ’線或B - B ’線的斷面圖。此外，與先前之 第1實施形態相同的構造，則附加相同的符號，且省略其 說明。 第1 1圖以及第1 2圖所示之過程則與先前之第1實 施形態相同。 在第1 3圖中，本實施形態，在反相器間共同的雜質 領域，亦即，針對被施加共用電位的η +雜質領域與被施加 電源電壓的ρ +雜質領域的接點並不是插塞，而是藉由與插 塞同樣地，由被埋入到層間絕緣層內的矩形的溝配線4 2 ，4 4所達成。該第1層的溝配線4 2 ，4 4，則沿著共 用閘線G L 1 ，G L 2被配置，而被在字元線方向上相鄰 的2個單元所共有。溝配線4 2 ，4 4的形成，係藉由與 在同一層間絕緣層內構成自我整合接點的插塞2 2 a〜 2 7 b同樣的方法所進行。 又，在本例中，閘線接點2 8 a ，2 8 b ，則如先前 之第1實施形態之變形例所示，乃成爲與字元線的上面接 觸的形態。 在第1 4圖中，共同電位線V S S與電源線V C C， 分別係由在第1層的溝配線4 2或4 4上直交，且接觸於 其上面的第2層的溝配線所形成。具體地說，如第1實施 形態所示，並不形成在第1層間絕緣層2 0上的配線層， 本纸張尺度適用中S闷家標準（CNS)A·丨規恪（210 X 297公釐） « n -ϋ n ϋ —ϋ ϋ— n 一口，fl ϋ H ϋ n -ϋ ·ϋ n I - (請先閱讀背面之注意事項#!填寫本頁)

530409 A7 經濟部智慧財產局員工消f合作社印製 __B7__五、發明說明（3Q ) 而是形成第2層的層間絕緣層3 2。此外’當在該 的層間絕緣層3 2內形成第2層的插塞3 4 a ，3 同時，則分別沿著位元線方向的單元邊界邊配線出 線所構成的共同電位線v s s與電源線v c c。 在本例中，未如第1實施形態所示，將配線層 圖的記憶節點配線層3 0 a ’ 3 0 b )形成在第1 緣層2 0上，而是形成在下一個第2層的層間絕緣 因此，在第1 4圖的過程中，必須要事先設置用於 點配線的連接機構。因此’在形成由上述溝配線所 共同電位線V S S，電源線V C C以及插塞3 4 a ， 3 4 b的同時，在第1層的插塞（記憶節點接點或 點）上形成第2層的插塞46a ，46b，47a ， 47b ，48a ’ 48b。插塞 46a、插塞 47 插塞4 8 a則分別各被形成在記憶節點接點2 6 a 憶節點接點2 7 a上、以及閘線接點2 8 a上。同 插塞46b、插塞46b、或插塞48b則分別各 在記憶節點接點2 6 b上、記憶節點接點2 7 b上 閘線接點2 8 b上。 在第1 5圖中，則同時將記憶節點配線層5 〇 a 5 0 b與著陸墊3 1 a ，3 1 b當作第2層的配線 在第2層間絕緣層3 2上。 本例的記憶節點配線層5 0 a ，則使插塞4 6 a 4 7 a ，4 8 a互相連接，而記憶節點配線層5 〇 使插塞46b ，47b ，48b互相連接。而此， 第2層 4 b的 由溝配 (第5 層間絕 層上。 記憶節 形成之 閘線接 a、或 上，記 樣地， 被形成 、以及 層形成 b，則 雖然在 請 先 閱 讀 背 之 注 意 事 項 再丨 填

ί裝 頁I

1 丁 I I 度適用中®國家標準（CNS)A4规烙（210 X 297公坌） -33 - 530409 Λ7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（31) 對電晶體的電氣連接關係上係與第1實施形態相同，但是 本例的記憶節點配線層的圖案則與第1實施形態相同。本 例的記憶節點配線層5 0 a ，在插塞4 8 a與插塞4 6 a 的連接部分，爲了要避免與連接到另一個閘線接點的插塞 4 8 b的距離變近，乃迂迴到第1層之溝配線4 2的上方 ，而經由第2層間絕緣層3 2，部分地與溝配線4 2重疊 。同樣地，其他的記憶節點配線層5 0 b ，在插塞4 8 b 與插塞4 6 b的連接部分，爲了要避免與插塞4 8 a的距 離變近，乃迂迴到第1層的溝配線4 4的上方，經由第2 層間絕緣層3 2，部分地與溝配線4 4重疊。又，根據將 閛線接點設成.上面接觸形，記憶節點配線層5 0 a， 5〇b，即使是在與插塞47 a或47b的連接部分，分 別迂迴到字元線的上方而被配線。 以後的過程，相較於第1實施形態，則各配線的階層 只有1層當作上層側來利用，其他則幾乎與第1實施形態 相同。 亦即，在形成第3層間絕緣層3 8 ，且在此形成用作 位元接點的插塞5 2 a ，5 2 b後，則在第3層間絕緣層 3 8上形成位元線連接配線層3 6 a ，3 6 b (第1 6圖 )。又更在形成第4層的層間絕緣層5 4，且在此形成用 作位元接點的插塞5 6 a ，5 6 b後，則在第4層間絕緣 層5 4上形成位元線B L 1 ，B L 2 (第1 7圖）。經由 與第1實施形態同樣的各過程，而完成該S R A Μ裝置。 此外’本實施形態，除了可以進行如第1實施形態所 (請先閱讀背面之注意事項再填寫本頁)

裝 訂--------- % 本紙張尺度適用中0國家慄準（CNSM·丨規格（210 X 297公呈） 530409 Λ7 B7 五、發明說明（32) 示的各種的變形外，也可以將閘線接點以及其上層的插塞 ，使其位置不動地進行軸旋轉’而使一對的平行邊排齊於 上層之記憶節點配線層的配線方向。 本實施形態之半導體記憶裝置（s R a Μ裝置），貝[j 具有與第1實施形態同樣的優點，亦即，資料保持特性或 或動作速度不會因爲在形成閘極圖案時之對位偏移而惡化 、或是在記憶單元陣列或晶片之間的特性的均一性會提高 ，而更容易使用相位移位法’而容易微細化的優點。 本實施形態的S R A Μ裝置，若相較於先前的第1實 施形態，則記憶節點配線層圖案不同。 經濟部智慧財產局員工消t合作社印製 該記憶節點配線層，第1實施形態以及本實施形態， 應該與該記憶節點配線層設成不接觸的2個接點，亦即， 閘線接點與共同電位線或電源線的接點的雙方之間必須要 通過圖案之上。先前的第1實施形態’例如以記憶節點配 線層3 0 a爲例，如第6圖所不’閘線接點2 8 b與共同 電位線接點2 4係由插塞所形成，由於在平面圖案上必須 要避免與該些發生接觸，因此，記億節點配線層3 0 a必 須要通過接點之間。因此，可以將2個主動領域6 ，7的 間隔設成比較寬，而成爲記憶節點配線層3 0 a會在元件 分離領域上，縱向筆直地通過2個接點2 4，2 8 a之間 的圖案。因此，先前的第1實施形態的配線層，即使是將 以極限解析度形成此的圖案間距儘量地減小’若將該最小 間距設爲P時，由於字元線方向上的尺寸必須要在5 p以 上，因此很難將單元更加縮小。 木紙張尺度適用中S囚家標準（CNS)A.卜脱恪（210x297公.¾ ) -35 * 530409 經濟部智慧財產局員工消費合作社印製 Λ7 B7___五、發明說明（33 ) 相對於此，本實施形態，如第1 4圖所示，共同電位 線或電源線的接點構造乃2層化。亦即’該接點構造’而 插塞同樣地’係由被埋入到第1層間絕緣層2 0內的第1 層的溝配線4 2，4 4與在單元邊界附近，接於其上的第 2層的溝配線（共同電位線V S S或電源線V C C )所構 成。又，記憶節點配線層5 0 a ，5 0 b ，則相較於第1 實施形態的情形，只有1層被配置在上層側的第2層間絕 緣層3 2上。此時，記憶節點配線層5 0 a ，5 0 b ’可 以避免與上層的溝配線（共同電位線或電源線）的接觸’ 且其配線的自由度相較於第1實施形態，會朝單元的外側 增加。因此，本實施形態，記憶節點配線層，在反相器之 間，則可迂迴到共同的雜質領域的上方配線。例如’圖示 之記憶節點配線層5 0 a ，5 0 b ，其中，從其記憶節點 接點朝向閘線接點的配線部分’則成爲在反相器之間’通 過共同的雜質領域以及第1層的溝配線4 2或4 4的上方 ，而到達元件分離領域上之斜向的配線。藉著將該配線部 分設成斜向，即使是使主動領域的間隔變窄，也可以充分 地確保與其他應設成不接觸之閘線接點的距離，相較於第 1實施形態，可以縮短在字元線方向上的單元尺寸。 更者，本實施形態，藉著將電源電壓供給線V S S， V C C設成溝配線，則對於爲了要防止與記憶節點配線層 50a ，50b發生接觸，而必須要有配合裕度者而言， 該配合裕度可以較相同階層之配線層間的空間爲小。因此 ，光是此部分，即具有可以減小在字元線方向上之單元尺 (請先閱讀背面之注意事項再填寫本頁)

裝 —.1 ΛΜ— βϋ—，· MM ·> i MM MM·· WB IMM I _ 本紙張尺度適川中Θ國家漂準（CNS)A·丨規格（210x297公坌） 530409 經濟部智竑財產局員工消費合作社印製 Λ7 Β7 五、發明說明（34) 寸、或是可以加大電源電壓供給線V S S ，V C C.之寬度 的優點。 另一方面，先前的習知技術2 (第8 1圖），雖然電 源電壓供給線係由金屬配線層所形成，但是必須要以與 L〇C〇S或第1層之多矽配線（字元線或共同閘線）相 同程度的間距來配線出電源電壓供給線。此時，雖然藉由 高解析度圖案，可以使光阻膜的厚度變薄，但是由於必須 要確保在蝕刻後的光阻殘膜厚度，則成爲電源電壓供給線 的金屬配線層矽膜不能夠太厚。 例如，將此時的光阻膜厚度，與L 0 C〇S或形成第 1層的多矽配線時同樣地設爲0 . 7 // m。此時， L〇COS形成的選擇氧化用掩罩層（S i N層）或多矽 層，雖然有膜厚爲1 〇 〇 n m〜4 0 0 n m之比較厚的情 形，但由於對於該光阻膜的蝕刻選擇比爲比較大的5〜 1〇，因此，即使是實施長時間的蝕刻，光阻膜的減少量 也會少。相較於此，當對金屬的光阻膜的蝕刻選擇比爲2 〜3時，由於小到多金屬矽化物等的一半以下，由於光阻 殘膜厚度必須要確保一定量，因此，金屬的厚度，即使最 大，2 0 0 n m也是其極限。此外，對於2 0 0 n m以下 之薄的金屬配線層，由E Μ耐性的觀點來看，其配線材料 被限定在Τ 1系，結果會造成無法降低電源電壓供給線的 配線電阻。 相對於此，如本實施形態所示，當將電源電壓供給線 設爲溝配線時，當爲相同的配線間距（使用光阻厚度： 本紙張尺度適用中0 0家標準（CNS)A.l規格（21ϋ 公釐） (請先閱讀背面之注意事項再填寫本頁)

530409 A7 _______ B7 五、發明說明（35) 〇· 7 // m )時’則對光阻膜的蝕刻選擇比即是針對層間 絕緣層，而當此爲S 1〇2時，由於與多金屬矽化物同等， 因此，層間絕緣膜的厚度（亦即，溝配線厚度）可以厚到 4 0 0 n m。又材料也不限定在τ i系（電阻率： 5 5 ^ Ω c m )，也可以利用例如W系（電阻率： 1 〇"Ω c m )。 由上可知’即使是與以往相同的配線間距，只需要將 電源電壓供給線V S S，V C C從金屬配線變更成溝配線 ，即可以將其配線電阻減低到以往的1 / 2以下。又，可 以採用W系材料，此時，配線電阻可以減低到1 / 1 〇以 下。 另一方面，在利用通常的金屬配線層來實現與溝配線 同等的配線電阻時，則必須要有A 1系配線層。更者，在 實現微細的A 1配線時，如一般所採用般，必須是一以 T i系膜挾著由A 1所構成之主配線層的上下所形成的3 層構造。該下層Τ 1系膜（膜厚例如爲1 〇 〇 nm左右） 係爲了要提高堆積在其上方之A 1層的結晶性以及提高由 該結果所帶來之A 1層的E Μ耐性而被導入。又，上層 T i系膜（膜厚例如爲5 0 n m左右），則是爲了要對 A 1配線實施圖案時，用於防止入射光產生反射而被導入 〇 但是，該3層構造的A 1配線層，則在上下之Τ 1系 膜與A 1層的界面形成A 1 - T i合金，其厚度雖然是根 據晶圓製程的熱條件而決定，但是一面可達到5〇- 本紙張尺度適用中囚卜3家標芈（CNS)A.l規格（210 X 297公坌） (請先閱讀背面之注意事項再填寫本頁)

--------訂·-------- 經濟部智慧財產局員工消费合作社印製 530409 Λ7 ____B7 五、發明說明（36 ) 1〇〇 n m。該A 1 — T i合金的電阻率較A 1爲高，因 此，當想要以A 1配線層來實現與溝配線同樣的配線電阻 時，則A 1層在堆積後的初期膜厚，即使最低也必須是 1 5 0 n m，在通常的晶圓製程中，則必須要有2 5 0 nm。若將A 1層的初期膜厚設爲2 5 0 nm，而將3層 構造的A 1配線層整體的厚度設爲4 0 0 n m時，則必須 將在實施圖案時的光阻膜厚設成第1層的多矽的2倍以上 (例如1 . 4 // m以上）。因此必須要將A 1配線的間距 設成第1層的多矽的1 . 5倍以上。 由上可知，在習知技術2或是第1實施形態中，利用 A 1配線層作爲電源電壓供給線，由於會增加單元的尺寸 ，因此不能採用。 如此，本實施形態，藉著將電源電壓供給線設成溝配 線，可以實現具有減低其配線電阻、使伴隨此之動作安定 化或是達成記憶單元之微細化之各種優點的S R A Μ裝置 經濟部智慧財產局員工消費合作社印製 型源 之此例 到電 態在較 用的 形，比 應態 施外作 ③形 實此當 ~ 施 本。態 ①實 表圖形 徵 1 係案施 特第 } 圖實 之之 a 置 1 明前。彳配第 發先 P 圖的將 述將lfff5中倂 上一^12 程一 將係110第過時 爲，配 ~ 造同 作例¾} 製則 係用成 a 各中 態應更丨之} 態形的變圖元b 形施他線 8 單 { 施實其給 1 Μ 圖 實本之供第 Α 各 3 C 壓R在 第式電 S ， (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國0家標準（CNS)A.丨規恪（210 X 297公坌） 530409 A7 經濟部智慧財產局員工消費合作社印製 _____B7 _五、發明說明（37) 來表示。又’與第1實施形態相同的構造，則附加相同的 符號，且省略其詳細的說明。 在第1 8圖中，與第1實施形態同樣地，依序形成主 動領域6，7，兼作爲閘極的第1層的多矽層（字元線 W L 1 ，W L 2 ，共同閘線G L 1 ，G L 2 )，源極或汲 極雜質領域。 又，在第1 9圖中形成自我整恰接點2 2 a〜2 7b 與字元線接點2 8 a，2 8 b。 接著，在第2 0圖中，在形成第2層的層間絕緣層後 ，藉由溝配線，在該第2層的層間絕緣層形成電源電壓供 給線V S S，V C C。該電源電壓供給線v S S，V c C ，則沿著與字元線直交的位元線方向上的單元邊被配線， 而爲相鄰的單元之間所共有。又，該電源電壓供給線 V S S，V C C，則在相鄰的單元的電源電壓供給用的接 點（共同電位線接點2 4，電源線接點2 5 )之間，朝字 元線方向的兩側被分咳，且分別被連接到該電源電壓供給 用的接點上。藉此而達成本發明之2層接點構造。在此， 電源電壓供給用接點2 4，2 5相當於本發明的“第2埋 入導電層” ’而由溝配線所構成的電源電壓供給線v s S ，V C C則相當於本發明的“第2層埋入導電層”。 此外，則與該溝配線同時，如圖所示，將第2層的插 塞34a ’ 34b ’ 46a〜46b當作各種接點形成在 第1層的插塞22a ，22b，26a〜28b上。 在第2 1圖中，在第2層的層間絕緣層上形成2個節 請 先 閱 讀 背 © 之 注 意 事 項 再I 填

I裝 頁I 叮 Φ 衣紙張尺度適用中0國家.慄準（CNS) A1规格（21(3 X 297公發） -40 - 530409 A7 B7 經濟部智慧財產局員工消费合作社印製 五、發明說明（38) 點配線層3 0 a ，3 0 b。節點配線層3 〇 a則使第2層 的插塞4 6 a ，4 7 a ，4 8 a彼此連接，節點配線層 3〇b則使第2層的插塞4 6 b ，4 7 b ，4 8 b彼此連 接。 與此同時，則在位元接點用的第2層的插塞3 4 a ， 34b上形成著陸墊31a，31b。 以後的過程’相較於第1實施形態，除了各構成的階 層只有1層作爲上層外，其他則與第1實施形態同樣地進 行。 亦即，在形成第3層的層間絕緣層後，將位元接點用 的第3層的插塞52a，52b形成在著陸墊31a， 3 1 b上（第2 2圖），且將連接在此的位元線連接配線 層3 6 a ，3 6 b形成在第3層的層間絕緣層上（第2 3 圖）。在形成第4層的層間絕緣層後，則形成位元接點用 的第4層的插塞56a ，56b (第24圖），而形成連 接到各自之位元線B L 1，B L 2 (第2 5圖）。 第2 6圖係表本實施形態之變形例之在形成溝配線後 的圖案圖。 在本變形例中，爲了將溝配線設成單純的線條（strip )，乃與習知技術2同樣地，在相鄰的單元之間連接主動 領域6 2 ，6 4，且在該連結部分的中央配置電源電壓供 給用接點2 4，2 5。 在實施形態的S R A Μ裝置’與先前的第2實施形態 同樣地’可以獲得由將電源電壓供給線V s s ’ ν c c設 裝------ (請先閱讀背面之注意事項再填寫本頁)

訂--------- % 本紙張尺度適用中因國家標準（CNS)Al規格（210 X的7公坌） 經濟部智慧財產局員工消f合作社印？^ 530409 A7 B7 五、發明說明（39) 成溝配線時所得到的各種優點。其中有關單元面積的縮小 ’由比較各圖（a )與（b )可知，在字元線方向上的單 元尺寸較第1實施形態縮小。 又，本實施形態，除了第2 6圖所示之變形例外，貝(J 與第1實施形態同樣地得到有關主動領域圖案的各種的優 點。 第4實施形態 本實施形態係表將上述發明之特徵②，③應用到型式 A的情形。 第2 7圖（a )〜第3 4圖（b )係表本實施形態之 S R A Μ單元的各製造過程中的配置圖案圖。此外，在此 ，各圖（b )係表單元尺寸較（a )爲大之與習知例1對 應的配置圖案，各圖（c )係表單元尺寸與（a )相等之 與習知例2對應的配置圖案。該習知例1係作爲表示本實 施形態之單元尺寸縮小效果的比較例，習知例2則爲表示 本實施形態之製程之簡略性的比較例，而分別將其合倂表 示。此外，型式A，其基本的製程順序則與第1、第2實 施形態的型式C相同。以下，僅以製程順序不同的點與圖 案爲中心加以說明。 第2 7圖係表在形成電晶體後圖案圖。在此，則根據 與先前的第1實施形態同樣的順序’依序形成主動領域、 兼作爲閘極的第1層的多矽層（字元線、共同閘線）、源 極或汲極雜質領域。但是，本例中的P型主動領域，則在 本紙張尺度適用中國國家標莘（CNS)A丨規格（210x297公坌） -- >衣------ (請先閱讀背面之注意事項再填寫本頁)

訂i 530409 Λ7 B7 經濟部智慧財產局員工消费合作社印製 五、發明說明（4Q) 單元內被分離爲2。2個p型主動領域7 2 a ，7 2 b ， 則分別具有與其字元線呈平行之部分的對向端朝一個方向 (圖的上側）彎曲的形狀。此外，藉著使共同的字元線 W L分別與該彎曲部直交，而設有字元電晶體Q η 3， Qn 4。又，在本例中的η型主動領域，在單元內也被分 離爲2。 又與其中一個η型主動領域7 4 a與上述ρ型主動領 域7 2 a雙方呈直交地配置了成爲記憶節點N D 2的共同 閘線7 6 b ，藉此而形成驅動電晶體Q η 1與負載電晶體 Q Ρ 1。同樣地，與η型主動領域7 4 b和上述ρ型主動 領域雙方呈直交地配置了成爲記憶節點N D 1的共同閘線 7 6 a ，藉此而形成驅動電晶體Q n 2與負載電晶體 Q Ρ 2。共同閘線7 6 b則從途中分歧，而延伸到η型主 動領域7 4 b的鄰接位置爲止。同樣地，共同閘線7 6 a ，則從中途分歧而延伸到ρ型主動領域7 2 a的鄰接位置 爲止。 在第2 8圖中，在形成第1層的層間絕緣膜後，則在 此形成由第1層的插塞所形成的各種接點7 8 a〜8 6 b 。其中’ 78a ，78b爲位元接點、80a ，80b爲 共同電位線接點、8 2 a ，8 2 b爲電源線接點、8 4 a 〜8 6 b爲記憶節點接點。其中，記憶節點接點8 4 a ， 8 4 b係一與共同閘線和鄰接主動領域雙方重疊的共用接 點。 在第2 9圖中，只有本實施形態的S R A Μ單元7 0 本紙張尺度適用中國囤家標準（CNs)a丨规恪（210x^97公,¾ ) (請先閱讀背面之注意事項再填寫本頁)

裝 % 530409 經濟部智慧財產局員工消費合作社印製 A7 B7 _—- 五、發明說明（41 ) ’在形成第2層的層間絕緣層後’藉由溝配線，在該第2 層的層間絕緣層形成電源電壓供給線V S S，V C C。該 電源電壓供給線V S S，V C C被配線在字元線方向。其 中’共同電位線V S S，藉由從其幹線的中途分歧的部分 分別被連接到共同電位線8 0 a ，8 0 b上。另一方面’ 電源線V C C，則沿著位在p Μ〇S側之字元線方向的單 元邊被配線，而爲相鄰的單元所共有。該電源線V C C ’ 則藉由從其幹線的中途分歧的部分被連接到在各單元內的 電源線接點8 2 a ，8 2 b上。藉此而達成本發明的2層 接點構造。 此外，與該溝配線的同時，如圖所示，在第1層的接 點78a ，78b ，84a〜84b上形成第2層的插塞 8 8 a 〜9 2 b。 在第3 0圖中，在第2層（在習知例1 ，2中爲第1 層）的層間絕緣層上則形成2個記憶節點配線層9 6 a ， 9 6 b。本實施形態的s R A Μ單元7 0，記憶節點配線 層9 6 a使第2層的插塞9 0 a與9 2 a互相連接，而記 憶節點配線層9 6 b則使第2層的插塞9 0 b與9 2 b互 相連接。此時，在習知例1 ，2中，則是藉由記憶節點配 線層9 6 a使第1層的插塞8 4 a與8 6 a互相連接，而 藉由記憶節點配線層9 6 b使第1層的插塞8 4 b與 8 6 b互相連接。 同時’則在位元接點用的第2層的插塞8 8 a ， 8 8 b (或第1層的位元接點7 8 a ，7 8 b )上形成著 ---I 一 (請先閱讀背面之注意事項再填寫本頁)

% 本紙張尺度適用中國國家標準（CNS)A·丨规格（210 X 297公發） -—44- 530409 Α7 ---Β7 經濟部智慧財產局員工消费合作社印製 五、發明說明（42) 陸墊層94a ，94b。 更者’同時只有習知例1 ，根據與本實施形態中已經 形成之溝配線（參照第3 〇圖（a ))之情形同樣的位置 以及電氣的連接關係，藉由通常的配線層而形成電源電壓 供給線V S S，V c C。 在第3 1圖（a )中，在形成第3層的層間絕緣層後 ’在此形成位元接點用的第3層的插塞9 8 a ，9 8 b。 此時’在習知例2中’則在第2層的層間絕緣層形成第2 層的插塞88a ，88b ，而在習知例2中，則在第2層 的層間絕緣層同時形成第2層的插塞8 8 a，8 8 b， 5 12a 〜514b。 在第3 2圖中，只有習知例2 ，在第2層的層間絕緣 層上同時形成位元接點用的著陸墊層5 1 6 a ，5 1 6 b ，使第2層的插塞5 1 2 a ，5 1 2b互相連接的共同電 壓線V S S，以及使第2層的插塞5 1 4，5 1 4 b互相 連接的電源線V C_ C。 在第3 3圖中，只有習知例2 ，在形成第3層的層間 絕緣層後，則在著陸墊層5 1 6 a ，5 1 6 b上形成位元 接點用的第3層的插塞518a ，518b。 在第3 4圖中，分別配線出連接到第2或第3層的位 元接點用插塞上的位元線B L 1 ，B L 2。 以後，則經由一定的過程而完成該S R A Μ裝置。 第3 5圖以及第3 6圖係表本實施形態之變形例之在 形成溝配線後的圖案圖。 (請先閱讀背面之注意事項再填寫本頁)

裝 訂--------- 本纸张尺度適用中S 0家標準（CNS)A‘丨規格（210 X 297公坌） 530409 A7 B7 五、發明説明（43 ) (請先閲讀背面之注意事項再填寫本頁) 在第3 5圖所示的變形例1中，在形成第1層的接點 時，則藉由溝配線1 〇 〇 a〜1 〇 2 b形成電源電壓供給 用的接點，而將電源電壓供給線V S S，V C C設成單純 的線條形狀。 又，在第3 6圖所示的變形例2中，不只是被分離爲 2的主動領域104a與l〇4b、或l〇6a與 1 0 6 b的對向端，藉著也讓外側端彎曲，而將電源電壓 供給線V S S，V C C設成單純的線條形狀。 本實施形態的S R A Μ裝置，與先前之第2實施形態 同樣地，藉著將電源電壓供給線V S S，V C C設成溝配 線，可以得到縮小單元面積，減低電源電壓供給線之配線 電阻等的各種的優點。 其中，有關縮小單元面積，在本實施形態的圖示例中 ，可知相較於習知例，可縮小在位元線方向的尺寸，又相 較於習知例2，在單元面積相同的情形下，可知過程數目 可以減少。 經濟部智慧財產局員工消費合作社印製 又，有關減低配線電阻，在本實施形態之圖示例中， 由配線寬度、配線的厚度、材料的觀點來看，可以減低配 線電阻。 由比較第3 0圖的（a )與（b)可知，在本實施形 態中，電源電壓供給線的寬度被擴大爲2倍左右。習知例 (第3 0圖（b ))的電源電壓供給線，則隔著一定的分 離空間被配線在由同一階層的配線層所形成之記憶節點配 線層與位元接點用之著陸墊層之接近圖案之間。相5令此 -46- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 530409 Λ7 ___ B7 五、發明說明（44 ) ，若將電源電壓供給線設成溝配線時（第3〇ffl(a)) (請先閱讀背面之注意事項再填寫本頁) ’則相鄰的圖案之間只需要用於避免接觸的對位裕度即可 ’而光是此部分’即可以加大電源電壓供給線的配線寬度 。因此’若是將電源電壓供給線的配線寬度設成相同時， 則此部分更可以縮小在位元線方向上的單元尺寸。 又’藉著設成溝配線’可將電源電壓供給線的厚度例 如加厚到2倍以上，即使配線材料相同，配線電阻也會變 成1 / 2以下。 更者，可以選擇電阻率比以往小的材料，而此也可以 減小配線電阻。 第5實施形態 本實施形態係有關上述第4實施形態（A型式）之記 憶節點連接的圖案變形例。 經濟部智慧財產局員工消费合作社印？^: 第3 7圖（a )〜第4 4圖（a )係表本實施形態之 S RAM單元之各製造過程中的配置圖案圖。此外，在此 ，則對應於第4實施形態的習知例1與習知例2 ，各圖（ b )係表示習知例3，各圖（c )係表示習知例4。又， 與先前之第4實施形態相同的構造，則附加同一符號’且 省略其詳細的說明。 在第3 7圖中，不同於第4實施形態的點即在於將共 同閘線1 1 6 a ，1 1 6 b設成單純的線條圖案。 接著，則與第1層的接點進行節點配線’在本例中’ 將2個記憶節點配線層予以2層化，而將第1層設作在層 本纸張尺度適用中家螵準（CNS)八丨规恪mo X 297公:¾ ) 530409 Λ7 __ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（45) 間絕緣層內的溝配線，而第2層係由在上層之層間絕緣層 上的通常配線所形成。 在第3 8圖中’其中下層的記憶節點配線層係由溝配 線所形成。具體地說，在此省略了位在其中一個反相器的 2個記憶節點接點，而使省略了該記憶節點的2個雜質領 域與另一個反相器的共同閘線1 1 6 a互相連接的記憶節 點配線層1 2 8 a ，則由溝配線所形成。此時，則同時形 成第1層的各種接點78a〜82b , 86b ，122， 1 2 4。在該些接點中，以符號1 2 2所示的接點不是共 同接點（Shared contact )，而是一般的接點，又以符號 1 2 4所示的接點則形成在共同閘線1 1 6 b上。 在第3 9圖中，在第2層的層間絕緣層內，則與第4 實施形態同樣地形成第2層的插塞8 8 a ，8 8 b， 9 2 b ，1 3 2以及1 3 4。此時，有關習知例3，4， 則形成第2層的插塞88a ，88b，92b ，132， 134，522a 〜524b。 在第4 0圖中，除了將上層的記憶節點配線層 1 2 8 b形成在第2層的層間絕緣層上外，也形成位元接 點用的著陸墊層9 4 a ，9 4 b。此時，在習知例3中則 形成電源電壓供給線V S S，V C C。 之後’則與第4實施形態同樣地，在第3層的層間絕 緣層形成位兀接點用插塞9 8 a ，9 8 b (第4 1圖）， 只有習知例4 ’藉由一般的配線層形成電源電壓供給線 V S S ’ V C C (第42圖），只有習知例4 ，是在形成 -裝---- (請先閱讀背面之注意事項再填寫本頁)

訂---- ·_ 本紙張尺度適用中0國家標準（cn^aj規格（21ϋ X 297公楚） r-zrr=- 530409 A7 Γ37 五、發明說明（46) 第4層的層間絕緣層與位元接點用插塞5 1 8 a ’ 5 1 8 b後（第4 3圖），才形成位元線B L 1 ，B L 2 (第4 4圖）。 本實施形態也可以進行與在先前之第4實施形態中的 第3 5圖或第3 6圖同樣的變形。 又，本實施形態，與第4實施形態同樣地，可以得到 以溝配線來形成電源電壓供給線所帶來的效果。 第6實施形態 本實施形態係表將上述發明的特徵②、③應用在型式 B的情形。 第4 5圖（a )〜第5 2圖（a )係表本實施形態之 S RAM單元之各製造過程中的配置圖案圖。又各圖（b )係表有關節點配線圖案之本實施形態的變形例1。此外 ，在此，相當於第4實施形態之習知例1 ，2的比較例， 則在各圖（c )以及各圖（d )分別表示習知例5，6。 又，與第4實施形態相同的構造，則附加同一符號，且省 略其詳細的說明。 在第4 5圖中，則依序形成主動領域，兼作爲閘極的 第1層的多矽層（字元線、共同閘線）、源極或汲極雜質 領域。但是，本例中的主動領域1 4 2 ，1 4 4則是一將 在第4實施形態中被分離爲2個者呈線對稱地返折，且將 接近的對向端彼此連接而成的圖案。字元線W L相對於p 型主動領域1 4 2之彎曲部的關係則與第4實施形態相同 本纸張尺度適用中SS家標準（CNS)A.丨規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消t合作社印製

530409 A7 ___B7 五、發明說明（47) 。又’本實施形態之共同閘線1463 ，則成爲 在位元線方向上之單純的線條圖案。 在第4 6圖中’在形成第1層的層間絕緣層後，則在 此形成第1層的各種接點148a〜152b ，158a ，158b。其中，以符號158a ，158b表示的接 點則分別被形成在共同閘線1 4 6 a ，1 4 6 b上。又， 與此同時，本實施形態，如第4 6圖（a ) ， （ b )所示 ，則形成從主動領域1 4 2，1 4 4的中央部朝外側延伸 的第1層的溝配線1 5 4，1 5 6。此外，在習知例5， 6中，則在該主動領域的中央部形成一般的插塞5 4 2， 5 4 3以供給電源電壓。 第4 7圖，只有本實施形態的SRAM單元1 4 0， 經濟部智慧財產局員工消費合作社印製 1 4 0 — 1 ’在形成第2層的層間絕緣層後，藉由第2層 的溝配線，在該第2層的層間絕緣層形成電源電壓供給線 V S S，V C C。在該電源電壓供給線v s S，V C C則 被配線在子兀線方向’且被連接到下層的溝配線1 5 4或 1 5 6的端部上。其中的電源線V C C，則沿著位於 ρ Μ 0 S側之字元線方向的單元邊被配置，而爲相鄰的單 元所共有。 此外，在與該溝配線的同時，如圖所示，在一定的第 1層的接點上形成第2層的插塞1 6 〇 a〜1 6 0 b。 在第48圖中’在第2層（在習知例5 ，6中爲第1 層）的層間絕緣層上形成2個記憶節點配線層。 在第4 8圖（a ) ， （ c )以及（d )中，2個記憶 ^5〇rr 本紙張尺度適用中a S家標準（CNS)A丨規恪（210 X 29了公坌） 530409 A7 B7 經濟部智慧財產局員工消费合作社印製 五、發明說明（48) 節點配線層分別將2個記憶節點接點用插塞，藉由從連接 到{ai兀線方向之配線途中’朝字元線方向筆直延伸的分岐 線’而與位在其他之反相器側的共同閘線達成連接。記憶 卽點配線層1 7 0 a則使第2層的插塞1 6 2 a ， 164a (或第1層的插塞l5〇a ， 152a)以及閘 線接點1 6 6 a (或1 5 8 a )互相連接。記憶節點配線 層170b ，則使第2層的插塞162b，164b (或 第1層的插塞1 5 0 b ’ 1 5 2 b )以及閘線接點 166b (或158b)互相連接。 相較於此，在第4 8圖（b )的變形例1中，2個記 憶節點配線層則分別從2個記憶節點接點用插塞的其中一 側，避開應設成不接觸的閘線接點，而迂迴到第1層之溝 配線上而被配線。記憶節點配線層1 7 4 a ，在連接記憶 節點接點用插塞1 6 4 a與1 6 2 a後，通過第1層之溝 配線1 5 4的上方而連接閘線接點1 6 6 a。記憶節點配 線層1 7 4 b，在連接記憶節點接點用插塞1 6 2 b與 1 6 4 b後，通過第1層之溝配線1 5 6的上方而連接閘 線接點1 6 6 b。 更者，同時，只有習知例5，電源電壓供給線V S S ，V C C，則連接電源電壓供給用的插塞5 4 2，5 4 3 ，而藉由一般的配線層形成在字元線方向。又，只有習知 例6 ，則在電源電壓供給用的插塞5 4 2 ，5 4 3上同時 形成著陸墊554，555。 之後，則與先前的實施形態同樣地，在第3層的層間 (請先間讀背面之注意事項再填寫本頁)

裝 訂--- !# 本纸張尺度適用中0國家標準（CNS)A.丨規格（21ϋ X 297公釐） 530409 A7 B7 五、發明說明（49) 絕緣層形成位元接點用插塞1 7 2 a ，1 7 2 b (第4 9 圖）’而只有習知例6 ’藉由通常的配線層形成電源電壓 供給線V S S ’ v C C (第5 〇圖），只有習知例6 ，在 开夕成桌4層的層間絕緣層與位元接點用插塞5 5 8 a ， 5 5 8 b後（第5 1圖），才形成位元線B L 1 ，B L 2 (第5 2圖）。 以後’則經由一定的過程而完成該s r A Μ裝置。 第5 3圖以及第5 4圖係表示實施形態之變形例2， 3在形成溝配線後的圖案圖。 第5 3圖所示的變形例2 ，在形成第1層的接點時， 以通常的插塞形成電源電壓供給用接點，而此與電源電壓 供給線V S S ’ V C C的連接，則是藉由從其幹線的分歧 而達成。 又’在第5 4圖所示的變形例3中，在主動領域 1 4 3 ’ 1 4 5則從其中央部設有彎曲部，藉此，可將電 源電壓供給線V S S，V C C設成單純的線條形狀。 經濟部智慧財產局員工消费合作社印製 ------------裝--- (請先閱讀背面之注意事項再填寫本頁) #· 本實施形態的S R A Μ裝置，與第4實施形態同樣地 ，可以得到由將電源電壓供給線V S S，V C C設成溝配 線時所帶來的優點。 第7實施形態 本實施形態係表將上述發明的特徵④追加應用到先前 之第2實施形態的情形。 第5 5圖〜第5 8圖係表在本實施形態之S RAM單 本紙張尺度適用中0國家標準（CNS)/U規格（210x297公,S ) 530409 A7 __ _B7_ 五、發明説明（5〇 ) 元之各製造過程中的配置圖圖案。 第5 5圖以前的過程則與第2實施形態相同。 (請先閲讀背面之注意事項再填寫本頁) 在第5 5圖中，係由溝配線來形成電源電壓供給線 V S S，V C C，與此同時，則藉由溝配線形成連接到位 元接點用的插塞3 4 a，3 4 b的其中一者（在此爲 3 4a)，而在字元線方向長之矩形的位元線連接配線層 18 2° 在第5 6圖中，將記憶節點配線層5 0 a ，5 0 b與 著陸墊層形成在第2層的層間絕緣層上。在本實施形態中 ’乃讓著著陸墊層3 1 c直接接觸於由溝配線所形成之位 元線連接配線層1 8 2的端部上而形成。 之後，在形成第3層間絕緣層後，在其著陸墊上的位 置形成位元接點用的插塞52a ，52c (第57圖）， 將與該插塞連接的位元線B L 1 ，B L 2配線在第3層間 絕緣層上（第5 8圖），經由一定的各過程而完成該 S R A Μ裝置。 經濟部智慧財產局員工消費合作社印製 在本實施形態中，除了與之前之第2實施形態同樣的 優點外，藉著使位元線連接配線層呈溝配線化，可以使多 層配線構造低層化到1層。藉此，可以省略層間絕緣層的 成膜，連接插塞等的形成過程，此部分具有可簡化過程的 優點。 此外，使該位元線連接配線層呈溝配線化，可以廣泛 地應用到第1實施形態之圖案等之型式C的S RAM裝置 上。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 53 _ 經濟部智慧財產局員工消費合作社印製 530409 A7 B7 五、發明說明（51) 第8實施形態 本實施形態係表與第2實施形態之電源電壓供給線有 關的變形例。 第5 9圖係表本實施形態之S R AM單元在進行第3 層的配線後的配置圖案圖，在第2實施形態中對應於第 16圖（a)。又，第60圖（a)係表沿著第59圖之 A - A ’線的斷面圖，第6 0圖（b )係表沿著第5 9圖 的B - B ’線的斷面圖。 在第2實施形態中，在第2層的配線過程之前，在第 2層的層間絕緣層形成由溝配線所形成的電源電壓供給線 V S S，V C C。 相對於此，本實施形態，則只有該電源電壓供給線的 其中一者（在圖示例中只有共同電位線v S S )設成貫穿 於單元之間的長的溝配線，而在另一者則形成內部連接用 的埋入導電層（插塞或溝配線）。圖示之內部連接用的埋 入導電層1 9 2係由從下層的溝配線4 2上，被配置在位 元線方向之其中一側（在圖例中爲字元線W L 1側）的溝 配線所形成。 接著，在形成第3層的層間絕緣層後，則在此形成位 元接點用插塞5 2 a ，5 2 b的同時，也在內部連接用的 埋入導電層（溝配線1 9 2 )上形成插塞。 此外，在第3層的配線過程中，則將被連接到插塞 1 9 4上的電源電壓供給線（共同電位線V S S )，與位 木紙張尺度適用中國g家標準（CNS)A·丨规格（210 X 297公坌） -------------------訂"— (請先閱讀背面之注意事項再填寫本頁) 530409 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（52) 元線連接配線層3 6 b等一起被配線在與其他之電源電壓 供給線（電源線V C C )直交的方向上（第5 9圖）。 以後，則與第2實施形態同樣地，在形成第4層間絕 緣層，且形成位元接點用插塞後，經由位元線配線等的過 程而完成該S RAM裝置。 第6 1圖係表本實施形態之變形例的配置圖案圖。 在該變形例中，進除了共同電位線V S S外，電源線 V C C也是由上層配線層所形成。此時，爲了要使共同電 位線V S S與電源線V C C之間分離，則必須要設成使內 部連接用的埋入導電層1 9 2，1 9 6彼此呈逆向配置的 溝配線。而在分別相接於該溝配線1 9 2，1 9 6上之插 塞1 9 4，1 9 8上，則依據一定間隔之平行的線條圖案 配置有共同電位線V S S與電源線V C C。 在本實施形態中，由上層配線層所形成的電源電壓供 給線，由於不會造成阻礙，因此可以加大配線寬度。特別 是當以配線層與上層配線層來形成電源電壓供給線的第 5 9圖的情形時，則藉由寬的配線層可以減低配線電阻。 又即使是相較於第2實施形態，也不會增加任何的過程。 第9實施形態 本實施形態係一將上述發明之特徵⑤應用到型式C之 情形的例子，是一上述第8實施形態的上層配線層（電源 電壓供給線）爲在與配線方向呈直交之方向上的單元所共 用。 (請先閱讀背面之注意事項再填寫本頁) ••i裝-------- 訂------- # 本紙張尺度適用中®國家標準（CNS)A.丨规格（21ϋ X J97公坌） 530409 A7 ------ B7 五、發明說明（53) 第6 2圖〜第6 8圖係表2或4個本實施形態之 S RAM單元（型式C )的配置圖案圖。 如該圖所示，型式C的S R A Μ單元，其中位充接點 爲2個單元200，2〇〇’所共用，而該2個單元 2 0 〇 ，2 0 0 ’ ，則會以設有該共用接點的單元邊爲邊 界呈線對稱地被配置。 本實施形態，在形成第6 6圖之上層配線層之前，幾 乎是與第8實施形態相同的過程。 亦即，在形成電晶體後，則同時形成第1層的溝配線 4 2 ’ 44與各種接點（第6 2圖）’在形成弟2層的層 間絕緣層後’則在形成插塞3 4 a等的同時，在被賦予共 同電位之雜質領域上的第1層的溝配線4 2，4 2 ’上形 成第2層的溝配線192，192’ （第6 3圖）。接著 ，在第2層的層間絕緣層上，在形成記憶節點配線5 〇 a ，5 0 b等的同時，也接於第2層的溝配線1 9 2， 19 2’上，而形成著陸墊用的配線層2 0 2，2 0 2 ’ (第6 4圖）。此外，在形成第3層的層間絕緣層後，則 在此形成位元接點用的插塞5 2 a ，5 2 c等的同時，也 形成電源電壓供給線用的插塞1 9 4，1 9 4 ’ （第6 5 圖）。 在第6 6圖中，共同電位線V S S係由第3層的配線 層所形成，在本實施形態中，該共同電位線v s s成爲一 在除了位元接點周圍之外的部分，在位元方向鄰接的2個 單元之間被連接的圖案。 本纸張尺度適用中0 0家標準（CNS〉A.丨规恪（21〇x的了公坌） (請先閱讀背面之注意事項再填寫本頁) #裝-------- % 經濟部智慧財產局員工消費合作社印製 530409 A7 B7 五、發明說明（54) 此外，在第6 6圖中，符號2 0 4係表作爲所謂的字 元線的襯裏配線，而在未圖示的位置被連接到字元線之用 於降低電阻的配線層。該字元線的襯裏配線2 0 4，在本 例中，係在與共同電位線V S S相同的階層中被形成。當 不需要該字元線的襯裏配線2 0 4時，則可以將共同電位 線V S S設成一使位元接點周圍開口的面狀圖案。 之後，則與其他的實施形態同樣地，在形成第4層的 層間絕緣層後，在此形成位元接點用的插塞5 6 a ， 5 6 b (第6 7圖），而配線出位元線B L 1 ，B L 2 ( 第6 8圖）。 在本實施形態中，除了與第2，第7實施形態同樣的 效果外，也可以減底由上層配線層所形成之電源電壓供給 線的配線電阻。 第1 0實施形態 本實施形態係一將上述發明之特徵⑤追加應用在上述 第9實施形態的情形。 第6 9圖（a )〜第7 8圖（a )係表本實施形態之 SRAM裝置的配置圖案圖。各圖（b)係表沿著（a ) 之A — A ’線的斷面圖，各圖（c )係表沿著（a )之B 一 B ’線的斷面圖。又，各圖（d )，則將在第4實施形 態中的習知例2當作比較例一起加以表示。 本實施形態，到第6 9圖爲止爲幾乎與第9實施形態 相同的過程。 本紙張尺度適用中國國家標準（CNS)A.丨规格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ----- 丨訂· 經濟部智慧財產局員工消f合作社印奴 530409 A7 B7 2 a (以及214a)與單層的 2 b ’在一定的插塞之間連接而 五、發明說明（56) 第1記憶節點配線層2 第2記憶節點配線層2 被形成。 此外’第1記憶節點配線層，當位在其上層側的蝕刻 保護層2 1 4 a ’因爲膜厚、材料、或是蝕刻條件，而在 蝕刻結束時刻被etch off時，或是在實施圖案後，以其他的 過程被除去時’則成爲單層。而當希望以另外的過程來除 去該蝕刻保護層2 1 4 a時，則會有因爲其爲有機材料， 而導致耐熱性變差的情形。而若蝕刻保護層2 1 4 a爲導 電材料、或是S i〇2等之通常的絕緣材料時，則如圖所示 ，也可以直接讓其留下。 第7 5圖以後’除了係電位在位元線之下一層的配線 層來形成位元線連接配線層外，其他則進行與先前之第9 實施形態同樣的過程。 亦即，在形成第3層間絕緣層3 8後，則在此形成插 塞52a ，52b ，194 (第75圖），而形成共同電 位線V S S以及位元線連接配線層3 6 a等（第7 6圖） 請 先 閱 讀 背 面 之 注 意 事 項 寫 本 頁 訂

5 經濟部智慧財產局員工消費合作社印製

， 圖 層a 8 緣 6 7 絕5第 間塞C 層插 2 4 的 L 第用 B 成點， 形接 1 又元 L 。 字 B 4 第 b 圖 7 且 成 形 S線 元 位 出 線 配 而 裝 Μ A R s 該 成 完 而 程 過 各 的R 定S 一 之 過態 經形 則施 後實 以本

法 方 造 製 的 置 裝 Μ A 將 係 己 亏口 個 案案 圖 圖 層層 線線 配配 0 個1 ! 中.另 其以 以在 , 而 層 ， 2 層 爲護 設保 膜刻 成蝕 形的 的側 層層 線上 配 其 點成 節 形 憶來 本纸張尺度適用中S a家棕準（CNS)A.l規格（210x297公釐） 經濟部智慧財產局員工消t合作社印製 530409 Α7 Β7 五、發明說明（57) 針對下層的導電膜實施圖案時，則將蝕刻保護層當作蝕刻 掩罩來使用，而同時形成2個記億節點配線層。 因此，在本實施形態中，2個記憶節點配線層的間距 乃被緩和。 第7 9圖係表將本實施形態之S R A Μ單元的設計規 則以及單元尺寸，與2個比較例，亦即，比較例1 (第2 ，第7〜第9實施形態）與比較例2 (習知例2 ) —起表 示的說明圖。 在本發明之6個電晶體型的S R A Μ裝置中，有關配 線的最小設計規則（design rule )係由記憶節點配線層所 決定。因此，在第7 9圖中，（a )爲本實施形態，（b )爲比較例1，（ c )爲比較例2，而分別表示 L〇C〇S、閘極、記憶節點配線的圖案、各線（ 1 1 n e )寬、空間（space )寬度、間距（線寬與空間寬 度的合計），由最小間距的一半所規定的設計規則、單元 尺寸。 在比較例1中，用來決定設計規則者爲記憶節點配線 層的圖案，又在比較例2中，用來決定設計規則者爲 L〇C〇S與閘極的圖案，不管是那種情形，由於線寬以 及空間寬度爲0 · 2 // m，而間距爲〇 · 4 # m，因此， 設計規則可以小到0 · 2 # m。 相對於此，本實施形態的S R A Μ裝置，完成後的圖 案本身，儘管是與比較例1相同，但由於是藉由2個圖案 分開形成記憶節點配線，因此，空間寬度可以從以往的 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS)A·丨規格（210x297公坌） -60 - 530409 A7 _ B7____ 五、發明說明（58 ) 0 · 2 V m被緩和成3倍，因此’連間距也可以被緩和成 2倍（0 · 8 // m )。結果，本實施形態的S R A Μ裝置 ，用來決定設計規則者則成爲閘極圖案’其間距爲0 · 6 # m，而成爲0 · 3 ν πί的設計規則。藉此’本貫施形態 ，不管是針對2個比較例1 ，2中的何者，其設計規則皆 增加5 0 %，而容易形成圖案。 另一方面，在單元尺寸的比較上，本實施形態爲 4 · 08//m2，較比較例2的4 · 2 5vm2爲小。又 ，在該圖例中，雖然單元尺寸與比較例1相同，但由於如 上所述，設計規則可以增加5 0 %，因此，本實施形態的 5 R A Μ單元更容易縮小單元的面積。 又’在本實施形態中，由於是在2個圖案之間，藉由 各自的光石印過程而形成記憶節點配線的蝕刻保護層，因 此’該2個圖案的間隔，只要最少能夠滿足光石印過程的 對位裕度與能夠藉蝕刻而分離的下限的寬度，兩者即不會 發生接觸。因此，可以將2個記憶節點配線層的間隔設在 光石印過程的解析極限以下。而此則意味著可以較比較例 1更容易縮小單元的面積。 如此’在本實施形態中，除了先前之實施形態所具有 的各種優點外，也具有能夠緩和記憶節點配線層的間距、 或是可以將2個記憶節點配線層的間隔形成在光石印過程 的解析極限以下，而此可以容易縮小單元之面積的優點。 (發明的效果） 本纸張尺度適用中_太辟（CNS)Ai祕d公楚

請 閱 讀 背 面 之 注 意 事 項 再（ !—裝 本 頁I

I 訂 _ I I Φ 經濟部智慧財產局員工消费合作社印製 經濟部智慧財產局員工消费合作社印製 530409 A7 B7 五、發明說明（59) 如上所述，根據本發明之半導體記憶裝置，將不同導 電型的主動領域配置成使其通道電流方向成爲平行，且在 通道電流方向之單元之間被分離。又，在該主動領域內讓 閘極圖案全部呈直交。藉此，在單元內的電晶體尺寸幾乎 不會因爲閘極圖案的對位偏移而變化、或是即使會變化， 也會同程度地變化。而此，當將本發明應用在S R A Μ單 元上時，由於其反相特性不會改變，因此可以期待資料保 持特性等的記憶單元特性、或是在記憶單元陣列內、或在 晶片之間，可以減低特性的變動。 在形成該被平行配置的主動領域以及閘極的圖案時， 很容易利用相位移位法，而根據該超高解析度圖案形成技 術，可以實現高集成、大容量的半導體記憶裝置。 藉著以溝配線來形成電源電壓供給線，可以容易降低 其電阻。即使將電源電壓供給線的其中一者以溝配線形成 ，而將另一者以上層配線層來形成，也能夠減低電源電壓 供給線的配線電阻。 當以溝配線形成該電源電壓供給線的同時，以溝配線 來形成位元線連接配線層時，則可以簡化多層配線構造。 又，藉著將進行電源電壓之供給的接點構造予以2層 化，則記憶節點配線等不會阻礙到該接點部分，結果可以 縮小單元尺寸。 更者，藉著分別形成2個記憶節點配線的蝕刻掩罩層 ，可以緩和其配線間距、或是藉著縮小配線之間，可以更 加縮小單元尺寸。 本纸張尺度適用中00家螵举（CNS)A ‘丨规格（210 X 297公坌） ^衣--------訂--- ♦ (請先閱讀背面之注意事項再填寫本頁) 530409 Λ7 Β7 五、發明說明（6Q) 圖面之簡單說明： 第1圖係表本發明之實施形態的p Μ〇S負載型 S RAM單元的電路圖。 桌2圖係表本發明所適用之6電晶體型s R AM單元 的說明圖。 第3圖係表本發明之第1實施形態之s R a M單元之 各製造過程的圖案圖以及斷面圖，係表示到形成主動領域 爲止。 第4圖係表本發明之第1實施形態之s ram單元之 各製造過程的圖案圖以及斷面圖，係表示到形成閘極電極 圖案（字元線以及共同閘極線）爲止。 第5圖係表本發明之第1實施形態之S RAM單元之 各製造過程的圖案圖以及斷面圖，係表示到形成第1接點 爲止。 第6圖係表本發明之第1實施形態之S R A Μ單元之 各製造過程的圖案圖以及斷面圖，係表示到形成第2層之 配線層（記憶節點配線層，電源線以及共同電位線）爲止

請 先 閱 讀 背 面 之 注 意 事 項ί裝 頁 I w I I I 訂 Φ 經濟部智慧財產局員工消費合作社印製 第7圖係表本發明之第1實施形態之S RAM單兀之 各製造過程的圖案圖以及斷面圖，係表示到形成第3層之 配線層（位元線連接配線層）爲止。 第8圖係表本發明之第1實施形態之S R A Μ單元之 各製造過程的圖案圖以及斷面圖，係表示到形成第4層配 本紙張尺度適用中國國家標準（CNS)A‘l規格（210 X 297公g ) -63: 530409 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（61 ) 線爲止。 第9圖係表在第5圖之過程中之自 孔後的放大斷面圖。 第10圖係表在第5圖之過程中之 孔後的放大斷面圖。 第1 1圖係表本發明之第2實施形 之各製造過程的圖案圖以及斷面圖，係 域之前。 第1 2圖係表本發明之第2實施形 之各製造過程的圖案圖以及斷面圖，係 (字元線以及共同閘極線）爲止。 第1 3圖係表本發明之第2實施形 之各製造過程的圖案圖以及斷面圖，係 爲止。 第1 4圖係表本發明之第2實施形 之各製造過程的圖案圖以及斷面圖，係 配線層（電源線以及共同電位線）爲止。 第1 5圖係表本發明之第2實施形 之各製造過程的圖案圖以及斷面圖，係 之配線層（記憶節點配線層）爲止。 第1 6圖係表本發明之第2實施形 之各製造過程的圖案圖以及斷面圖，係 之配線層（位元線連接配線層）爲止。 第1 7圖係表本發明之第2實施形 我整合接觸孔在開 閘極線接觸孔在開 態之S R A Μ單元 表示到形成主動領 態之S R A Μ單元 表到形成閘極圖案 態之S R A Μ單元; 表到形成第1接點 態之S R A Μ單元； 表到形成第2層；^ 態之S R A Μ單$ 表示到形成第3層 態之S R A Μ單元 表示到形成第4層 態之S R A Μ單元 請 先 閱 讀 背 面 之 注 意 事 項

寫裝 本衣 頁I w I I 訂

本紙張尺度適用中國0家標隼（CNS)/\1規格（21ϋχ 297公兌） 530409 Λ7 ___ B7________ 五、發明說明（62 ) 之各製造過程的圖案圖以及斷面圖，係表示到形成第5層 之配線層（位元線）爲止。 第1 8圖係表本發明之第3實施形態之S R A Μ單元 之各製造過程的圖案圖’係表不閘極圖案（字元線以及共 同閘極線）爲止。 第1 9圖係表本發明之第3實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成第丨接點爲止。 第2 0圖係表本發明之第3實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成根據被埋入形成在 第2層之層間絕緣層的溝配線所構成的電源電壓供給線（ 電源線以及共同電位線）爲止。 第2 1圖係表本發明之第3實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成第2層之配線層（ 記憶節點配線層）爲止。 第2 2圖係表本發明之第3實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成第3層之插塞爲止 請 先 閱 讀 背 面 之 注 意 事 項

ί裝 頁 I w ! I I 訂

經濟部智慧財產局員工消費合作社印一私 元爲 單層 Μ 線 Α配 R 之 S 層 之 3 態第 形成 施形 實到 3 示 第表 之係 明’ 發圖 本案 表圖 係的 圖程 3 過 2 0 第製 各 之 止 元止 單爲 Μ 塞 Α 插 R 之 S 層 之 4 態第 形成 施形 實到 3 示 第表 之係 明’ 發圖 本案 表圖 係的 圖程 4 過 2 0 第製 各 之 第 第 之 明 發 本 表 係 圖 元 單 Μ A R s 之 態 形 施 本紙張尺度適用中S3家標苹（CNS)A·丨规咯（210x297公t ) 530409 Λ7 ___ Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（63) 之各製造過程的圖案圖’係表示到形成第4層之配線層（ 位元線）爲止。 第2 6圖係表本發明之第3實施形態之變形例之在形 成第2層之埋入導電層（溝配線）後的圖案圖。 桌2 7圖係表本發明之第4實施例之SRAM單元之 各製造過程的圖案圖，係表示到形成閘極圖案（字元線以 及共同閘極線）爲止。 第2 8圖係表本發明之第4實施例之SRAM單元之 各製造過程的圖案圖，係表示到形成第1接點爲止。 第2 9圖係表本發明之第4實施例之SRAM單元之 各製造過程的圖案圖，係表示到形成根據被埋入形成在第 2層之層間絕緣層的溝配線所構成的電源電壓供給線（電 源線以及共同電位線）爲止。 弟3 〇圖係表本發明之第4貫施例之s ram單元之 各製造過程的圖案圖，係表示到形成第2層之配線層（記 憶節點配線層）爲止。 第31圖係表本發明之第4實施例之SRAM單元之 各製造過程的圖案圖，係表示到形成第3層的插塞爲止。 第3 2圖係表本發明之第4實施例之SRAM單元之 各製造過程的圖案圖，係表示在習知例中，到形成第3層 之配線層（電源線以及共同電位線）爲止。 采3 3圖係表本發明之第4實施例之SRAM單元之 各製造過程的圖案圖，係表示在習知例中，到形成第4層 之插塞爲止ϋ 請 先 閱 讀 背 注 意 事 項 再I 寫 本 頁 訂

本紙張尺度適用中SS家標準（CNS)A4規烙（210 χ297公:¾ ) -DO - 530409 Λ7 ____B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（64) 第3 4圖係表本發明之第4實施例之SRAM單元之 各製造過程的圖案圖，係表示到形成位元線爲止。 第3 5圖係表第4實施形態之變形例1在形成第2層 之埋入導電層後的圖案圖。 第3 6圖係表第4實施形態之變形例2在形成第2層 之埋入導電層後的圖案圖。 第3 7圖係表本發明之第5實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成閘極圖案（字元線 以及共同電位線）爲止。 第3 8圖係表本發明之第5實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成第1接點爲止。 第3 9圖係表本發明之第5實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成根據被埋入形成在 第2層之層間絕緣層的溝配線所構成的電源電壓供給線（ 電源線以及共同電位線）爲止。 第4 0圖係表本發明之第5實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成第2層之配線層（ 記憶節點配線層）爲止。 第4 1圖係表本發明之第5實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成第3層的插塞爲止 〇 第4 2圖係表本發明之第5實施形態之S RAM單元 之各製造過程的圖案圖，係表示在習知例中.，到形成第3 層之配線層（電源線以及共同電位線）爲止。 請 先 閱 讀 背 s 意 事 項 再i

寫裝 本衣 頁 I 訂

本紙張尺度適用中國國家標準（CNS)A.I规格（210x297公楚） 530409 Α7 _ Β7 五、發明說明（65) 第4 3圖係表本發明之第5實施形態之S R A Μ單元 之各製造過程的圖案圖’係表示在習知例中，到形成第4 層之插塞爲止。 第4 4圖係表本發明之第5實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成位元線爲止。 桌4 5圖係表本發明之第6實施形態以及變形例之 S R A Μ單元之各製造過程的圖案圖，係表示到形成閘極 圖案（字元線以及共同電位線）爲止。 第4 6圖係表本發明之第6實施形態以及變形例之 S RAM單兀之各製造過程的圖案圖，係表示到形成第1 接點爲止。 第4 7圖係表本發明之第6實施形態以及變形例之 S RAM單元之各製造過程的圖案圖，係表示到形成根據 被埋入形成在第2層之層間絕緣層的溝配線所構成的電源 電壓供給線（電源線以及共同電位線）爲止。 第4 8圖係表本發明之第6實施形態以及變形例之 S RAM單元之各製造過程的圖案圖，係表示到形成第2 層之配線層（記憶節點配線層）爲止。 第4 9圖係表本發明之第6實施形態以及變形例之 S RAM單元之各製造過程的圖案圖，係表示到形成第3 層的插塞爲止。 第5 0圖係表本發明之第6實施形態以及變形例之 S R A Μ單元之各製造過程的圖案圖，係表示在習知例中 ’到形成第3層之配線層（電源線以及共同電位線）爲止 木紙張尺度適用中Ρ9囤家從华（CNS)A.i規格（210 X 297公坌） 請 先 閱 讀 背 意 事 項 再 寫 本 頁 經濟部智慧財產局員工消費合作社印利-^ -68 - 經濟部智慧財產局員工消費合作社印製 530409 A7 B7 五、發明說明（66) 0 第5 1圖係表本發明之第6實施形態以及變形例之 S RAM單元之各製造過程的圖案圖，係表示在習知例中 ，到形成第4層之插塞爲止。 第5 2圖係表本發明之第6實施形態以及變形例之 S RAM單元之各製造過程的圖案圖，係表示到形成位元 線爲止。 第5 3圖係表第6實施形態之變形例2在形成第2層 的埋入導電層（溝配線）後的圖案圖。 第5 4圖係表第6實施形態之變形例3在形成第2層 的埋入導電層（溝配線）後的圖案圖。 第5 5圖係表本發明之第7實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成由被埋入形成到第 2層之層間絕緣層所構成的電源電壓供給線（電源線、共 同電位線以及位元線連接配線層）爲止。 第5 6圖係表本發明之第7實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成第2層之配線層（ 記憶節點配線層）爲止。 第5 7圖係表本發明之第7實施形態之s R A Μ單元 之各製造過程的圖案圖’係表示到形成第3層之插塞爲止 〇 第5 8圖係表本發明之第7實施形態之s r a Μ單元 之各製造過程的圖案圖’係表示到形成位元線爲止。 第5 9圖係表本發明之第7實施形態之sram單元 本紙張尺度適用中S國家β準（CNS)A丨規咯（210 X 297公0 -69 - -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 530409 Λ7 五、發明說明（67 ) 之各製造過程的圖案圖，係表示到形成第3層之配線層（ 共同電位線以及位元線連接配線層）爲止。 第6 0圖係表第5 9圖所示之SRAM單元的斷面圖 〇 第6 1圖係表第8實施形態之變形例的同一圖案圖。 第6 2圖係表本發明之第9實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成第1接點爲止。 第6 3圖係表本發明之第9實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成由根據被埋入形成 在第2層之層間絕緣層的溝配線所構成之配線（電源線以 及內部連接用配線）爲止。 第6 4圖係表本發明之第9實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成第2層之配線層（ 記憶節點配線層）爲止。 第6 5圖係表本發明之第9實施形態之S R A Μ單元 之各製造過程的圖案圖，係表示到形成第3層的插塞爲止 6 6 經濟部智慧財產局員工消f合作社印奴 元C 單層 Μ 線 Α配 R 的 S 層 之 3 態第 形成 施形 實到 9 示 第表 之係 明， 發圖 本案 表圖 係的 圖程 過 0 第製 各 之 止 爲 \)/ 線 位 電 同 共 元 止 單爲 Μ 塞 Α 插 R的 5 層 之 4 態第 形成 施形 實到 9 示 第表 之係 明， 發圖 本案 表圖 係的 圖程 7 過 6 0 第製 各 之 元 單 Μ A R s 之 態 形 施 實 9 第 之 明 發 本 表 係 圖 8 6 第 本紙張尺度適用中0 0家標準（CNS)A.丨規格（21ϋ 297公坌） 530409 Λ7 __Β7 五、發明說明（68) 之各製造過程的圖案圖，係表示到形成位元線爲止。 請 先 閱 讀 背 & 之 注 意 事 項 再 填 寫 本 頁 第6 9圖係表本發明之第1 〇實施形態之s r a Μ的 各製造過程的圖案圖以及斷面圖，係表示到形成第1接點 爲止。 第7 0圖係表本發明之第1 〇實施形態之s r a Μ的 各製造過程的圖案圖以及斷面圖，係表示到形成第2層之 配線（記憶節點配線層）時之成膜爲止。 第7 1圖係表本發明之第1 〇實施形態之S R a μ的 各製造過程的圖案圖以及斷面圖，係表示到根據第1之記 憶節點配線圖案來形成蝕刻保護膜加工用的光阻圖案爲止 第7 2圖係表本發明之第1 〇實施形態之s R A Μ的 各製造過程的圖案圖以及斷面圖，係表示到對同一蝕刻保 護膜實施圖案爲止。 第7 3圖係表本發明之第1 〇實施形態之S R A Μ的 各製造過程的圖案圖以及斷面圖，係表示到根據第2之記 憶節點配線圖案來形成導電膜加工用的光阻圖案爲止。 經濟部智慧財產局員工消費合作社印製 第7 4圖係表本發明之第1 〇實施形態之S R A Μ的 各製造過程的圖案圖以及斷面圖，係表示到對同一導電膜 實施圖案爲止。 第7 5圖係表本發明之第1 〇實施形態之S R A Μ的 各製造過程的圖案圖以及斷面圖，係表示到形成第3層的 插塞爲止。 第7 6圖係表本發明之第1 0實施形態之S R A Μ的 ^71^ 木紙張尺度適用中S S家煤(MCNS)Al规烙（210 X 297公坌） 530409 A7 五、發明說明（69 各製造過程的圖案圖以及斷面圖，係表示到形成第3層2 配線層（共同電位線等）爲止。 第7 7圖係表本發明之第1 0實施形態之s R A M @ 各製造過程的圖案圖以及斷面圖，係表示到形成第4胃之^ 插塞爲止。 第7 8圖係表本發明之第1 0實施形態之s R A M @ 各製造過程的圖案圖以及斷面圖，係表示到形成丨立元^ 胃 止。 第7 9圖係表將第1 0實施形態之s R A Μ單％ _設 計規則（designrule)以及單元尺寸（cell size)，與·2個1 比較例一起加以說明的說明圖。 第8 0圖係表示習知技術1之PM〇S負載型 S RAM單元之配置圖案例的平面圖。 第8 1圖係表示習知技術2之P Μ〇S負載型 S RAM單元之配置圖案例的平面圖。 符號說明 1，4 0，6 0， 經濟部智慧財產局員工消費合作社印製 0’ ，70- ^70— 2, [_4〇-2， 140~3， 1 0 ’ 14 0 ’ 14 0-1 丄 丄丄 gQ ， 19〇，190’ ，200，200’ ^ 2 0 〇 .,, 2 00-^. ，2 10 : p型M〇S負載型SRAM單元 2:半導體基板 4 :元件分離領域 6，62，72a，72b，l〇4a，i〇4b， 本紙張尺度適用中Θ國家標準（CNS)A·丨規格（210x297公g ) 530409 A7 B7 五、發明說明（7(3) 1 4 0 : p型主動領域（第1主動領域） 7，64，74a，74b，10 1 4 4 : η型主動領域（第2主動領域） 8:閘氧化膜 9 :多矽膜 1 〇：W S 1' X 膜 1 2 :偏移（offset )絕緣膜 1 4 : η +雜質領域 1 6 : ρ +雜質領域 1 8 :氮化矽膜（第1層間絕緣膜） 2〇：氮化矽膜（第1層間絕緣膜） 0 6b 請 先 閱 讀 背 s 之 注 意 事 項 寫 本 頁 22a 〜28b ，78a 〜8 b 2 4 訂 4 8a 5 2b 8 5 8 b :第1層的 接點 3 0a ，3〇b，5〇a，5〇b，96a ，96b

，128a ， 128b， 17 0， 17 〇b， 174a， 1 7 4 b :記憶節點配線層 31a 〜31c，168a，168b，202:著 經濟部智慧財產局員工消費合作社印製 陸墊層 3 2 :第2層間絕緣層 3 4a ，34b，46a 〜48b，88a 〜92b ，132 ，134 ，16〇a〜166b :第2層的插塞 3 6 a ，3 6 b，1 8 2 :位元線連接配線層 3 8 :第3層間絕緣膜 本紙張尺度適用中S國家標準（CNS)A.丨规恪（210x297公坌） 530409 Λ7 B7 五、發明說明（71 ) 39a，39b，52a 〜52c，98a ，172a，172b，194，198:第 3 層 42，44，10〇a〜l〇2b，154 :第1層的溝配線（由溝配線所形成的埋入導電層 5 4 :第4層間絕緣膜 56a ，56b，98a，98b ··第 4 層的 1 9 2，1 9 6 :內部連接用的第2層的溝配 2 0 4 :字元線裱裏配線 2 1 2 :導電膜 2 1 2 a :第1記憶節點配線層 2 1 2 b :第2接點配線 214:蝕刻保護膜 2 1 4 a :蝕刻掩罩層 2 1 6 ，2 1 8 :光阻圖案 W L 1 ，W L 2 :字元線 GLl，GL2，76a，76b ’ 116a 1 1 6 b ，1 4 6 a ，1 4 6 b :共同閘線 ，9 8 b 的插塞 插塞 線 請 先 閱 讀 背 之 注 意 事 項 再/ 填( 寫 本 頁

訂

經濟部智慧財產局員工消費合作社印¾

匱隱匱 SON sw 晶晶晶 線電電電 元動元載 位驅字負 2 14 1 L η η Ρ B Q Q Q 113 1 L η η p B Q Q Q 木紙張尺度適用中因0家慄準（CNS)A.丨规格（210 X 297公發）

Claims (1)

1. 530409 A8 B8 C8 D8 六、申請專利範圍 第88 1 06973號專利申請案 中文申請專利範圍修正本 (請先閎讀背面之注意事項再填寫本頁) 民國92年2月1〇日修正 1 . 一種半導體記憶裝置’其主要針對一各記憶單元 具有第1導電型的第1電晶體與第2導電型的第2電晶體 的半導體記憶裝置，其特徵在於： 形成有上述第1電晶體之通道的第1主動領域與形成 有上述第2電晶體之通道的第2主動領域，則被配置成使 電晶體之通道電流方向在各記憶單兀內互相成爲平行’且 在與上述通道電流方向呈垂直相交之方向上的相鄰的記憶 單元之間彼此被分離。 2 .如申請專利範圍第1項之半導體記憶裝置，兼作 爲上述第1以及第2電晶體之閘極的配線層的圖案’則被 配置成當橫越上述第1或第2主動領域上時’會全部與該 主動領域呈垂直相交。 經濟部智慧財產局員工消費合作社印製 3 .如申請專利範圍第1項之半導體記憶裝置’ 4 .個 上述第1電晶體呈串聯地被設在上述第1主動領域’而2 個上述第2電晶體呈串聯地被設在上述第2主動領域。 4 .如申請專利範圍第3項之半導體記憶裝置’各記 憶單元具有： 分別與上述第1主動領域呈垂直相交，且配線成貫穿 多個單元之間，而兼作爲第1導電型之字元電晶體的閘極 的平行線條狀的2條字元線及； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 530409 A8 B8 C8 D8 六、申請專利範圍 在該2個字元線之間，分別與上述第1以及第2主動 領域雙方呈垂直相交，且將閘極分別連接到第1導電型之 驅動電晶體，第2導電型之負載電晶體的各組，且被配置 成彼此平行的2條共同閘極線。 5 . —種半導體gS憶裝置’其主要針對一在各記憶單 元具有分別由被串聯連接到第1電源電壓供給線與第2電 源電壓供給線之間，且閘極被共同連接的第1導電型的驅 動電晶體與第2導電型的負載電晶體所構成，而輸入與輸 出呈交叉被連接的2個反相器的半導體記憶裝置，其特徵 在於： 上述第1電源電壓供給線及/或第2電源電壓供給線 ，係由以導電材料埋入層間絕緣膜之貫穿溝內的溝配線所 形成。 6 .如申請專利範圍第5項之半導體記憶裝置，各記 憶單元具有源極或汲極分別被連接到上述反相器的各輸入 ，且閘極分別被連接到字元線之2個第1導電型的字元電 晶體， . 在各記憶單元內，形成有該字元電晶體以及上述驅動 電晶體之通道的第1主動領域，形成有上述負載電晶體之 通道的第2主動領域，則均在上述反相器之間被分離爲2 5 上述第1電源電壓供給線被連接到位在上述驅動電晶 體之外側的第1主動領域部分’ 上述第2電源電壓供給線被連接到位在上述負載電晶 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） -2 - (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製 530409 A8 B8 C8 D8 六、申請專利範圍 體之外側的第2主動領域部分° 7 .如申請專利範圍第5項之半導體記憶裝置，各記 憶單元具有源極或汲極分別被連接到上述反相器的各輸入 ，且閘極分別被連接到字元線之2個第1導電型的字元電 晶體， 在各記憶單元內，形成有該字元電晶體以及上述驅動 電晶體之通道的第1主動領域’形成有上述負載電晶體之 通道的第2主動領域，則分別被共同設在上述反相器之間 上述第1電源電壓供給線被連接到位在上述2個驅動 電晶體之間的第1主動領域部分’ 上述第2電源電壓供給線被連接到位在上述2個負載 電晶體之間的第2主動領域部分。 8 .如申請專利範圍第7項之半導體記憶裝置，上述 第1主動領域具有分別從形成有上述驅動電晶體之部分的 兩端朝同一方向彎曲的形狀， 藉著使共同的上述字元線相對於該呈彎曲的2個主_動 領域部分的兩者呈垂直相交，而形成上述2個字元電晶體 〇 9 .如申請專利範圍第7項之·半導體記憶裝置，上述 第1主動領域則分別從相鄰的上述2個驅動電晶體朝著外 側而延伸， 藉著使不同的上述字元線，1條1條地分別與該2個 延伸部分呈垂直相交，而形成上述2個字元電晶體。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公釐） _ 3 __ (請先閲讀背面之注意事項再填寫本頁) 裝· 經濟部智慧財產局員工消費合作社印製 530409 A8 B8 C8 D8 、申請專利乾圍 1〇.如申請專利範圍第9項之半導體記憶裝置，上 述第1以及第2主動.領域，則被配置成使電晶體的通道電 流方向在各記憶單元內彼此呈平行，且在與上述通道直流 方向呈垂直相交之方向上的相鄰的記憶單元之間分別被分 離。 1 1 · 一種半導體記.憶裝置，其主要針對一在各記憶 單元內具有：分別由被串聯連接到到來供給第1電源電壓 的第1電源電壓供給線與用來供給第2電源電壓的第2電 源電壓供給線之間，且閘極被共同連接的第1導電型的驅 動電晶體與第2導電型的負載電晶體所構成，而輸入與輸 出呈交叉被連接的2個反相器及； 成爲源極或汲極之其中一者的雜質領域則分別被連接 到上述反相器的各輸入，而另一個的雜質領域則分別被連 接到不同的位元線，且閘極分別被連接到不同之字元線的 2個第1導電型的字元電晶體， 針對上述2個字元電晶體的其中一者，上述另一個雜 質領域，則經由在字元線方向長的位元線連接配線層，.被 連接到上層的位元線的半導體記憶裝置，其特徵在於·· 上述第1電源電壓供給線及/或第2電源電壓供給線 ，上述位元線連接配線層，則分別同樣由以導電材料埋入 層間絕緣層之貫穿溝內的溝配線所構成° 1 2 ·如申請專利範圍第1 1項之半導體記憶裝置， 在各記憶單元內，形成有該字元電晶體以及上述字元 電晶體之通道的第1主動領域，形成有上述負載電晶體之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4 - L 1 — 裝-- (請先閲讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 530409 A8 B8 C8 D8 六、申請專利範圍 通道的第2主動領域，則分別被共同設在上述反相器之間 3 上述第1電源電壓供給線被連接到位在上述2個驅動 電晶體之間的第1主動領域部分， 上述第2電源電壓供給線被連接到位在上述2個負載 電晶體之間的第2主動領域部分。 1 3 ·如申請專利範圍第1 2項之半導體記憶裝置， 上述第1以及第2主動領域，則被配置成使電晶體之通道 電流方向在各記憶單元內彼此呈平行，且在與上述通道電 流方向呈垂直相交之方向上的相鄰的記憶單元之間分別被 分離。 1 4 . 一種半導體記憶裝置，其主要針對一在各記憶 單元具有分別由被串聯連接在用來供給第1電源電壓的第 1電源電壓供給線與供給第2電源電壓之第2電源電壓供 給線之間，且閘極共同被連接之第1導電型的驅動電晶體 與第2導電型之負載電晶體所構成，而輸入與輸出呈交叉 被連接的2個反相器的半導體記憶裝置，其特徵在於： 在成爲上述驅動電晶體以及上述負載電晶體之源極或 汲極的雑質領域中，具有接於被供給有上述第1或第2電 源電壓之雜質領域上，而被埋入到第1層間絕緣層的第1 埋入導電層及； 接於該第1埋入導電層上，而被埋入到第2層間絕緣 層的第2埋入導電層。 · 1 5 ·如申請專利範圍第1 4項之半導體記憶裝置， 本&張尺度適用巾關家標準（CNS ) A搬Μ 210X297公釐) . ' ^-- (請先閱讀背面之注意事項再填寫本頁) 訂 ’線_ 經濟部智慧財產局員工消費合作社印製 530409 A8 B8 C8 D8 六、申請專利範圍 由上述第1以及第2埋入導電層所構成的2層接點構造分 別被設在位於上述2.個驅動電晶體之間的雜質領域部分以 及位於上述2個負載電晶體之間的雜質領域部分。 1 6 .如申請專利範圍第1 4項之半導體記憶裝置， 針對被供給有上述電源電壓的2雜質領域的至少其中一者 ，在上述2個反相器之間.，使其中一個輸入與另一個輸出 互相連接的節點配線層，則被配線成經由絕緣層至少部分 地重疊在該雜質領域上。 1 7 .如申請專利範圍第1 4項之半導體記憶裝置， 在各記憶單元具有源極或汲極分別被連接到上述反相器的 各輸入，且閘極分別被連接到字元線之2個第1導電型的 字元電晶體， .在各記憶單元內，形成有該字元電晶體以及上述驅動 電晶體之通道的第1主動領域，形成有上述負載電晶體之 通道的第2主動領域，則分別呈共用地被設在上述反相器 之間， 上述第1主動領域具有從形成有上述驅動電晶體之部 分的兩端分別朝同一方向彎曲的形狀， 藉著使共用的上述字元線相對於上述呈彎曲的2個主 動領域部分兩者呈垂直相交，而形.成上述2個字元電晶體 〇 1 8 ·如申請專利範圍第1 4項之半導體記憶裝置， 在各記憶單元具有源極或汲極分別被連接到上述反相器的 各輸入，且閘極分別被連接到字元線之2個第1導電型的 本^張尺度適用中國國家標準（CNS ) A4規格（210X297公董 1 ^6 - (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 530409 A8 B8 C8 _ D8 六、申請專利範圍 字元電晶體’ 在各記憶單元內..，形成有該字元電晶體以及上述驅動 電晶體之通道的第1主動領域，形成有上述負載電晶體之 通道的第2主動領域，則分別呈共用地被設在上述反相器 之間， 上述第1主動領域則分別從相鄰的2個上述驅動電晶 體朝外側延伸， 藉著使不同的上述字元線，1條1條地分別與該2個 延伸部分呈垂直相交，而形成上述2個字元電晶體。 1 9 .如申請專利範圍第1 7項之半導體記憶裝置， 上述第1以及第2主動領域，則被配置成使電晶體的通道 電流方向在各記憶單元內彼此呈平行，且在與上述通道電 流方向呈垂直相交之方向上的相鄰的記憶單元之間分別被 分離。 2 0 .如申請專利範圍第1 4項之半導體記憶裝置， 上述第2埋入導電層，係當作上述第1或第2電源電壓供 給線使用，爲一以導電材料埋入第2層間絕緣層內之貫穿 溝內的溝配線。 2 1 ·如申請專利範圍第2 0項之半導體記憶裝置， 針對被供給有上述電源電壓的第2.雜質領域的至少其中一 者，在上述2個反相器之間，使其中一個輸入與另一個輸 出互相連接的節點配線層，則被配線成經由絕緣層至少部 分地重疊在該雜質領域上。 · 2 2 .如申請專利範圍第2 0項之半導體記憶裝置， 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐) -7 = '—" ' (請先閱讀背面之注意事項再填寫本頁) 裝· 線 經濟部智慧財產局員工消費合作社印製 530409 A8 B8 C8 D8 六、申請專利範圍 在各記憶單元具有源極或汲極分別被連接到上述反相器的 各輸入，且閘極分別.被連接到字元線之2個第1導電型的 字元電晶體， 在各記憶單元內’形成有該字元電晶體以及上述驅動 電晶體之通道的第1主動領域，形成有上述負載電晶體之 通道的第2主動領域’則.分別呈共用地被設在上述反相器 之間， 上述第1主動領域具有從形成呈有上述驅動電晶體之 部分的兩端分別朝同一方向彎曲的形狀， 藉著使共用的上述字元線相對於上述呈彎曲的2個主 動領域部分兩者呈垂直相交，而形成上述2個字元電晶體 〇 2 3 .如申請專利範圍第2 0項之半導體記憶裝置， 在各記憶單元具有源極或汲極分別被連接到上述反相器的 各輸入，且閘極分別被連接到字元線之2個第1導電型的 字兀電晶體， 在各記憶單元內，形成有該字元電晶體以及上述驅.動 電晶體之通道的第1主動領域，形成有上述負載電晶體之 通道的第2主動領域，則分別呈共用地被設在上述反相器 之間， < 上述第1主動領域則分別從相鄰的2個上述驅動電晶 體朝外側延伸， 藉著使不同的上述字元線，1條1條地分別與該2個 延伸部分呈垂直相交，而形成上述2個字元電晶體。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 、1T 經濟部智慧財產局員工消費合作社印製 -8- 530409 A8 B8 C8 D8 六、申請專利範圍 2 4 _如申請專利範圍第2 3項之半導體記憶裝置， 上述第1以及第2主.動領域，則被配置成使電晶體的通道 電流在各記憶單元內彼此互相呈平行，且在與上述通道電 流呈垂直相交之方向上的相鄰的記憶單元之間分別被分離 〇 2 5 ·如申請專利範.圍第2 4項之半導體記憶裝置， 在各記憶單元內，上述第1以及第2埋入導電層間的連接 位置，則位在在該第1埋入導電層下的上述雜質領域的外 側。 2 6 .如申請專利範圍第2 5項之半導體記憶裝置， 在各記憶單元內，上述第2埋入導電層係由將導電材料埋 入到上述第1層間絕緣層之貫穿溝內的溝配線所構成，而 延伸到將位在其下方之上述雜質領域當作源極或汲極之電 晶體的閘極的外側， 上述第2埋入導電層則相接於位在該閘極之外側的延 伸部分上。 2 7 . —種半導體記憶裝置，其主要針對一在各記憶 單元具有分別由被串聯連接到第1電源電壓供給線與第2 電源電壓供給線之間，且閘極被共同連接的第1導電型的 驅動電晶體與第2導電型的負載電晶體所構成，而輸入與 輸出呈交叉被連接的2個反相器的半導體記憶裝置，其特 徵在於： 上述第1以及第2電源電壓供給線的其中一者係由以 導電材料埋入層間絕緣膜之貫穿溝內的溝配線所構成， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -9 - L---------- (請先閱讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 530409 A8 B8 C8 D8 々、申請專利範圍 上述第1以及第2電源電壓供給線的另一者係由位在 上述溝配線之上層的配線層所構成，且在與該另一個電源 電壓供給線之配線方向呈垂直方向上的相鄰的記憶單元之 間被共用連接。 2 8 .如申請專利範圍第2 7項之半導體記憶裝置， 在各記憶單元具有源極或.汲極分別被連接到上述反相器的 各輸入，且閘極分別被連接到字元線之2個第1導電型的 字元電晶體， 在各記憶單元內，形成有該字元電晶體以及上述驅動 電晶體之通道的第1主動領域，形成有上述負載電晶體之 通道的第2主動領域，則分別被共同設在上述反相器之間 3 上述第1主動領域分別從相鄰的2個上述驅動電晶體 朝外側延伸， 藉著使不同的上述字元線，1條1條地分別與該2個 延伸部分呈垂直相交，而形成上述2個字元電晶體。 2 9 ·如申請專利範圍第2 8項之半導體記憶裝置.’ 上述另一個電源電壓供給線被配置在與上述字元線相同的 方向， 而在與該配線方向呈垂直相交之方向上的相鄰的單兀 之間，則藉著通過位元線接點之間的連結部分，而與另一 個電源電壓供給線共同連接。 3 〇 .如申請專利範圍第2 8項之半導體記憶裝置’ 在上述另一個電源電壓供給線的間隔內，藉著與上述另一 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) •裝· 訂 線 經濟部智慧財產局員工消費合作社印製 -10- 530409 A8 B8 C8 D8 六、申請專利範圍 個電源電壓供給線相同階層的配線層，而配線出被連接到 上述字元線的低電阻化層。 3 1 · —種半導體記憶裝置，其主要針對一在各記憶 單元內具有：分別由被串聯連接到到來供給第1電源電壓 的第1電源電壓供給線與用來供給第2電源電壓的第2電 源電壓供給線之間，且閘.極被共同連接的第1導電型的驅 動電晶體與第2導電型的負載電晶體所構成，而輸入與輸 出呈交叉被連接的2個反相器的半導體記憶裝置，其特徵 在於； 在用來使上述2個反相器之輸入與輸出互相連接的2 個節點配線中的其中一個節點配線，係由與構成另一個節 點配線的配線層相同階層的配線層，以及在該配線層上， 以同一圖案所形成，而蝕刻速度較位在其正下方之配線層 爲慢的鈾刻掩罩層所構成。 3 2 .如申請專利範圍第3 1項之半導體記憶裝置， 上述2個節點配線的離開空間則較配線層本身的寬度爲小 〇 3 3 .如申請專利範圍第3 1項之半導體記憶裝置， 在各記憶單元具有源極或汲極分別被連接到上述反相器的 各輸入，且閘極分別被連接到字元.線之2個第1導電型的 字元電晶體， 在各記憶單元內，形成有該字元電晶體以及上述驅動 電晶體之通道的第1主動領域，形成有上述負載電晶體之 通道的第2主動領域，則分別呈共用地被設在上述反相器 I------裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工涓費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 530409 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 之間， 上述第1主動領.域則分別從相鄰的2個上述驅動電晶 體朝外側延伸， 藉著使不同的上述字元線，1條1條地分別與該2個 延伸部分呈垂直相交，而形成上述2個字元電晶體。 3 4 · —種半導體記憶裝置之製造方法，其主要針對 一在各記憶單元具有分別由被串聯連接到用來供給第1電 源電壓的第1電源電壓供給線與用來供給第2電源電壓之 第2電源電壓供給線之間，且閘極被共同連接之第1導電 型的驅動電晶體與第2導電型的負載電晶體所構成，而輸 入與輸出呈交叉被連接的2個反相器的半導體記憶裝置的 製造方法，其特徵在於： 在形成使上述2個反相器之輸入與輸出彼此連接的第 1以及第2節點配線時’會依序整面地形成成爲節點配線 的導電膜與鈾刻速度較該導電膜慢的膜， 以上述第1節點配線的圖案來加工上述蝕刻速度慢的 膜，而形成蝕刻掩罩層， 根據所形成之上述蝕刻掩罩層，一邊保護位在正下方 的上述導電膜部分，而一邊藉由上述第2節點配線的圖案 ，將光阻圖案形成在上述導電膜上，. > 在形成該光阻圖案以及上述蝕刻掩罩層的狀態下，除 去已露出的上述導電膜部分。 3 5 .如申請專利範圍第3 4項之半導體記憶裝置之 製造方法，其中，於加工前述導電膜時，對於已形成之前 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12- L--------裝-- (請先閲讀背面之注意事項再填寫本頁) 、1Τ 線 530409 A8 B8 C8 D8六、申請專利範圍 述鈾刻罩層而言，接近較前述蝕刻罩層及第2之節配線之 圖案寬度爲窄之間隔..寬度，於前述第2節配線之圖案，將 光阻圖案形成於前述導電膜上，就形成該光阻圖案及前述 鈾刻層之狀態下，除去露出之前述導電膜部分者。 3 6 .如申請專利範圍第3 4項之半導體記憶裝置之 製造方法，在各記憶單元具有源極或汲極分別被連接到上 述反相器的各輸入，且閘極分別被連接到字元線之2個第 1導電型的字元電晶體， 在各記憶單元內，形成有該字元電晶體以及上述驅動 電晶體之通道的第1主動領域，形成有上述負載電晶體之 通道的第2主動領域，則分別呈共用地被設在上述反相器 之間， 上述第1主動領域則分別從相鄰的2個上述驅動電晶 體朝外側延伸， 藉著使不同的上述字元線，1條1條地分別與該2個 延伸部分呈垂直相交，而形成上述2個字元電晶體。 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 13 -