KR910000245B1 - 반도체기억장치 - Google Patents

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KR910000245B1
KR910000245B1 KR1019860001612A KR860001612A KR910000245B1 KR 910000245 B1 KR910000245 B1 KR 910000245B1 KR 1019860001612 A KR1019860001612 A KR 1019860001612A KR 860001612 A KR860001612 A KR 860001612A KR 910000245 B1 KR910000245 B1 KR 910000245B1
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유끼히도 오오와끼
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가부시끼가이샤 도오시바
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Abstract

내용 없음.

Description

반도체기억장치
제1도는 본 발명의 1실시예에 따른 메모리셀의 평면도.
제2도는 제1도에 나타낸 주요부에 대한 단면도.
제3도는 제1도 및 제2도에 나타낸 메모리셀의 등가회로도.
제4도는 제1도 및 제2도의 좌측에 나타낸 셀캐패시터영역에 대한 기판수직방향의 포텐셜분포를 나타낸 도면.
제5도는 제1도 및 제2도의 우측에 나타낸 셀캐패시터영역에 대한 기판수직방향의 포텐셜분포를 나타낸 도면.
제6도는 펀낼링효과가 발생할 경우 셀의 상황을 모식적으로 나타낸 도면.
제7a도는 내지 제7c도는 제1도 및 제2도의 우측에 나타낸 셀캐패시터영역에서 핀낼링효과에 의한 전자석 포텐셜의 변동을 나타낸 모식도.
제8도는 제1도 및 제2도의 좌측에 나타낸 셀캐패시터영역에서 핀낼링효과에 의한 전자석 포텐셜의 변동을 나타낸 모식도.
제9도는 본 발명에 다른 실시예에 따른 메모리셀의 평면도.
제10도는 제9도에 나타낸 실시예의 주요부에 대한 단면도.
제11도는 본 발명의 또 다른 실시예에 따른 메모리셀의 평면도.
제12도는 제11도에 나타낸 실시예의 주요부에 대한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : P-형 실리콘기판 12 : 소자분리용 산화막
13 : 제1게이트산화막 141, 142: N-형 영역
15 : 제1다결정실리콘막 16 : P+형 영역
17 : 층간절연막 181, 182: Al비트선
19 : 제2다결정실리콘막 20 : 층간절연막
211, 212: 셀캐피시티영역 221, 222: 접속구멍
241, 242: 도랑
[산업상의 이용분야]
본 발명은 1개의 MOS 트랜지스터와 1개의 MOS 캐패시터로 1비드의 메모리셀을 구성한 반도체기억장치에 관한 것으로, 특히 소프트에러의 문제를 해결할 수 있도록 된 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
다이나믹램(이하, D-RAM이라 칭함)의 셀구조로서 1트랜지스터/1캐패시터형 메모리셀이 널리 사용되고 있는데, 이러한 D-RAM은 최근 더욱 고집적화 및 미세화되는 경향으로 발전되고 있다.
이러한 D-RAM의 미세화를 위해서는 셀캐패시터(cell capacitor)용량의 절감이 필수적이지만, 캐패시터 용량을 작게하면, α선의 입사에 의해 반도체기판에 소수캐리어가 발생하게 되고, 이 소수캐리어가 셀캐패시터의 축적노드(storage node)에 유입됨으로써 발생되는 소프트에러(soft error)가 문제로 된다.
이 소프트에러를 실용상 문제가 없는 정도까지 감소시키는 방법으로서 D-RAM의 칩상에 에러검지·정정회로(ECC회로)를 설치하는 것이 고려되어 시행단계에 있는데, 이러한 에러검지·정정을 확실하게 수행하는데에는 축적정보비트의 용장도(冗長度)를 높혀주면 되지만, 이러한 경우 용장비트수의 증대 및 ECC회로가 복잡하게 됨으로써 필요한 칩면적이 증대되어 D-RAM의 집적도 향상에 방해가 된다.
현재의 집적도와 미세화의 단계에서는 1개의 α선 입사에 의한 소프트에러가 1개의 워드선의 선택에 대응하는 1열의 셀어레이중 1개로 간주해도 상관없지만, 집적도가 높아지면서 인접하는 셀간의 위치가 가까워지게 되면, 1개의 α선 입사에 의해 1열의 셀어레이중에 존재하는 복수개의 셀이 소프트에러를 야기시키는 것이 예상된다. 이와 같은 복수개의 소프트에러를 동시에 구제하는데에는 소프트에러가 1개로 한정되는 경우보다 그 규모가 큰 ECC회로 및 용장비트가 필요하게 되어 칩면적의 증대와 비용의 상승 및 ECC회로에서 필요로 되는 논리게이트수의 증대를 초래하게 되고, 그에 수반하여 억세스시간이 증대되게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 용장비트의 증대 및 ECC회로의 대규모화를 초래하지 않고서도 α선 입사에 기인하는 소프트에러의 문제를 해결할 수 있으면서 D-RAM의 고신뢰성 및 집적도의 향상을 도모할 수 있는 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
본 발명은 α선 입사에 의해 소프트에러가 발생해도 그 소프트에러가 1열의 셀어레이중 1개의 메모리셀에서만 발생하도록해서 소규모의 ECC회로를 사용해도 에러를 정정할 수 있도록 한 것이다.
용장비트수 및 ECC회로의 규모는 소프트에러에 의한 잘못이 1개의 워드선을 선택한 때에 선정되는 1열의 셀어레이중 1개밖에 없다고 하는 조건이 있다면, 극히 소규모인 것으로 구제하는 수단이 알려져 있는 바, 이에 본 발명에서는 축적노드에 반도체기판중의 소수캐리어가 주입되는 비율이 서로 다른 것이나 그 용량자체가 서로 다른 것을 인접하는 메모리셀로 사용함에 따라 어느 한쪽의 메모리셀에 소프트에러가 발생하기 쉽도록 적극적으로 유도하여 상기의 조건을 달성하고 있다.
즉, 상기 목적을 달성하기 위한 본 발명은, 1개의 MOS 트랜지스터와 1개의 MOS 캐패시터로 1비트의 메모리셀을 구성하고, 이 셀을 2차원적으로 배열한 반도체기억장치에 있어서, 상기 메모리셀을 구성하는 캐패시터로서 그 축적노드에 반도체층의 소수캐리어가 주입되는 비율이 다른 2종류의 셀캐패시터를 사용하고 이를 셀캐패시터를 최소한 1방향으로 교대로 배열해 이루어진 것을 특징으로 한다.
따라서 상기 배열방향에 대해서는 한 입자의 α선 입사에 의해 최대 1개의 메모리셀에서만이 소프트레어가 발생하도록 할 수 있으므로, ECC회로 및 에러검출·정정용의 용장비트수를 매우 작게할 수 있고, D-RAM의 고신뢰성을 유지하면서 고집적화를 도모할 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 각 실시예를 상세히 설명한다.
제1도 및 제2도는 본 발명의 1실시예에 따른 메모리셀의 개략적인 구조를 나타낸 도면으로, 제1도는 그 평면도이고, 제2도는 제1도에 나타낸 II-II선에 따른 단면도이다.
여기서 도면중 참조부호 11은 P-형 실리콘기판, 12는 소자분리용 산화막, 13은 제1게이트산화막, 141, 142는 N-형 영역, 15는 제1다결정실리콘막, 16은 P+형 영역, 17은 층간절연막, 181, 182는 Al비트선, 19는 제2다결정실리콘막(워드선), 20은 층간절연막, 211, 222는 셀캐패시터영역, 221, 222는 접속구멍(contact hole)을 각각 나타낸다.
상기 제1게이트산화막(13)을 사이에 두고 N-형 영역(141) 및 제1다결정실리콘막(15)이 제1셀캐패시터(C1)를 형성하고, 마찬가지로 게이트산화막(13)을 사이에 두고 N형 영역(142) 및 제1다결정실리콘막(15)이 제2셀캐패시터(C2)를 형성한다. 또 상기 제1셀캐패시터(C1)를 형성하는 셀캐패시터영역(211)의 N-형 영역(141)과 실리콘기판(11) 사이에는 P+형 영역(16)이 형성되어 있는데, 이 P+형 영역(16)은 공지된 이온 주입법이나 에피텍셜법등으로 형성된다.
이러한 구조는 행방향 및 열방향으로 배열된 복수의 메모리셀중 열방향배열의 일부를 나타낸 것으로, 실제로는 제1셀캐패시터(C1)를 갖춘 메모리셀과 제2셀캐패시터(C2)를 갖춘 메모리셀이 행방향 및 열방향으로 교대로 형성되어 있다.
제3도는 제1도 및 제2도의 구조에 대응되는 등가회로를 나타낸 것으로, 1개의 MOS 트랜지스터와 1개의 MOS 캐패시터로 1비트의 메모리셀이 구성된다.
상기한 제1실시예의 구조에 따르면, 제1셀캐패시터영역(211)에서만 N-형 영역(141)과 P-형 실리콘기판(11) 사이에 P+형 영역(16)을 설치하고 있기 때문에 제1셀캐패시터(C1)쪽이 제2셀캐패시터(C2)쪽 보다도 그 축적노드에 소수캐리어가 주입되는 비율이 작아지게 되는데, 그 이유를 설명하면 다음과 같다.
제4도 및 제5도는 각각 제1셀캐패시터(C1) 및 제2셀캐패시터(C2)중 축적노드의 기판수직방향에 대한 전자포텐셜을 나타낸 개념도로서, 제1셀캐패시터(C1)에서는 제4도에 나타낸 바와 같이 P+형 영역(16)이 포텐셜장벽으로 작용해서 α선 입사에 의해 발생된 소수캐리어(이 경우 전자)가 축적노드로 주입되는 것을 방해하게 되는데, 이에 대해 제2셀캐패시터(C2)에서는 상기한 포텐셜장벽이 없기 때문에 소위 패널링효과(funnelling effect)에 의해 주변의 소수캐리어가 축적노드로 모이게 되는 결과가 된다. 따라서 1개의 α선 입사에 의해 실리콘기판(11)중에서 생성된 소수캐리어는 그 근방의 제2셀캐패시터(C2)에만 선택적으로 주입되어 인접하는 2개의 메모리셀에서 동시에 소프트에러가 발생되지는 않게 된다.
따라서 상기 실시예에 의하면, 2종류의 셀캐패시터의 구조가 이용되고 있는 바, 즉 한쪽의 셀캐패시터(C1)의 캐패시터전극(N-형 영역(141)과 실리콘기판(11)과의 사이에 포텐셜장벽을 형성하기 위한 P+형 영역(16)을 설치함으로써 α선이 입사되어도 1열의 워드선중에서는 1개의 메모리셀에서만 소프트에러가 발생되도록 할 수 있기 때문에 ECC회로의 소규모화 및 에러검출·정정용 용장비트수의 대폭적인 절감을 도모할 수 있다. 따라서 D-RAM의 고집적화에 충분히 대처할 수 있게 됨과 더불어 그 효과는 절대적이라 할 수 있다.
여기서 상기한 펀낼링효과를 설명하면 다음과 같다.
제6도에 나타낸 바와 같이 셀캐패시터에 α선이 입사되면, P-형 실리콘기판에는 α선이 입사되는 궤적에 따라 고밀도의 e(전자)-h(정공)쌍이 발생하게 된다.
여기서 상기 제2셀캐패시터구조(C2)에서는 전자포텐셜이 제7a도에 나타낸 바와 같이 되는데, 시간적인 변화를 고려해 본다면, α선이 입사되어 ①의 e-h쌍중 e가 전계에 의해 드리프트되어 제7b도에 나타낸 바와 같이 N+형 영역으로 고속으로 이동하게 되고, 이에 비해 이동속도가 늦은 h은 남겨져서 주변에 전기장을 형성하여 전자포텐셜을 떨어뜨리게 된다. 이와 같이 되면 ②의 e-h쌍중 e가 상기 전계에 의해 드리프트되어 제7c도에 나타낸 바와 같이 N+형 영역으로 고속으로 이동하게 된다. 이와 같이해서 포텐셜의 도랑이 확대되어 셀근방의 소수캐리어(e)가 거의 셀에 주입되게 된다.
한편, 상기 제1셀캐패시터구조(C1)의 경우에는 제8도에 나타낸 바와 같이 포텐션의 혹부분(P+포텐셜장벽)이 상기한 도랑의 형성을 초기 단계에서 방해하게 된다. 따라서 제1셀캐패시터(C1)쪽이 제2셀캐패시터(C2)보다도 소수캐리어가 주입되는 비율이 적어지게 된다.
제9도 및 제10도는 본 발명의 다른 실시예를 설명하기 위한 도면으로, 제9도는 그 평면도를 나타낸 것이고, 제10도는 제9도에 나타낸 X-X선에 따른 단면도이다. 본 실시예와 상기 실시예의 다른 점은 캐패시터형성영역에 도랑(241) (242)를 파서 도랑형 캐패시터(trench capacitor)를 형성하도록 한 점으로, 이 경우에도 제1캐패시터(C1)를 구성하는 영역(211)층에 포텐셜장벽을 형성하기 위한 P+형 영역(16)이 설치되어 있는 바, 본 구조에서도 상기 제1실시예와 동일한 효과를 거둘 수 있음은 물론이다.
제11도 및 제12도는 본 발명의 또 다른 실시예에 관한 메모리셀의 구조도로서, 제11도는 그 평면도를 나타낸 것이고, 제12도는 제11도에 나타낸 XII-XII선에 따른 단면도이다.
본 실시예에서는 열방향으로 인접하는 제1, 제2셀캐패시터(C1) (C2)중 어느 하나에 포텐셜장벽을 형성하기 위한 P+형 영역(16)을 형성하는 대신 이들 셀캐패시터(C1) (C2)를 구성하는 제1, 제2셀캐패시터(211) (212)의 면적을 다르게 형성하고 있는 바, 즉 한쪽에서는 메모리셀의 소요용량을 확보할 수 있도록 하는 한편, 다른 쪽에서는 고집적 반도체장치로서의 미세화를 방해하지 않는 범위에서 도시한 바와 같이 적극적으로 그 면적을 넓히고 있다. 따라서 이들 셀어레이에 1개의 α선이 입사되는 각 경우에 대해 설명하면 다음과 같다.
1) 제1셀캐패시터영역(211)이나 그 근방에 α선이 입사된 경우 ; 반도체기판(11)에 발생한 소수캐리어가 빨리 제1셀캐패시터영역(211)에 유입되고, 이것이 소프트에러를 발생시키게 된다. (정확히 표현하면, 소프트에러로 되는 확률을 높게 한다)따라서 상기 소수캐리어가 다른 셀로 유입되는 것을 피할 수 있기 때문에 소수캐리어가 유입되는 셀이외의 모든 셀에 있어서는 소프트에러에 대한 안전을 확보할 수 있게 된다.)
2) 제1 및 제2셀캐패시터영역 (211) (212)의 중간영역에 α선이 입사된 경우 ; 반도체기판(11)에 발생한 소수캐리어는 제1, 제2셀캐패시터영역(211) (212)에 분산되어 유입되지만, 제2셀캐패시터(C2)쪽은 용량적으로 여유가 있기 때문에 이들 2개의 셀에 소프트에러가 동시에 발생되지는 않게 된다. 즉, 이 경우 제1셀캐패시터(C1)측에 소프트에러가 발생하게 됨으로써 제1셀캐패시터(C1)이외의 셀에 대해서는 상기 1)의 경우와 마찬가지로 동일한 에러에 대한 안전을 확보할 수 있게 된다.
3) 제2셀캐패시터영역(212) 또는 그 근방에 α선이 입사된 경우 ; 반도체기판(11)에 발생한 소수캐리어는 모두 제2셀캐패시터영역(212)에 유입되는데, 이 제2셀캐패시터(C2)는 용량적으로 여유가 있기 때문에 소프트에러가 발생되기 어렵다. 따라서 다른 모든 셀에 대해 상기 소수캐리어의 유입을 회피할 수 있게 되어 동일 에러에 대한 안전이 확보됨으로써 모든 셀에 안전이 유지된다.
상기한 제3실시예에서는 상대적인 면적의 관계에서 상기 3가지 양태로 α선이 입사될 확률이 가장 높게 이루어지므로, 이 제3실시예에 의해서도 양호한 조건(즉, 1열의 워드선중에는 최대 1개의 메모리셀에만 소프트에러가 생기도록 한다라는 조건)이 달성됨을 알 수 있다.
본 발명은 상기한 실시예에만 한정되지 않고, 예컨대 제1 및 제2셀캐패시터 배열수단으로서 행방향 및 열방향으로 번갈아 배열해도 그 효과는 유효하다. 또한 제1도와 제2도, 제9도와 제10도에 도시된 실시예에는 제1, 제2셀캐패시터(C1) (C2)의 구조상 다른 점이 기판과 동일 도전형으로 그 불순물 농도가 높은 불순물층(16)이 있는가 아닌가의 차이에 있지만, 본 발명은 이에 한정되지 않고, 축적노드에 기판중의 소수캐리어가 주입되는 비율이 다르도록 한 구조라면 된다. 즉 양쪽셀캐패시터(C1) (C2)에 모두 불순물층(16)에 설치하되 그 농도를 달리하여 소수캐리어의 주입비율을 다르게 할 수도 있다.
또한 제11도 및 제12도에 도시된 실시예에서는 제1,제2캐패시터(C1) (C2)의 다른점이 면적의 대소에 있었지만, 본 발명은 이에 한정되지 않고, 예컨대 그 유전층의 두께를 달리하거나 유전재료를 달리하는 점(즉, 유전율을 달리하는 것)등, 실질적으로 그 용량이 달라지도록 하면 된다. 이와 더불어, 이미 설명한 바 있지만, 제1도 및 제2도의 평판형 캐패시터는 제9도 및 제10도의 도랑형 캐패시터로 대치하여도 동일한 효과를 얻을 수 있다.
상기한 여러 실시예외에도 본 발명은 그 요지를 벗어나지 않는 범위에서 여러 가지로 실시될 수 있다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 용장비트이 증대 및 ECC회로의 대규모화를 초래하지 않으면서 α선 입사에 기인하는 소프트에러의 문제를 해결할 수 있고, D-RAM의 고신뢰성 집적도를 향상시킬 수 있게 된다.

Claims (8)

1개의 MOS 트랜지스터와 1개의 MOS 캐패시터로 1비트의 메모리셀을 구성하고, 이 셀을 2차원적으로 배열한 반도체기억장치에 있어서, 상기 메모리셀을 구성하는 캐패시터로서 그 축적노드에 반도체기판중의 소수캐리어가 주입되는 비율이 다른 2종의 셀캐패시터(C1) (C2)를 사용하고, 이들 셀캐패시트(C1) (C2)를 최소한 1방향으로 번갈아 배열해서 이루어진 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 2종의 셀캐패시터(C1) (C2)중 한쪽의 셀캐패시터(C1)는 그 축적노드와 반도체 기판의 사이에 상기 기판과 동일 도전형이면서 불순물 농도가 더 높은 분순물 층을 구비하고 있고, 다른쪽의 셀캐패시터(C2)는 상기 불순물층을 구비하고 있지 않은 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 2종의 셀캐패시터(C1) (C2)중 한쪽의 셀캐패시터는 그 축적노드와 반도체기판의 사이에 상기 기판과 동일 도전형이면서 불순물 농도가 더 높은 불순물층을 구비하고 있고, 다른쪽의 셀캐패시터는 상기 불순물층과 농도가 다른 불순물층을 구비한 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 2종의 셀캐패시터(C1) (C2)는 용량이 서로 다른 것을 특징으로 하는 반도체기억장치.
제4항에 있어서, 상기 2종의 셀캐패시터(C1) (C2)는 반도체기판측에서 본 축적노드의 표면적이 서로 다른 것을 특징으로 하는 반도체기억장치.
제4항에 있어서, 상기 2종의 셀캐패시터(C1) (C2)는 축적노드의 두께가 서로 다른 것을 특징으로 하는 반도체기억장치.
제4항에 있어서, 상기 2종의 셀캐패시터(C1) (C2)는 축적노드를 형성하는 유전체의 유전률이 서로 다른 것을 특징으로 하는 반도체기억장치.
제1항에 있어서, 상기 2종의 셀캐패시터(C1) (C2)는 2차원면의 양방향에 번갈아 배열된 것을 특징으로 하는 반도체기억장치.
KR1019860001612A 1985-03-29 1986-03-07 반도체기억장치 KR910000245B1 (ko)

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Application Number Priority Date Filing Date Title
JP60-63463 1985-03-26
JP60-063463 1985-03-29
JP60063463A JPS61224350A (ja) 1985-03-29 1985-03-29 半導体記憶装置

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