CN102024815B - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体存储器件及其制造方法。在使用4个MOS晶体管所构成的静态型存储器单元中，构成存储器单元的晶体管形成于衬底上，具有漏极、栅极、源极配置于垂直方向，而栅极包围柱状半导体层的构造。在此存储器单元中，发挥作为第1存储节点(第2存储节点)的功能的各个第1扩散层(第2扩散层)，经由形成于这些表面的第1硅化物层(第2硅化物层)而连接。借此，实现较小面积的静态随机存取存储器单元。此外，在形成于衬底上的第1阱、与具有与该第1阱相同的导电型的第1扩散层(第2扩散层)之间，形成有具有与第1阱相反的导电型的第1泄漏防止扩散层(第2泄漏防止扩散层)，借此抑制朝衬底的泄漏。

Description

半导体存储器件及其制造方法
技术领域
本发明以2009年9月14日申请的日本发明专利申请案特愿2009-211300为基础主张优先权，且将该基础申请案全部内容引用于本发明。
本发明涉及一种半导体存储器件，尤其有关于一种由SRAM(StaticRandom Access Memoy，静态随机存取存储器)所构成的半导体存储器件。
背景技术
作为用以推展半导体器件的高集成化、高性能化的解决方案，已知有一种关于SGT(Surrounding Gate Transistor，环绕式栅极晶体管)的技术(揭示于例如日本特开平2-188966号公报及日本特开平7-99311号公报)。SGT为一种在半导体衬底表面形成柱状半导体层，且于其侧壁以包围该柱状半导体层的方式形成栅极的纵型栅极晶体管。在SGT中，由于将漏极、栅极、源极配置于垂直方向，因此可将占有面积较现有技术的平面(planar)型晶体管大幅地缩小。
近年来，对于搭载于LSI(Large Scale Integration，大规模集成电路)的SRAM的大容量化的要求已日趋提高，而期望实现一种采用所述SGT的具有较小单元(cell)面积的SRAM。
图19A为日本特开平7-99311号公报的实施例所示由6个SGT所构成的CMOS型6T-SRAM的存储器单元(memory cell)的平面图，图19B为图19A的A-A’剖面图。在这些图中，比特(bit)线801a、801b由n+扩散层所形成，接地电位配线GND由n+扩散层802所形成，而电源电位配线Vcc由p+扩散层803所形成。
在这些扩散层上，形成有柱状硅层，该柱状硅层分别构成用以存取存储器单元的存取晶体管(access transistor)(810a、810b)、用以驱动存储器单元的驱动器晶体管(driver transistor)(811a、811b)、供给电荷至存储器单元的负载晶体管(load transistor)(812a、812b)。再者，以包围这些柱状硅层的方式形成有栅极804a、804b、804c、804d。此外，存储节点由配线层807a、807b所构成。
在所述存储器单元(SRAM单元)中，由于各晶体管于柱状硅层上朝纵方向形成有源极、栅极、漏极，因此可设计较小的SRAM单元。
在所述SRAM单元中，电源电位配线803及接地电位配线802形成为最小尺寸程度时，可实现较小单元面积。然而，由于电源电位配线803及接地电位配线802分别由p+扩散层及n+扩散层所形成，因此若这些形成为最小尺寸程度，会形成极高电阻，而难以使SRAM高速动作。针对此点，为了使SRAM高速动作，若将电源电位配线803及接地电位配线802的尺寸增大，则SRAM单元面积会增加。
此外，在使用现有技术的平面型晶体管的SRAM中，电源电位配线及接地电位配线由低电阻的铜(Cu)配线所形成。因此，在使用SGT的SRAM中，为了要实现与使用平面型晶体管的SRAM同等的动作速度，需由Cu配线来形成电源电位配线及接地电位配线。
以可将SRAM单元面积较CMOS型6T-SRAM更进一步缩小的SRAM而言，已提出一种Loadless4T-SRAM(揭示于例如日本特开2000-12705号公报)。图1显示Loadless4T-SRAM的存储器单元的等效电路。此SRAM单元由用以存取存储器的2个PMOS存取晶体管Qp11、Qp21及用以驱动存储器的2个NMOS驱动器晶体管Qn11、Qn21共计4个晶体管所构成。
以下说明存储节点Qa1存储有“L”的数据，存储节点Qb1存储有“H”的数据时的数据的保持动作以作为图1的存储器单元的动作的一例。在数据保持中，字(word)线WL1、比特线BL1及BLB1均驱动为“H”电位。存取晶体管Qp11、Qp21的阈值设定为较驱动器晶体管Qn11、Qn21的阈值低。此外，存取晶体管Qp11、Qp21的泄漏(offleak)电流，设定为例如平均而言较驱动器晶体管Qn11、Qn21的泄漏电流大10倍至1000倍左右。因此，泄漏电流通过存取晶体管Qp21从比特线BLB1流通于存储节点Qb1，借此保持存储节点Qb1的“H”电平(level)。另一方面，存储节点Qa1的“L”电平通过驱动器晶体管Qn11而稳定地保持。
在使用SGT时，也可实现所述Loadless4T-SRAM较CMOS型6T-SRAM小的SRAM单元面积。
发明内容
(发明所欲解决的问题)
本发明有鉴于所述情形而研发，其目的在于实现一种在使用SGT的Loadless4T-SRAM中，可将面积缩小，且进一步具有充分动作裕度(margin)的SRAM单元。
(解决问题的手段)
为了实现所述目的，本发明的半导体存储器件，具备于衬底上排列有4个MOS晶体管的静态型存储器单元；
所述4个MOS晶体管各自为：
发挥作为第1及第2PMOS存取晶体管、及第1及第2NMOS驱动器晶体管的功能，该第1及第2PMOS存取晶体管供给电荷用以保持存储器单元数据，并且用以存取于存储器，该第1及第2NMOS驱动器晶体管驱动存储节点以读取存储器单元的数据；
在供给电荷用以保持存储器单元数据并且用以存取于存储器的第1及第2PMOS存取晶体管中，在衬底上朝垂直方向阶层式配置第1P型扩散层、第1柱状半导体层及第2P型扩散层，所述第1柱状半导体层配置于在所述第1柱状半导体层的底部所形成的所述第1扩散层与在所述第1柱状半导体层的上部所形成的所述第2扩散层之间，并于所述第1柱状半导体层的侧壁形成第1栅极；
在驱动存储节点以读取存储器单元的数据的第1及第2NMOS驱动器晶体管中，在衬底上朝垂直方向阶层式配置第3N型扩散层、第2柱状半导体层及第4N型扩散层，所述第2柱状半导体层配置于在所述第2柱状半导体层的底部所形成的所述第3扩散层与在所述第1柱状半导体层的上部所形成的所述第4扩散层之间，并于所述第2柱状半导体层的侧壁形成第2栅极；
所述第1PMOS存取晶体管及所述第1NMOS驱动器晶体管彼此邻接排列；
所述第2PMOS存取晶体管及所述第2NMOS驱动器晶体管彼此邻接排列；
在所述衬底，于用以供给电位至该衬底的多个存储器单元形成有共通的第1阱(well)；
在所述第1PMOS存取晶体管的底部所形成的所述第1P型扩散层及在所述第1NMOS驱动器晶体管的底部所形成的所述第3N型扩散层，经由形成于各自表面的第1硅化物(silicide)层而彼此连接；
彼此连接的所述第1P型扩散层及第3N型扩散层发挥作为用以保持存储于存储器单元的数据的第1存储节点的功能；
在所述第3N型扩散层或第1P型扩散层与所述第1阱之间形成有具有与所述第1阱相反的导电型的第1泄漏防止扩散层的底部，该底部比元件分离还浅，以防止所述第3N型扩散层或第1P型扩散层与所述第1阱间的泄漏；
所述第1泄漏防止扩散层与所述第1P型扩散层或第3N型扩散层直接连接；
在所述第2PMOS存取晶体管的底部所形成的所述第1P型扩散层及在所述第2NMOS驱动器晶体管的底部所形成的所述第3N型扩散层，经由形成于各自表面的第2硅化物层而彼此连接；
彼此连接的所述第1P型扩散层及第3N型扩散层发挥作为用以保持存储于存储器单元的数据的第2存储节点的功能；
在所述第3N型扩散层或第1P型扩散层与所述第1阱之间形成有具有与所述第1阱相反的导电型的第2泄漏防止扩散层的底部，该底部比元件分离还浅，以防止所述第3N型扩散层或第1P型扩散层与所述第1阱间的泄漏；
所述第2泄漏防止扩散层与所述第1P型扩散层或第3N型扩散层直接连接。
也可为所述第1泄漏防止扩散层形成于所述第3N型扩散层与所述第1阱之间，并且与所述第1P型扩散层直接连接，以防止所述第3N型扩散层与所述第1阱间的泄漏；
所述第2泄漏防止扩散层形成于所述第3N型扩散层与所述第1阱之间，并且与所述第1P型扩散层直接连接，以防止所述第3N型扩散层与所述第1阱间的泄漏。
或者，也可为所述第1泄漏防止扩散层形成于所述第1P型扩散层与所述第1阱之间，并且与所述第3N型扩散层直接连接，以防止所述第1P型扩散层与所述第1阱间的泄漏；
所述第2泄漏防止扩散层形成于所述第1P型扩散层与所述第1阱之间，并且与所述第3N型扩散层直接连接，以防止所述第1P型扩散层与所述第1阱间的泄漏。
此外，在本发明的优选实施方式中，于所述半导体存储器件中，将在从所述第1及第2PMOS存取晶体管的栅极电极延伸的栅极配线上所形成的接触窗(contact)的至少一接触窗，与在从邻接的存储器单元的PMOS存取晶体管的栅极电极延伸的栅极配线上所形成的接触窗共通化。
此外，在本发明的另一优选实施方式中，在从发挥作为所述第1存储节点的功能的所述第1扩散层上所形成的所述第1NMOS驱动器晶体管的栅极延伸的栅极配线，与发挥作为所述第2存储节点的功能的所述第2扩散层通过共通的接触窗连接；
在从发挥作为所述第2存储节点的功能的所述第2扩散层上所形成的所述第2NMOS驱动器晶体管的栅极延伸的栅极配线，与发挥作为所述第1存储节点的功能的所述第1扩散层通过共通的接触窗连接。
此外，在本发明的另一优选实施方式中，形成所述第1及第2NMOS驱动器晶体管的柱状半导体层的侧壁周围长度，具有形成所述第1及第2PMOS存取晶体管的柱状半导体层的侧壁周围长度以上的值；
或形成所述第1及第2NMOS驱动器晶体管的柱状半导体层的侧壁周围长度，具有形成所述第1及第2PMOS存取晶体管的柱状半导体层的侧壁周围长度以下的值。
此外，也可为所述4个MOS晶体管在所述衬底上排列成2行(row)2列(column)；
所述第1PMOS存取晶体管排列于第1行第1列；
所述第1NMOS驱动器晶体管排列于第2行第1列；
所述第2PMOS存取晶体管排列于第1行第2列；
所述第2NMOS驱动器晶体管排列于第2行第2列。
此外，也可为共有在从所述第1及第2PMOS存取晶体管的栅极电极延伸的栅极配线上所形成的接触窗。
此外，也可为在所述4个MOS晶体管中，
所述第1PMOS存取晶体管与所述第2PMOS存取晶体管邻接排列；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的一方的方向，与所述第1PMOS存取晶体管邻接而于所述第1扩散层上配置第1接触窗；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的另一方的方向，与所述第2PMOS存取晶体管邻接而于所述第2扩散层上配置第2接触窗；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的一方的方向，所述第1NMOS驱动器晶体管与所述第1PMOS存取晶体管邻接排列；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的另一方的方向，所述第2NMOS驱动器晶体管与所述第2PMOS存取晶体管邻接排列。
此外，也可为在所述4个MOS晶体管中，
所述第1PMOS存取晶体管与所述第2PMOS存取晶体管邻接排列；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的一方的方向，所述第1NMOS驱动器晶体管与所述第1PMOS存取晶体管邻接排列；
在所述第1NMOS驱动器晶体管与所述第1PMOS存取晶体管之间的扩散层上形成有第3接触窗；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的另一方的方向，所述第2NMOS驱动器晶体管与所述第2PMOS存取晶体管邻接排列；
在所述第2NMOS驱动器晶体管与所述第2PMOS存取晶体管之间的扩散层上形成有第4接触窗。
此外，也可为将在形成所述第1及第2PMOS存取晶体管的所述柱状半导体层的上部所形成的接触窗的至少一接触窗，与在形成邻接的存储器单元的PMOS存取晶体管的柱状半导体层的上部所形成的接触窗共有化。
本发明的半导体存储器件的制造方法为用以制造所述半导体存储器件的方法，其将形成于所述柱状半导体层上的接触窗、形成于所述衬底上的接触窗或形成于栅极配线上的接触窗在不同的光刻(lithography)步骤或蚀刻步骤中形成。
附图说明
图1为显示本发明的实施例1的SRAM的等效电路。
图2为本发明的实施例1的SRAM的平面图。
图3A为本发明的实施例1的SRAM的平面图。
图3B为本发明的实施例1的SRAM的剖面图。
图3C为本发明的实施例1的SRAM的平面图。
图3D为本发明的实施例1的SRAM的剖面图。
图4A为本发明的实施例1的另一例的SRAM的剖面图。
图4B为本发明的实施例1的另一例的SRAM的剖面图。
图4C为本发明的实施例1的另一例的SRAM的剖面图。
图4D为本发明的实施例1的另一例的SRAM的剖面图。
图5A为显示本发明的实施例1的SRAM的制造步骤(1)的平面图。
图5B为显示本发明的实施例1的SRAM的制造步骤(1)的剖面图。
图6A为显示本发明的实施例1的SRAM的制造步骤(2)的平面图。
图6B为显示本发明的实施例1的SRAM的制造步骤(2)的剖面图。
图7A为显示本发明的实施例1的SRAM的制造步骤(3)的平面图。
图7B为显示本发明的实施例1的SRAM的制造步骤(3)的剖面图。
图8A为显示本发明的实施例1的SRAM的制造步骤(4)的平面图。
图8B为显示本发明的实施例1的SRAM的制造步骤(4)的剖面图。
图9A为显示本发明的实施例1的SRAM的制造步骤(5)的平面图。
图9B为显示本发明的实施例1的SRAM的制造步骤(5)的剖面图。
图10A为显示本发明的实施例1的SRAM的制造步骤(6)的平面图。
图10B为显示本发明的实施例1的SRAM的制造步骤(6)的剖面图。
图11A为显示本发明的实施例1的SRAM的制造步骤(7)的平面图。
图11B为显示本发明的实施例1的SRAM的制造步骤(7)的剖面图。
图12A为显示本发明的实施例1的SRAM的制造步骤(8)的平面图。
图12B为显示本发明的实施例1的SRAM的制造步骤(8)的剖面图。
图13A为显示本发明的实施例1的SRAM的制造步骤(9)的平面图。
图13B为显示本发明的实施例1的SRAM的制造步骤(9)的剖面图。
图14为本发明的实施例2的SRAM的平面图。
图15为本发明的实施例3的SRAM的平面图。
图16为本发明的实施例4的SRAM的平面图。
图17为本发明的实施例5的SRAM的平面图。
图18为本发明的实施例6的SRAM的平面图。
图19A为使用现有技术的SGT的SRAM的平面图。
图19B为使用现有技术的SGT的SRAM的剖面图。
上述附图中的附图标记说明如下：
101a、201a第1阱
101b、201b第1泄漏防止扩散层
101c、201c第2泄漏防止扩散层
102、202、302、402、502、602、702元件分离
106a、206a、306a、406a、506a、606a、706a、106b、206b、306b、406b、506b、606b、706b存取晶体管柱状硅层上接触窗
107、207、307、407、507a、507b、607、707存取晶体管栅极配线上接触窗
108a、208a、308a、408a、508a、608a、708a、108b、208b、308b、408b、508b、608b、708b驱动器晶体管柱状硅层上接触窗
110a、210a、310a、410a、510a、610a、710a、110b、210b、310b、410b、510b、610b、710b存储节点上接触窗
111a、211a、511a、611a、711a、111b、211b、511b、611b、711b栅极配线上接触窗
113a、113b、115、213a、213b、215硅化物层
114、214n+源极扩散层
116、216p+源极扩散层
117、217栅极绝缘膜
118、218、804a、804b、804c、804d栅极电极
118a、118b、118c、218a、218b、218c栅极配线
119氮化硅膜等的掩模层
120硅层
121a、121b、810a、810b存取晶体管柱状硅层
122a、122b、811a、811b驱动器晶体管柱状硅层
812a、812b负载晶体管柱状硅层
124、324、424、524、624、724p+注入区域
125、325、425、525、625、725n+注入区域
131氧化硅膜
132氮化硅膜侧壁
133光刻胶
134、334、434、534、634、734氮化硅膜
801a、801b比特线
802接地电位
803电源电位
807a、807b配线层
Qa1、Qa3、Qa4、Qa7、Qb1、Qb3、Qb4、Qb7存储节点
Qp11、Qp21、Qp12、Qp22、Qp13、Qp23、Qp14、Qp24、Qp15、Qp25、Qp16、Qp26、Qp17、Qp27存取晶体管
Qn11、Qn21、Qn12、Qn22、Qn13、Qn23、Qn14、Qn24、Qn15、Qn25、Qn16、Qn26、Qn17、Qn27驱动器晶体管
BL1、BL3、BL4、BL5、BL6、BL7、BLB 1、BLB3、BLB4、BLB5、BLB6、BLB7比特线
WL1、WL3、WL4、WL5、WL6、WL7字线
Vss1、Vss3、Vss4、Vss5、Vss6、Vss7接地电位线
Na1、Nb1、Na5、Nb5、Na6、Nb6、Na7、Nb7节点连接配线
具体实施方式
以下参照附图详细说明本发明的实施例。另外，在以下各实施例中，本发明的半导体存储器件设为由Loadless4T-SRAM所构成。
(实施例1)
图1为显示构成实施例1的Loadless4T-SRAM的存储器单元(SRAM单元)的等效电路图。在图1中，BL1及BLB1表示比特线、WL1表示字线、Vss1表示接地电位、Qp11及Qp21表示存取晶体管、Qn11及Qn21表示驱动器晶体管、Qa1及Qb1表示用以存储数据的存储节点。存取晶体管Qp11及Qp21具有将存储节点充电(charge)成“H”的功能，用以存取存储器。驱动器晶体管Qn11及Qn21驱动存储节点，用以读取及写入存储器单元的数据。
图2为本发明的实施例1的SRAM的平面图。在SRAM单元阵列(cellarray)内，重复配置有图2所示的单位单元(unit cell)UC。图3A至图3D分别显示图2的布局(layout)图的切割线(cut line)A-A’、B-B’、C-C’及D-D’的剖面构造。
首先参考图2、图3A至图3D说明本实施例的布局。在衬底的SRAM单元阵列内，形成有属于第1阱101a的n-well，而衬底上的扩散层通过元件分离102而分离。衬底上的由扩散层所形成的第1存储节点Qa1由第1p+扩散层103a与第1n+扩散层104a所形成，且通过形成于衬底表面的第1硅化物层113a而连接。同样地，衬底上的由扩散层所形成的第2存储节点Qb1由第2p+扩散层103b与第2n+扩散层104b所形成，且通过形成于衬底表面的第2硅化物层113b而连接。
为了抑制从具有与属于第1阱101a的n-well相同的导电型的第1n+扩散层104a朝衬底的泄漏，在第1阱101a与第1n+扩散层104a之间，形成有属于p+扩散层的第1泄漏防止扩散层101b、或第2泄漏防止扩散层101c。第1泄漏防止扩散层101b、第2泄漏防止扩散层101c通过元件分离102依衬底上各个扩散层而分离。
Qp11及Qp21为用以存取存储器单元的PMOS存取晶体管，Qn11及Qn21为驱动存储器单元的NMOS驱动器晶体管。
在本实施例中，1个单位单元UC具备在衬底上排列成2行2列的晶体管。在第1列，于第1存储节点Qa1上，从图上侧分别排列有存取晶体管Qp11及驱动器晶体管Qn11。此外，在第2列，于第2存储节点Qb1上，从图上侧分别排列有存取晶体管Qp21及驱动器晶体管Qn21。本实施例的SRAM单元阵列通过将此种具备4个晶体管的单位单元UC连续地排列于图上下方向来构成。
形成于第1存储节点Qa1上的接触窗110a通过节点连接配线Na1与形成于从驱动器晶体管Qn21的栅极电极延伸的栅极配线上的接触窗111b连接。此外，形成于第2存储节点Qb1上的接触窗110b，通过节点连接配线Nb1与形成于从驱动器晶体管Qn11的栅极电极延伸的栅极配线上的接触窗111a连接。形成于存取晶体管Qp11上部的接触窗106a连接于比特线BL1，而形成于存取晶体管Qp21上部的接触窗106b连接于比特线BLB1。形成于从存取晶体管Qp11及存取晶体管Qp21的栅极电极延伸的栅极配线上的共通的接触窗107连接于字线WL1。另外，也可为将从存取晶体管Qp11、Qp21的栅极电极延伸的栅极配线，与在横方向邻接的单元共通化，且在与邻接的单元之间形成栅极配线上的接触窗。
形成于驱动器晶体管Qn11、Qn21上部的接触窗108a、108b连接于属于接地电位的配线层Vss1。由于字线的配线、比特线的配线及接地电位的配线，与其他存储器单元的配线共用，因此以在较各存储器单元内的属于配线的节电连接配线靠上位的层连接为优选。
另外，以所述阶层式配线的构成的一例而言，为使各配线不与不应接触的接触窗接触，节点连接配线Na1、节点连接配线Nb1及接地电位的配线Vss1可实现在较比特线BL1、BLB1为下位的层予以配线，而字线WL1在较比特线BL1、BLB1靠上位的层予以配线的构成。
图2显示n+注入区域125及p+注入区域124。在本实施例的SRAM单元阵列区域中，形成n+注入区域125及p+注入区域124的图案(pattern)，由单纯的线与空间形成。因此，尺寸偏离或对位偏离的影响较小，而可将n+注入区域125与p+注入区域124的边界附近尺寸的裕度抑制为最小，以附图上而言，有助于SRAM单元的纵方向的长度(各SRAM单元的连接方向的长度)的缩小。
此外，在本实施例中，由于图2的布局所示的存储节点Qa1、Qb1或栅极配线的形状仅由长方形形状所构成，因此易于通过OPC(Optical ProximityCorrection，光学临界校正)修正图案形状，而适于用以实现较小SRAM单元面积。
在本发明中，构成SRAM单元的各晶体管的源极及漏极定义如下。关于驱动器晶体管Qn11、Qn21，将形成于连接于接地电压的柱状半导体层上部的扩散层定义为源极扩散层、及将形成于柱状半导体层下部的扩散层定义为漏极扩散层。关于存取晶体管Qp11、Qp21，依动作状态不同，形成于柱状半导体层上部的扩散层及形成于下部的扩散层虽均会成为源极或漏极，惟为了方便起见，将形成于柱状半导体层上部的扩散层定义为源极扩散层、及将形成于柱状半导体层下部的扩散层定义为漏极扩散层。
接下来参照图3A至图3D所示剖面构造说明本发明的SRAM的构造。如图3A所示，在衬底形成有与SRAM单元阵列共通的属于第1阱101a的n-well，而衬底上的扩散层通过元件分离102而分离。在衬底上的由扩散层所形成的第1存储节点Qa1，通过杂质注入等而形成有第1p+漏极扩散层103a，而在衬底上的由扩散层所形成的第2存储节点Qb1，通过杂质注入等而形成有第2p+漏极扩散层103b。此外，在第1、第2p+漏极扩散层103a、103b上，分别形成有第1、第2硅化物层113a、113b。在第1p+漏极扩散层103a上形成有构成存取晶体管Qp11的柱状硅层121a，在第2p+漏极扩散层103b上形成有构成存取晶体管Qp21的柱状硅层121b。
在各个柱状硅层周围，形成有栅极绝缘膜117及栅极电极118。在柱状硅层上部，通过杂质注入等形成有p+源极扩散层116，而于源极扩散层表面形成有硅化物层115。形成于存取晶体管Qp11上的接触窗106a连接于比特线BL1，形成于存取晶体管Qp21上的接触窗106b连接于比特线BLB1，而形成于从存取晶体管Qp11及Qp21的栅极延伸的栅极配线118a上的接触窗107连接于字线WL1。
如图3B所示，在衬底形成有与SRAM单元阵列共通的属于第1阱101a的n-well，而衬底上的扩散层通过元件分离102而分离。在衬底上的由扩散层所形成的第1存储节点Qa1，通过杂质注入等而形成有第1n+漏极扩散层104a，而在衬底上的由扩散层所形成的第2存储节点Qb1，通过杂质注入等而形成有第2n+漏极扩散层104b。此外，在第1、第2n+漏极扩散层104a、104b上，分别形成有第1、第2硅化物层113a、113b。形成于第1n+漏极扩散层104a上的接触窗111a，形成于第1p+漏极扩散层103a与第1n+漏极扩散层104a的边界附近上，且通过存储节点连接配线Na1而与形成于从驱动器晶体管Qn11的栅极电极延伸的栅极配线118b上的接触窗111a连接。
为了抑制从具有第1阱101a相同的导电型的第1n+漏极扩散层104a朝衬底的泄漏，在第1阱101a与第1n+漏极扩散层104a之间，形成有属于p+扩散层的第1泄漏防止扩散层101b。此外，为了抑制从具有与第1阱101a相同的导电型的第2n+漏极扩散层104b朝衬底的泄漏，在第1阱101a与第2n+漏极扩散层104b之间，形成有属于p+扩散层的第2泄漏防止扩散层101c。
如图3C所示，在衬底上，形成有与SRAM单元阵列共通的属于第1阱101a的n-well，而衬底上的扩散层通过元件分离102而分离。在衬底上的由扩散层所形成的第1存储节点Qa1，通过杂质注入等而形成有第1n+漏极扩散层104a，而在衬底上的由扩散层所形成的第2存储节点Qb1，通过杂质注入等而形成有第2n+漏极扩散层104b。此外，在第1、第2n+漏极扩散层104a、104b的表面，分别形成有第1、第2硅化物层113a、113b。在第1阱101a与第1n+漏极扩散层104a之间，形成有属于p+扩散层的第1泄漏防止扩散层101b。此外，为了抑制从具有与第1阱101a相同的导电型的第2n+漏极扩散层104b朝衬底的泄漏，在第1阱101a与第2n+漏极扩散层104b之间，形成有属于p+扩散层的第2泄漏防止扩散层101c。
在第1n+漏极扩散层104a，形成有用以形成驱动器晶体管Qn11的柱状硅层122a，而在第2n+漏极扩散层104b，形成有用以形成驱动器晶体管Qn21的柱状硅层122b。在各个柱状硅层周围，形成有栅极绝缘膜117及栅极电极118。在柱状硅层上部，通过杂质注入等而形成有n+源极扩散层114，在源极扩散层表面形成有硅化物层115。形成于驱动器晶体管Qn11、Qn21上的接触窗108a、108b，均通过配线层而连接于接地电位Vss1。
如图3D所示，在衬底上，形成有与SRAM单元阵列共通的属于第1阱101a的n-well，而衬底上的扩散层通过元件分离102而分离。在衬底上的由扩散层所形成的第2存储节点Qb1，通过杂质注入等而形成有第2p+漏极扩散层103b及第2n+漏极扩散层104b。在漏极扩散层上形成有第2硅化物层113b，且通过第2硅化物层113b而直接连接有第2p+漏极扩散层103b与第2n+漏极扩散层104b。因此，不需形成用以使n+漏极扩散层与p+漏极扩散层分离的元件分离、或用以连接n+漏极扩散层与p+漏极扩散层的接触窗，因此可将存储器单元面积缩小。为了抑制从具有与第1阱101a相同的导电型的第2n+漏极扩散层104b朝衬底的泄漏，在第1阱101a与第2n+漏极扩散层104b之间，形成有属于p+扩散层的第2泄漏防止扩散层101c。
在第2p+漏极扩散层103b上，形成有构成存取晶体管Qp21的柱状硅层122b，而在第2n+漏极扩散层104b上，形成有构成驱动器晶体管Qn21的柱状硅层122b。在p、n各个柱状硅层周围，形成有栅极绝缘膜117及栅极电极118。在各个柱状硅层上部，通过杂质注入等而形成有源极扩散层，而在源极扩散层表面，形成有硅化物层115。形成于存取晶体管Qp21上的接触窗108b连接于比特线BLB1，而形成于驱动器晶体管Qn21上的接触窗108b连接于接地电位Vss1。
在从驱动器晶体管Qn21的栅极电极延伸的栅极配线118c上形成有接触窗110b，而接触窗110b通过存储节点连接配线Na1而连接于形成于第1n+漏极扩散层104a上的接触窗111a。在第2n+漏极扩散层104b上形成有接触窗111b，而接触窗111b通过存储节点连接配线Nb1而连接于形成于从驱动器晶体管Qn11的栅极电极延伸的栅极配线118b上的接触窗111a。
如上所述，在本发明中，形成有存储节点Qa1、Qb1的n+漏极扩散层与p+漏极扩散层在硅化物层直接连接，借此而使存取晶体管及驱动器晶体管的漏极扩散层共通化，而发挥作为SRAM的存储节点的功能。因此，不再需用以使n+漏极扩散层与p+漏极扩散层分离的元件分离，只需用以使SRAM的2个存储节点分离的元件分离即足够，因此可实现较小SRAM单元面积。
如图4A至图4D所示，在第1阱201a为p-well，且在n+扩散层与衬底间形成有属于n+扩散层的第1泄漏防止扩散层201b及第2泄漏防止扩散层201c的构造中，也同样可形成SRAM单元。此情形下，通过在p+漏极扩散层203a与第1阱201a间形成第1泄漏防止扩散层201b，及在p+漏极扩散层203b与第1阱201a间形成第2泄漏防止扩散层201c，即可抑制从扩散层朝衬底的泄漏。
以下参照图5A至图13B说明本发明的半导体存储器件的制造方法的一例。在各图中，A为平面图，B为A的D-D’剖面图。
如图5A及图5B所示，使氮化硅膜成膜于衬底上，再通过光刻方式形成柱状硅层121a、122a、121b、122b的图案，且通过蚀刻形成氮化硅膜掩模(mask)119及柱状硅层121a、122a、121b、122b。接下来，通过杂质注入等，在SRAM单元阵列内形成属于第1阱101a的n-well。
如图6A及图6B所示，形成元件分离102。元件分离首先通过将沟图案进行蚀刻，再以CVD(Chemical Vapor Deposition，化学气相沉积)等将氧化膜埋入于沟图案，及通过干式蚀刻或湿式蚀刻等将衬底上多余的氧化膜予以去除的方法等来形成。借此，于衬底上形成成为第1存储节点Qa1及第2存储节点Qb1的扩散层的图案。
如图7A及图7B所示，在p+注入区域124及n+注入区域125，分别通过离子注入等导入杂质，且于衬底上形成柱状硅层下部的漏极扩散层103a、103b、104a、104b。为了抑制从具有与属于第1阱101a的n-well相同的导电型的n+漏极扩散层104b朝衬底的泄漏，形成属于p+扩散层的第2泄漏防止扩散层101c。第2泄漏防止扩散层101c可通过使用n+注入区域125的掩模以进行杂质注入等方式来形成。
如图8A及图8B所示，使栅极绝缘膜117及栅极导电膜118成膜。栅极绝缘膜117由氧化膜或High-k(高介电率)膜而形成。此外，栅极导电膜118由多晶硅(polysilicon)或金属膜而形成。
如图9A及图9B所示，使用光刻胶(resist)133，通过光刻方式来形成栅极配线图案。
如图10A及图10B所示，以光刻胶133为掩模，将栅极导电膜117及栅极绝缘膜118进行蚀刻予以去除。借此以形成栅极配线118a至118c。之后，将柱状物(pillar)上的掩模119去除。
如图11A及图11B所示，在使氮化硅膜的绝缘膜成膜后进行回蚀(etchback)，而作成将柱状硅层的侧壁及栅极电极的侧壁以氮化硅膜等的绝缘膜134予以覆盖的构造。
如图12A及图12B所示，在p+注入区域124及n+注入区域125分别通过离子注入等导入杂质，而形成柱状硅层上部的源极扩散层114、116。接下来，将Ni(镍)等的金属进行溅镀，并进行热处理，借此而形成漏极扩散层上的硅化物层113a、113b及柱状硅层上部的源极扩散层上的硅化物层115。
在此，通过将柱状硅层及栅极电极侧壁覆盖的氮化硅膜等的绝缘膜134，即可抑制由硅化物层所引起的漏极-栅极间以及源极-栅极间的短路。
如图13A及图13B所示，在形成属于层间膜的氧化硅膜后，形成接触窗106a至111a、106a至111b。
本发明的SRAM单元的布局，有多处受到接触窗间的最小间隔的限制。因此，在形成接触窗时，通过第1次的光刻及蚀刻仅形成柱状硅层上的接触窗，且通过第2次的光刻及蚀刻而形成扩散层上及栅极上的接触窗，借此即可将柱状硅层上的接触窗、与扩散层上及栅极上的接触窗的最小间隔缩小，而可将SRAM单元面积进一步缩小。另外，栅极上的接触窗也可以与柱状硅层上的接触窗相同步骤来形成。
(实施例2)
图14为本发明的实施例2的SRAM平面图。在本实施例中，以下各点与实施例1有所不同。在实施例2中，衬底上的由第1扩散层所形成的存储节点Qa3、及从驱动器晶体管Qn23的栅极电极延伸的栅极配线，通过跨越两者所形成的共通的接触窗310a而连接。此外，衬底上的由第2扩散层所形成的存储节点Qb3、及从驱动器晶体管Qn13的栅极电极延伸的栅极配线，通过跨越两者所形成的共通的接触窗310b而连接。
如上所述，通过将栅极与存储节点以接触窗而非以配线层来连接，即可减少SRAM单元内的接触窗数量，因此通过调整柱状硅层或接触窗的配置，即可缩小单元面积。
另外，如实施例1所述，字线的配线、比特线的配线及接地电位的配线，为了与其他存储器单元的配线共用，以配置在较各存储器单元内的属于配线的节点连接配线靠上位的层为优选。另外，在本实施例中，节点连接配线通过接触窗而形成。关于此点以外各点，由于与实施例1所示构成相同，故省略其说明。
(实施例3)
图15为本发明的实施例3的SRAM平面图。在本实施例中，以下各点与实施例1、实施例2有所不同。在实施例1、实施例2中，在存储节点Qa上，接触窗110a、210a虽仅邻接配置于驱动器晶体管Qn11、Qn21，惟在存储节点Qb上，接触窗110b、210b配置于驱动器晶体管Qn21、Qn22与存取晶体管Qp21、Qp22之间的扩散层上。
由于此种布局的非对称性，会有在SRAM单元的特性产生非对称性，而使动作裕度变窄的可能。在本实施例中，由于布局在上下(纵)方向、左右(横)方向均为对称，因此不会有因为所述的非对称性所引起的动作裕度的劣化，而可获得具有广泛动作裕度的SRAM单元。
此外，与实施例2相同，衬底上的由第1扩散层所形成的存储节点Qa4、及从驱动器晶体管Qn24的栅极电极延伸的栅极配线，通过跨越两者所形成的共通的接触窗410a而连接，而衬底上的由第2扩散层所形成的存储节点Qb4、及从驱动器晶体管Qn14的栅极电极延伸的栅极配线，通过跨越两者所形成的共通的接触窗410b而连接。
另外，字线的配线、比特线的配线及接地电位的配线，为了与其他存储器单元的配线共用，以配置在较各存储器单元内的属于配线的节点连接配线靠上位的层为优选。在本实施例中，节点连接配线通过接触窗而形成。
以所述阶层式配线的构成的一例而言，为使各配线不与不应接触的接触窗接触，可实现接地电位的配线Vss4与字线WL4在相同层予以配线，而比特线BL4、BLB4在较字线WL4靠上位的层配线的构成。
(实施例4)
图16为本发明的实施例4的SRAM平面图。在本实施例中，与实施例3相同，由于布局在上下(纵)方向、左右(横)方向均对称，因此不会产生如上所述因为非对称性所引起的问题。因此，可获得具有更广泛动作裕度的SRAM。另外，字线的配线、比特线的配线及接地电位的配线，为了与其他存储器单元的配线共用，以配置在较各存储器单元内的属于配线的节点连接配线靠上位的层为优选。
以所述阶层式配线的构成的一例而言，为使各配线不与不应接触的接触窗接触，可实现节点连接配线Na5、节点连接配线Nb5、及接地电位的配线Vss5在较字线WL5靠下位的层予以配线，而比特线BL5、BLB5在较字线WL5靠上位的层予以配线的构成。
(实施例5)
图17为本发明的实施例5的SRAM平面图。在本实施例中与实施例1不同的点，为形成存取晶体管的柱状硅层的形状与形成驱动器晶体管的柱状硅层的大小不同。在本发明的Loadless4T-SRAM中，需将存取晶体管的泄漏电流设定为较驱动器晶体管的泄漏电流为大。如图17所示将形成存取晶体管的柱状硅层设定为较大，即可借此而增加存取晶体管的泄漏电流。
另一方面，欲改善读取裕度时，可通过将驱动器晶体管的柱状硅层形成为较大、及将驱动器晶体管的电流设为较大来改善读取裕度。
在本实施例中，虽使用与实施例1相同的布局作为一例，惟实际上不限于实施例1的布局，在其他实施例的布局中，也同样可适用本实施例。
另外，如实施例1所述，字线的配线、比特线的配线、电源电位的配线及接地电位的配线，为了与其他存储器单元的配线共用，以配置于较各存储器单元内的属于配线的节点连接配线靠上位的层为优选。关于此点，阶层式配线的构成，以一例而言，可实现与所述实施例1相同的构成。关于此点以外各点，由于与实施例1所示构成相同，故省略其说明。
(实施例6)
图18为本发明的实施例6的SRAM平面图。在本实施例中，与实施例1不同的点如下。在本实施例中，以单位单元UC所示配置于SRAM单元上下的单元，与实施例1情形相比，在上下方向反转配置。此外，连接于形成于存取晶体管Qp17、Qp27上的比特线的接触窗706a、706b，与连接于配置于上方向的SRAM单元的比特线的接触窗共通化。如上所述通过将连接于比特线的接触窗与邻接的单元共通化，即可将接触窗706a、706b形成为较大，因此可易于形成接触窗，而且可降低接触窗电阻。接触窗706a、706b以外的SRAM单元的布局与实施例1的情形相同。
在本实施例中，虽使用与实施例1相同布局作为一例，惟实际上不限于实施例1的布局，在其他实施例的布局中，也同样可适用本实施例。
另外，如实施例1所述，字线的配线、比特线的配线、电源电位的配线及接地电位的配线，为了与其他存储器单元的配线共用，以配置于较各存储器单元内的属于配线的节点连接配线靠上位的层为优选。关于此点，阶层式配线的构成，以一例而言，可实现与所述实施例1相同的构成。关于此点以外各点，由于与实施例1所示构成相同，故省略其说明。

Claims (14)

1.一种半导体存储器件，其特征在于，具备于衬底上排列有4个MOS晶体管的静态型存储器单元；
所述4个MOS晶体管各自为：
发挥作为第1及第2PMOS存取晶体管、及第1及第2NMOS驱动器晶体管的功能，该第1及第2PMOS存取晶体管供给电荷用以保持存储器单元数据，并且用以存取于存储器，该第1及第2NMOS驱动器晶体管驱动存储节点以读取存储器单元的数据；
在供给电荷用以保持存储器单元数据并且用以存取于存储器的第1及第2PMOS存取晶体管中，在衬底上朝垂直方向阶层式配置第1P型扩散层、第1柱状半导体层及第2P型扩散层，所述第1柱状半导体层配置于在所述第1柱状半导体层的底部所形成的所述第1P型扩散层与在所述第1柱状半导体层的上部所形成的所述第2P型扩散层之间，并于所述第1柱状半导体层的侧壁形成第1栅极；
在驱动存储节点以读取存储器单元的数据的第1及第2NMOS驱动器晶体管中，在衬底上朝垂直方向阶层式配置第3N型扩散层、第2柱状半导体层及第4N型扩散层，所述第2柱状半导体层配置于在所述第2柱状半导体层的底部所形成的所述第3N型扩散层与在所述第1柱状半导体层的上部所形成的所述第4N型扩散层之间，并于所述第2柱状半导体层的侧壁形成第2栅极；
所述第1PMOS存取晶体管及所述第1NMOS驱动器晶体管彼此邻接排列；
所述第2PMOS存取晶体管及所述第2NMOS驱动器晶体管彼此邻接排列；
在所述衬底，于用以供给电位至该衬底的多个存储器单元形成有共通的第1阱；
在所述第1PMOS存取晶体管的底部所形成的所述第1P型扩散层及在所述第1NMOS驱动器晶体管的底部所形成的所述第3N型扩散层，经由形成于各自表面的第1硅化物层而彼此连接，
彼此连接的所述第1P型扩散层及第3N型扩散层发挥作为用以保持存储于存储器单元的数据的第1存储节点的功能；
在所述第3N型扩散层或第1P型扩散层与所述第1阱之间形成有具有与所述第1阱相反的导电型的第1泄漏防止扩散层的底部，该底部比元件分离还浅，以防止所述第3N型扩散层或第1P型扩散层与所述第1阱间的泄漏；
所述第1泄漏防止扩散层与所述第1P型扩散层或第3N型扩散层直接连接；
在所述第2PMOS存取晶体管的底部所形成的所述第1P型扩散层及在所述第2NMOS驱动器晶体管的底部所形成的所述第3N型扩散层，经由形成于各自表面的第2硅化物层而彼此连接，
彼此连接的所述第1P型扩散层及第3N型扩散层发挥作为用以保持存储于存储器单元的数据的第2存储节点的功能；
在所述第3N型扩散层或第1P型扩散层与所述第1阱之间形成有具有与所述第1阱相反的导电型的第2泄漏防止扩散层的底部，该底部比元件分离还浅，以防止所述第3N型扩散层或第1P型扩散层与所述第1阱间的泄漏；
所述第2泄漏防止扩散层与所述第1P型扩散层或第3N型扩散层直接连接。
2.根据权利要求1所述的半导体存储器件，其特征在于，所述第1泄漏防止扩散层形成于所述第3N型扩散层与所述第1阱之间，并且与所述第1P型扩散层直接连接，以防止所述第3N型扩散层与所述第1阱间的泄漏；
所述第2泄漏防止扩散层形成于所述第3N型扩散层与所述第1阱之间，并且与所述第1P型扩散层直接连接，以防止所述第3N型扩散层与所述第1阱间的泄漏。
3.根据权利要求1所述的半导体存储器件，其特征在于，所述第1泄漏防止扩散层形成于所述第1P型扩散层与所述第1阱之间，并且与所述第3N型扩散层直接连接，以防止所述第1P型扩散层与所述第1阱间的泄漏；
所述第2泄漏防止扩散层形成于所述第1P型扩散层与所述第1阱之间，并且与所述第3N型扩散层直接连接，以防止所述第1P型扩散层与所述第1阱间的泄漏。
4.根据权利要求1至3中任一权利要求所述的半导体存储器件，其特征在于，将在从所述第1及第2PMOS存取晶体管的栅极电极延伸的栅极配线上所形成的接触窗的至少一接触窗，与在从邻接的存储器单元的PMOS存取晶体管的栅极电极延伸的栅极配线上所形成的接触窗共通化。
5.根据权利要求1至3中任一权利要求所述的半导体存储器件，其特征在于，在从发挥作为所述第1存储节点的功能的所述第1P型扩散层上所形成的所述第1NMOS驱动器晶体管的栅极延伸的栅极配线，与发挥作为所述第2存储节点的功能的所述第2P型扩散层通过共通的接触窗连接；
在从发挥作为所述第2存储节点的功能的所述第2P型扩散层上所形成的所述第2NMOS驱动器晶体管的栅极延伸的栅极配线，与发挥作为所述第1存储节点的功能的所述第1P型扩散层通过共通的接触窗连接。
6.根据权利要求1至3中任一权利要求所述的半导体存储器件，其特征在于，形成所述第1及第2NMOS驱动器晶体管的柱状半导体层的侧壁周围长度，具有形成所述第1及第2PMOS存取晶体管的柱状半导体层的侧壁周围长度以上的值。
7.根据权利要求1至3中任一权利要求所述的半导体存储器件，其特征在于，形成所述第1及第2NMOS驱动器晶体管的柱状半导体层的侧壁周围长度，具有形成所述第1及第2PMOS存取晶体管的柱状半导体层的侧壁周围长度以下的值。
8.根据权利要求1至3中任一权利要求所述的半导体存储器件，其特征在于，所述4个MOS晶体管在所述衬底上排列成2行2列；
所述第1PMOS存取晶体管排列于第1行第1列；
所述第1NMOS驱动器晶体管排列于第2行第1列；
所述第2PMOS存取晶体管排列于第1行第2列；
所述第2NMOS驱动器晶体管排列于第2行第2列。
9.根据权利要求8所述的半导体存储器件，其特征在于，共有在从所述第1及第2PMOS存取晶体管的栅极电极延伸的栅极配线上所形成的接触窗。
10.根据权利要求1至3中任一权利要求所述的半导体存储器件，其特征在于，在所述4个MOS晶体管中，
所述第1PMOS存取晶体管与所述第2PMOS存取晶体管邻接排列；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的一方的方向，与所述第1PMOS存取晶体管邻接而于所述第1P型扩散层上配置第1接触窗；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的另一方的方向，与所述第2PMOS存取晶体管邻接而于所述第2P型扩散层上配置第2接触窗；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的一方的方向，所述第1NMOS驱动器晶体管与所述第1PMOS存取晶体管邻接排列；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的另一方的方向，所述第2NMOS驱动器晶体管与所述第2PMOS存取晶体管邻接排列。
11.根据权利要求1至3中任一权利要求所述的半导体存储器件，其特征在于，在所述4个MOS晶体管中，
所述第1PMOS存取晶体管与所述第2PMOS存取晶体管邻接排列；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的一方的方向，所述第1NMOS驱动器晶体管与所述第1PMOS存取晶体管邻接排列；
在所述第1NMOS驱动器晶体管与所述第1PMOS存取晶体管之间的扩散层上形成有第3接触窗；
在与所述第1PMOS存取晶体管与所述第2PMOS存取晶体管的邻接方向正交的另一方的方向，所述第2NMOS驱动器晶体管与所述第2PMOS存取晶体管邻接排列；
在所述第2NMOS驱动器晶体管与所述第2PMOS存取晶体管之间的扩散层上形成有第4接触窗。
12.根据权利要求1至3中任一权利要求所述的半导体存储器件，其特征在于，将在形成所述第1及第2PMOS存取晶体管的所述柱状半导体层的上部所形成的接触窗的至少一接触窗，与在形成邻接的存储器单元的PMOS存取晶体管的柱状半导体层的上部所形成的接触窗共有化。
13.一种半导体存储器件的制造方法，用以制造权利要求1至3中任一权利要求的半导体存储器件，其特征在于，其将形成于所述柱状半导体层上的接触窗、形成于所述衬底上的接触窗或形成于栅极配线上的接触窗在不同的光刻步骤中形成。
14.一种半导体存储器件的制造方法，用以制造权利要求1至3中任一权利要求的半导体存储器件，其特征在于，其将形成于所述柱状半导体层上的接触窗、形成于所述衬底上的接触窗或形成于栅极配线上的接触窗在不同的蚀刻步骤中形成。
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