CN103370781A - 半导体存储器件 - Google Patents
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Abstract
本发明是在由纵型晶体管SGT所构成的无负载4T-SRAM中，实现较小的SRAM单元面积。在使用4个MOS晶体管所构成的静态型存储器单元中，前述MOS晶体管为将形成于SOI衬底上的漏极、栅极、源极配置于垂直方向的SGT，且借由将存取晶体管的栅极作为字线在邻接于横方向的多个单元共通化，且将对于字线的接点依多个单元形成1个，即可实现具有极小的存储器单元面积的CMOS型无负载4T-SRAM。
Description
技术领域
本发明涉及一种半导体存储器件，尤其关于由SRAM（Static RandomAccess Memory，静态随机存取存储器）所构成的半导体存储器件。
背景技术
为了实现半导体器件的高集成化、高性能化，已提出一种属于纵型栅极晶体管（gate transistor）的SGT（Surrounding Gate Transistor，环绕栅极晶体管）的方案，该SGT是在半导体衬底的表面形成柱状半导体，且在该柱状半导体的侧壁具有形成为包围柱状半导体层的栅极（例如专利文献1：日本特开平2-188966）。由于在SGT中是将漏极（drain）、栅极、源极（source）配置于垂直方向，因此相较于以往的平面（planar）型晶体管，可将占据面积大幅缩小。
使用SGT而构成LSI（大规模集成电路）时，必须要使用以SGT的组合所构成的SRAM来作为该等LSI的快取（cache）用存储器。近年来，由于对于搭载于LSI的SRAM的大容量化的要求极为强烈，因此有必要在使用SGT时也实现具有较小单元（cell）面积的SRAM。
专利文献2（国际公开WO2009/096466）是显示使用4个SGT形成于SOI（silicon-on-insulator，绝缘层上硅）衬底上的无负载4T-SRAM。图1是显示无负载4T-SRAM的等效电路图。此外，图21是显示专利文献2的无负载4T-SRAM的平面图，图22则是显示专利文献2的无负载4T-SRAM的剖面图。
以下使用图1所示的无负载4T-SRAM的等效电路来显示无负载4T-SRAM的动作原理。无负载4T-SRAM由属于PMOS的存取存储器的2个存取晶体管（Access transistor）与属于NMOS的用以驱动存储器的2个驱动器晶体管（driver transistor）的共计4个晶体管所构成。
以下说明在存储节点（node）Qa1存储有“L”的数据、及在存储节点Qb1存储有“H”的数据时的数据的保持动作，作为图1的存储器单元的动作的一例。数据保持中，字（word）线WL1、位（bit）线BL1及BLB1均驱动为“H”电位。存取晶体管（Qp11、Qp21）的关断漏电流（off leak current）被设定为较驱动器晶体管的关断漏电流还大例如10倍至1000倍左右。因此，存储节点Qb1的“H”电平（level）是借由关断漏电流经由存取晶体管Qp21从位线BLB1流通至存储节点Qb1来保持。另一方面，存储节点Qa1的“L”电平借由驱动器晶体管Qn11而稳定地保持。
图21是显示以往的SRAM存储器单元的布局（layout）图。在SRAM单元阵列（array）内，重复配置有图21所示的单位单元（unit cell）UC。图22（a）至图22（d）是分别显示图21的布局图的切割线（cut line）A-A’、B-B’、C-C’及D-D’的剖面构造。
首先，使用图21及图22来说明专利文献2的实施例1的SRAM单元的布局。
存储节点（602a、602b）借由形成于埋入氧化膜层601上的硅层而形成，而上述硅层借由进行杂质注入等、由N+扩散层区域（604a、604b）及P+扩散层区域（603a、603b）所构成。Qp16及Qp26是显示存取晶体管，而Qn16及Qn26是显示驱动器晶体管。形成于存储节点602a上的接点（contact）610a借由节点连接配线Na6而与形成在从驱动器晶体管Qn26的栅极电极延伸的栅极配线上的接点611b连接，而形成于存储节点602b上的接点610b则是借由节点连接配线Nb6而与形成在从驱动器晶体管Qn16的栅极电极延伸的栅极配线上的接点611a连接。形成于存取晶体管Qp16上部的接点606a连接于位线BL6，而形成于存取晶体管Qp26上部的接点606b则是连接于位线BLB6。形成在从存取晶体管Qp16及Qp26的栅极电极延伸的栅极配线上的接点607连接于字线WL6。此外，形成于驱动器晶体管（Qn16、Qn26）上部的接点（608a、608b）均是连接于为接地电位的配线层Vss6。
接下来使用图22的剖面图来说明专利文献2的实施例1的SRAM单元的构造。
从图22（a）可得知，在埋入氧化膜层601上分别形成有属于存储节点（602a、602b）的由硅层所构成的P+源极扩散层（603a、603b）。在源极扩散层上是形成有硅化物（silicide）层（613a、613b）。在P+源极扩散层区域603a上形成有用以形成存取晶体管Qp16的柱状硅层621a，在P+源极扩散层区域603b上形成有用以形成存取晶体管Qp26的柱状硅层621b。在各个柱状硅层的周围形成有栅极绝缘膜617与栅极电极618。在柱状硅层上部借由注入杂质等形成有P+漏极扩散层区域616，而在漏极扩散层区域表面则形成有硅化物层615。形成于存取晶体管Qp16上的接点606a连接于位线BL6，而形成于存取晶体管Qp26上的接点606b则是连接于位线BLB6，而形成在从存取晶体管Qp16及存取晶体管Qp26的栅极延伸的栅极配线618a上的接点607则连接于字线WL6。
从图22（b）可得知，在埋入氧化膜层601上分别形成有属于存储节点（602a、602b）的由硅层所构成的N+源极扩散层（604a、604b）。在源极扩散层上形成有硅化物层（613a、613b）。在形成于从驱动器晶体管Qn16的栅极电极延伸的栅极配线618b上的接点611a经由存储节点连接配线Na6而连接于形成于N+源极扩散层604b上的接点610b。
从图22（c）可得知，在埋入氧化膜层601上形成有属于存储节点的由硅层所构成的N+源极扩散层（604a、604b）。在N+源极扩散层上形成有硅化物层（613a、613b）。在N+源极扩散层区域604a形成有用以形成驱动器晶体管Qn16的柱状硅层622a，在N+源极扩散层604b形成有用以形成驱动器晶体管Qn26的柱状硅层622b。在各个柱状硅层的周围，形成有栅极绝缘膜617与栅极电极618。在柱状硅层上部借由注入杂质等而形成有N+漏极扩散层区域614，而在漏极扩散层区域表面则形成有硅化物层615。形成于驱动器晶体管（Qn16、Qn26）上的接点（608a、608b）均是经由配线层而连接于接地电位Vss6。
从图22（d）可得知，在埋入氧化膜层601上形成有属于存储节点的由硅层所构成的P+源极扩散层603a及N+源极扩散层604a。在源极扩散层上形成有硅化物层613a，而P+源极扩散层603a与N+源极扩散层604a借由硅化物层613a而连接。
发明内容
[发明所欲解决的课题]
在图21及图22的4T-SRAM单元中，由于形成于存取晶体管间的栅极上的字线接点，在上下方向产生开置空间（dead space），而无法效率性地形成较小的SRAM单元。
本发明是有鉴于以上情形而研创的，其目的是实现一种较以往提出的使用SGT的无负载4T-SRAM而言使用单元面积更小的SGT的无负载4T-SRAM单元。
[解决课题的手段]
为了解决上述问题，本发明提供一种半导体存储器件，具备多个在形成在衬底上的绝缘膜上排列有4个MOS晶体管的静态型存储器单元，
前述4个MOS晶体管的各者发挥作为第1及第2PMOS的存取晶体管、与第1及第2NMOS的驱动器晶体管的功能，该第1及第2PMOS的存取晶体管为了保持存储器单元数据而用以供给电荷并且存取存储器，而该第1及第2NMOS的驱动器晶体管为了写入及读取存储器单元的数据而用以驱动存储节点；
在前述第1及第2PMOS的存取晶体管中，
具有P型导电型的第1扩散层、第1柱状半导体层及具有P型导电型的第2扩散层，沿垂直方向阶层地配置在形成于衬底上的绝缘膜上，而前述第1柱状半导体层被配置在形成于前述第1柱状半导体层的底部的前述第1扩散层、与形成于前述第1柱状半导体层的上部的前述第2扩散层之间，而于前述第1柱状半导体层的侧壁则形成有栅极绝缘膜与栅极；
在前述第1及第2NMOS的驱动器晶体管中，
具有N型导电型的第3扩散层、第2柱状半导体层及具有N型导电型的第4扩散层，沿垂直方向阶层地配置在形成于衬底上的绝缘膜上，而前述第2柱状半导体层被配置在形成于前述第2柱状半导体层的底部的前述第3扩散层、与形成于前述第1柱状半导体层的上部的前述第4扩散层之间，而于前述第2柱状半导体层的侧壁则形成有栅极绝缘膜与栅极；
前述第1PMOS的存取晶体管及前述第1NMOS的驱动器晶体管彼此邻接排列；
前述第2PMOS的存取晶体管及前述第2NMOS的驱动器晶体管彼此邻接排列；
将发挥作为保持数据的第1存储节点的功能的具有P型导电型的前述第1扩散层及具有N型导电型的前述第3扩散层配置在前述绝缘膜上，其中该第1扩散层形成在前述第1PMOS的存取晶体管的底部，而该第3扩散层形成在前述第1NMOS的驱动器晶体管的底部；
发挥作为前述第1存储节点的功能的前述第1扩散层、前述第3扩散层彼此连接；
将发挥作为保持数据的第2存储节点的功能的具有P型导电型的前述第1扩散层及具有N型导电型的前述第3扩散层配置在前述绝缘膜上，其中该第1扩散层形成在前述第2PMOS的存取晶体管的底部，而该第3扩散层为形成在前述第2NMOS的驱动器晶体管的底部；
发挥作为前述第2存储节点的功能的前述第1扩散层、前述第3扩散层彼此连接；
前述第1及前述第2PMOS的驱动器晶体管的各者的栅极借由第1栅极配线而彼此连接，而前述第1栅极配线借由与邻接的多个存储器单元中的前述第1及前述第2PMOS的存取晶体管的各者的栅极彼此连接而形成字线；
分别于邻接的多个存储器单元，在属于字线的前述第1栅极配线上形成第1接点。
在本发明的优选型态中，提供一种半导体存储器件，其特征在于，在属于前述字线的前述第1栅极配线上形成有前述第1接点的区域中，与存储器单元同样地配置有支柱（pillar）。
在另一优选型态中，提供一种半导体存储器件，其特征在于，从前述第1NMOS的驱动器晶体管的栅极延伸的第2栅极配线借由共通的第2接点与发挥作为前述第2存储节点的功能的扩散层连接；从前述第2NMOS的驱动器晶体管的栅极延伸的第3栅极配线借由共通的第3接点与发挥作为前述第1存储节点的功能的扩散层连接。
在另一优选的型态中，提供一种半导体存储器件，其特征在于，形成前述第1及第2NMOS的驱动器晶体管的柱状半导体层的侧壁的周围长度具有等于或大于形成前述第1及第2PMOS的存取晶体管的柱状半导体层的侧壁的周围长度的值；或者形成前述第1及第2NMOS的驱动器晶体管的柱状半导体层的侧壁的周围长度具有等于或小于形成前述第1及第2PMOS的存取晶体管的柱状半导体层的侧壁的周围长度的值。
在另一优选的型态中，提供一种半导体存储器件，其特征在于，前述4个MOS晶体管在前述绝缘膜上排列成2行2列；前述第1PMOS的存取晶体管排列于第1行（row）第1列（column）；前述第1NMOS的驱动器晶体管排列于第2行第1列；前述第2PMOS的存取晶体管排列于第1行第2列；前述第2NMOS的驱动器晶体管排列于第2行第2列。
在另一优选的型态中，提供一种半导体存储器件，其特征在于，前述4个MOS晶体管排列于前述绝缘膜上；前述第1PMOS的存取晶体管与前述第2PMOS的存取晶体管邻接排列；在与前述第1PMOS的存取晶体管及前述第2PMOS的存取晶体管的邻接方向正交的一方的方向中，前述第1NMOS的驱动器晶体管与前述第1PMOS的存取晶体管邻接排列；在与前述第1PMOS的存取晶体管及前述第2PMOS的存取晶体管的邻接方向正交的另一方的方向中，前述第2NMOS的驱动器晶体管与前述第2PMOS的存取晶体管邻接排列。
附图说明
图1为显示本发明的SRAM的等效电路。
图2为显示本发明的第1实施例的SRAM的平面图。
图3中（a）及（b）为显示本发明的第1实施例的SRAM的平面图。
图4（a）为显示本发明的第1实施例的SRAM的剖面图。
图4（b）为显示本发明的第1实施例的SRAM的剖面图。
图4（c）为显示本发明的第1实施例的SRAM的剖面图。
图4（d）为显示本发明的第1实施例的SRAM的剖面图。
图4（e）为显示本发明的第1实施例的SRAM的剖面图。
图5中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图6中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图7中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图8中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图9中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图10中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图11中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图12中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图13中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图14中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图15中（a）及（b）为依步骤顺序显示本发明的制造方法的步骤图。
图16为显示本发明的第2实施例的SRAM的平面图。
图17为显示本发明的第3实施例的SRAM的平面图。
图18为显示本发明的第4实施例的SRAM的平面图。
图19为显示本发明的第5实施例的SRAM的平面图。
图20中（a）及（b）为显示本发明的第5实施例的SRAM的平面图。
图21为显示使用以往的SGT的SRAM的平面图。
图22（a）为显示使用以往的SGT的SRAM的剖面图。
图22（b）为显示使用以往的SGT的SRAM的剖面图。
图22（c）为显示使用以往的SGT的SRAM的剖面图。
图22（d）为显示使用以往的SGT的SRAM的剖面图。
(主要元件符号说明)
101、201、301、401、501：埋入氧化膜
102、102a、102b、202a、202b、302a、302b、402a、402b、502a、502b、602a、602b：硅层
103、103a、103b、203a、203b、603a、603b：P+扩散层
104a、104b、204a、204b、604a、604b：N+扩散层
106、106a、206a、306a、406a、506a、106b、206b、306b、406b、506b：存取晶体管柱状硅层上接点
107：字线接点
108a、208a、308a、408a、508a、108b、208b、308b、408b、508b：驱动器晶体管柱状硅层上接点
110a、210a、310a、410a、110b、210b、310b、410b：存储节点上接点
111a、211a、111b、211b：栅极配线上接点
113、113a、113b、115、513a、513b、515：硅化物层
114、514：支柱上部N+扩散层
116、516：支柱上部P+扩散层
117、517：栅极绝缘膜
118、518：栅极电极
118a、118b、118c、518a、518b、518c：栅极配线
118a、218a、318a、418a：字线
119：硅氧化膜等的掩模层
120：硅层
121、121a、121b、521a、521b：存取晶体管柱状硅层
122a、122b、522a、522b：驱动器晶体管柱状硅层
124、524：P+注入区域
125、525：N+注入区域
131：硅氧化膜
132：硅氮化膜侧壁
133：抗蚀剂
134：硅氮化膜
Qp11、Qp21、Qp12、Qp22、Qp13、Qp23、Qp14、Qp24、Qp15、Qp25：存取晶体管
Qn11、Qn21、Qn12、Qn22、Qn13、Qn23、Qn14、Qn24、Qn15、Qn25：驱动器晶体管
BL1、BL3、BL4、BL5、BLB1、BLB3、BLB4、BLB5：位线
Vss1、Vss2、Vss3、Vss4、Vss5：接地电位线
Na1、Nb1、Na2、Nb2、Na5、Nb5：节点连接配线
具体实施方式
图2是显示本发明的第1实施例中的SRAM存储器单元的布局图。在SRAM存储器单元阵列内，重复配置有图2所示的单位单元UC。图3中（a）至（d）是分别显示图2的布局图的切割线A-A’、B-B’、C-C’及D-D’的剖面构造。
（实施例1）
首先参考图2的布局图来说明本实施例。
Qp11及Qp21为属于PMOS的用以存取存储器单元的存取晶体管，而Qn11及Qn21则是属于NMOS的用以驱动存储器单元的驱动器晶体管。
在本实施例中，1个单位单元UC具备有在衬底上排列成2行2列的晶体管。在第1列，于第1存储节点Qa1上，从图的上侧分别排列有存取晶体管Qp11及驱动器晶体管Qn11。此外，在第2列，于第2存储节点Qb1上，从图的上侧分别排列有存取晶体管Qp21及驱动器晶体管Qn21。此外，从存取晶体管的栅极延伸的栅极配线134与在横方向邻接的多个存储器单元共通化，而形成字线。本实施例的SRAM单元阵列是借由将此种具备有4个晶体管的单位单元UC连续排列在图的上下方向来构成。
存储节点（102a、102b）是借由形成于埋入氧化膜层101上的硅层而形成，而上述硅层是借由进行杂质注入等、由N+扩散层区域（104a、104b）及P+扩散层区域（103a、103b）所构成。Qp11及Qp12是显示存取晶体管，而Qn11及Qn21是显示驱动器晶体管。形成于存储节点102a上的接点110a借由节点连接配线Na1而与形成在从驱动器晶体管Qn21的栅极电极延伸的栅极配线上的接点111b连接，而形成于存储节点102b上的接点110b，则是借由节点连接配线Nb1而与形成在从驱动器晶体管Qn11的栅极电极延伸的栅极配线上的接点111a连接。形成于驱动器晶体管（Qn11、Qn21）上部的接点（108a、108b）均连接于属于接地电位的配线层Vss1。形成于存取晶体管Qp11上部的接点106a连接于位线BL1，而形成于存取晶体管Qp21上部的接点106b则连接于位线BLB1。从存取晶体管Qp11及Qp21的栅极电极延伸的栅极配线（118a）作为字线而连接于在横方向邻接的多个存储器单元。
作为阶层式配线的构成的一例，可实现以下层的配线来形成节点连接配线Na1、节点连接配线Nb1、及接地电位的配线Vss1且以上层的配线来形成位线（BL1、BLB1）的构成。
图3中（a）是显示由多个SRAM存储器单元所构成的SRAM存储器单元阵列的一部分的平面图。
在图中的单元阵列区域（Cell array Area）中，在横方向配置有多个存储器单元，而在配置于横方向的多个存储器单元中共通化有字线118a。字线借由形成于接点区域（Contact Area）的接点107而连接于上层的配线，且视需要以配线层来衬底。因此，与专利文献2的SRAM单元有所不同，因为不需在各个单元形成对于字线的接点，因此可缩小SRAM单元面积。
借由于字线118a连接多个单元，在距字线接点107较远侧的单元中，有可能因为字线的信号的延迟而导致读取或写入延迟的问题。因此，连接于字线的单元数量，可根据各元件（device）的设计规格等而在没有读取或写入的延迟问题的范围内决定。
图3中（b）是显示其它情形中由多个SRAM单元所构成的SRAM单元阵列的一部分的平面图。在图中的单元阵列区域亦同样于横方向配置有多个存储器单元，而在配置于横方向的存储器单元中共通化有字线118a。然而，在图3中（b）中，即使于接点区域中，亦与单元阵列区域同样配置有支柱。如此借由在接点区域亦将支柱以与存储器单元区域相同的模式（pattern）配置，即使在接点区域亦可保持与单元阵列内相同支柱配置的规则性，因此可将邻接于接点区域的支柱与未邻接于接点区域的支柱间的尺寸的差异减小，而可将邻接于接点区域的SGT的特性与未邻接于接点区域的SGT的特性的误差抑制于最小限度。
在图3中，虽已使用实施例1的布局作为一例而叙述了字线及字线接点的构成，但实际上并不限定于实施例1的布局，在其它实施例的布局中，亦可适用相同的字线及字线接点的构成。
在本发明中，将构成SRAM的各晶体管的源极及漏极定义如下。关于驱动器晶体管（Qn11、Qn21），将形成在连接于接地电压的柱状半导体层的上部的扩散层定义为源极扩散层，且将形成于柱状半导体层的下部的扩散层定义为漏极扩散层。关于存取晶体管（Qn11、Qp21），虽依动作状态不同，而使形成于柱状半导体层的上部的扩散层及形成于下部的扩散层均会成为源极或漏极，但为了方便起见，将形成于柱状半导体层的上部的扩散层定义为源极扩散层，且将形成于柱状半导体层的下部的扩散层定义为漏极扩散层。
接下来参照图4的剖面构造来说明本发明。
从图4(a)可得知，在埋入氧化膜层101上分别形成有属于存储节点（102a、102b）的由硅层构成的P+源极扩散层（103a、103b）。在源极扩散层上形成有硅化物层（113a、113b）。在P+源极扩散层区域103a上形成有用以形成存取晶体管Qp11的柱状硅层121a，而在P+源极扩散层区域103b上则形成有用以形成存取晶体管Qp21的柱状硅层121b。在各个柱状硅层的周围，形成有栅极绝缘膜117与栅极电极118。在柱状硅层上部借由注入杂质等而形成有P+漏极扩散层区域116，而在漏极扩散层区域表面则形成有硅化物层115。形成于存取晶体管Qp11上的接点106a连接于位线BL1，而形成于存取晶体管Qp21上的接点106b则连接于位线BLB1。
从图4（b）可得知，在埋入氧化膜层101上分别形成有属于存储节点（102a、102b）的由硅层构成的N+源极扩散层（104a、104b）。在源极扩散层上形成有硅化物层（113a、113b）。形成在从驱动器晶体管Qn11的栅极电极延伸的栅极配线118b上的接点111a是经由存储节点连接配线Na而连接于形成在N+源极扩散层104b上的接点110b。
从图4（c）可得知，在埋入氧化膜层101上形成有属于存储节点的由硅层构成的N+源极扩散层（104a、104b）。N+。在N+源极扩散层上形成有硅化物层（113a、113b）。在N+源极扩散层区域104a形成有用以形成驱动器晶体管Qn11的柱状硅层122a，而在N+源极扩散层区域104b则形成有用以形成驱动器晶体管Qn21的柱状硅层122b。在各个柱状硅层的周围，形成有栅极绝缘膜117与栅极电极118。在柱状硅层上部借由注入杂质等而形成有N+漏极扩散层区域114，而在漏极扩散层区域表面则形成有硅化物层115。形成于驱动器晶体管（Qn11、Qn21）上的接点（108a、108b）均是经由配线层而连接于接地电位Vss1。
从图4（d）可得知，在埋入氧化膜层101上形成有属于存储节点的由硅层构成的P+源极扩散层区域103a及N+源极扩散层区域104a。在源极扩散层上形成有硅化物层113a，而P+源极扩散层区域103a与+源极扩散层区域104a借由硅化物层113a连接。
在本实施例中，虽是借由硅化物来连接N+源极扩散层与P+源极扩散层，但在N+源极扩散层与P+源极扩散层间的接触电阻极小时，不需形成硅化物。此外，亦可借由以接点在N+源极扩散层与P+源极源极扩散层衬底来连接，以取代以硅化物来连接N+源极扩散层与P+源极扩散层，或以其它方法来连接N+源极扩散层与P+源极扩散层。
图4（e）是显示图3中（a）的E-E’的剖面构造。
在埋入氧化膜层101上形成有左侧的单元及右侧的单元的由硅层构成的P+源极扩散层103。在各个源极扩散层上形成有硅化物层113。在各个P+源极扩散层区域103上形成有用以形成存取晶体管的柱状硅层121，在P+源极扩散层区域103上是形成有用以形成存取晶体管的柱状硅层121。在各个柱状硅层的周围形成有栅极绝缘膜117与栅极电极118。在柱状硅层上部借由注入杂质等而形成有P+漏极扩散层区域116，而在漏极扩散层区域表面则形成有硅化物层115。形成于各个存取晶体管上的接点106连接于位线，而形成于字线118a上的接点107连接于借由上层的配线层形成的更低电阻的字线。
以下参照图5至图13来说明用以形成本发明的半导体器件的制造方法的一例。在各图中，（a）是显示平面图，而（b）则是显示D-D’间的剖面图。
如图5所示，将硅氮化膜等成膜于SOI衬底上，再借由光刻（lithography）形成柱状硅层（121a、122a、121b、122b）的图案，且进行蚀刻，借此来形成硅氮化膜掩模（mask）119及柱状硅层（121a、122a、121b、122b）。
如图6所示，将硅层（120）分离，而形成属于存储节点（102a、102b）的硅层。
如图7所示，分别借由离子注入等将杂质导入于P+注入区域124及N+注入区域125，而在衬底上形成柱状硅层下部的漏极扩散层（103a、103b、104a、104b）。
如图8所示，使栅极绝缘膜117与栅极导电膜118成膜。栅极绝缘膜117借由氧化膜或高介电常数(High-k)膜而形成。此外，栅极导电膜借由多晶硅（polysilicon）或金属膜而形成。
如图9所示，使用抗蚀剂（resist）等133，借由光刻(lithography)而形成栅极配线图案。
如图10所示，以抗蚀剂133为掩模，将栅极导电膜117与栅极绝缘膜118加以蚀刻予以去除。借此来形成栅极配线（118a至118c）。
如图11所示，以湿蚀刻（wetetch）或干蚀刻（dryetch）等方式将支柱上的掩模119去除。
如图12所示，在将硅氮化膜等的绝缘膜成膜后进行回蚀（etchback），而作成以硅氮化膜等的绝缘膜134将柱状硅层的侧壁与栅极电极的侧壁予以覆盖的构造。
如图13所示，分别借由离子注入等将杂质导入于P+注入区域124及N+注入区域125，而形成柱状硅层上部的源极扩散层（114、116）。
如图14所示，将Ni等的金属予以溅镀并进行热处理，借此来形成漏极扩散层上的硅化物层（113a、113b）及柱状硅层上部的源极扩散层上的硅化物层115。
在此，借由覆盖柱状硅层与栅极电极的侧壁的硅氮化膜等的绝缘膜134，即可抑制因为硅化物层所引起的漏极-栅极间及源极-栅极间的短路。
如图15所示，在形成属于层间膜的硅氧化膜之后，形成接点（106a、106b、108a、108b、110a、110b、111a、111b）。
（实施例2）
图16是显示本实施例的SRAM布局。在本实施例中与实施例1不同的点，为形成存取晶体管的柱状硅层的形状与形成驱动器晶体管的柱状硅层的大小有所不同的点。在本发明的无负载4T-SRAM中，是需将存取晶体管的泄漏电流设定为较驱动器晶体管的泄漏电流还大。作为增加存取晶体管的泄漏电流的一个手段，可如图16所示借由将形成存取晶体管的柱状硅层的周围长度设定为较形成驱动器晶体管的柱状硅层的周围长度还大来增加泄漏电流。
另一方面，在欲改善读取裕度（margin）时，可借由将驱动器晶体管的柱状硅层的周围长度形成为较形成存取晶体管的柱状硅层的周围长度还大来增大驱动器晶体管的电流，从而改善读取裕度。
在本实施例中，虽是使用与实施例1相同的支柱的布局作为一例，但实际上并不限定于实施例1的布局，在其它实施例的布局中亦同样可适用本实施例。
除此以外的点，由于与实施例1所示的构成相同，故说明从略。
（实施例3）
图17是显示本实施例的SRAM单元布局。在本实施例中是在以下的点与实施例1有所不同。借由衬底上的第1扩散层形成的存储节点Qa3、与从驱动器晶体管Qn23的栅极电极延伸的栅极配线是借由横跨两者而形成的共通的接点310a而连接，而借由衬底上的第2扩散层形成的存储节点Qb3、与从驱动器晶体管Qn13的栅极电极延伸的栅极配线则是借由横跨两者而形成的共通的接点310b而连接。如上所述借由接点而非配线层来直接连接栅极与存储节点，即可减少在SRAM单元内的接点的数量，因此可借由调整柱状硅层或接点的配置来缩小单元面积。
作为阶层式的配线的构成的一例，可实现以下层的配线来形成Vss3，且以上层的配线来形成位线（BL3、BLB3）的构成。另外，在本实施例中，节点连接配线Na1、节点连接配线Nb1借由接点而形成。
在本实施例中，虽是使用与实施例1相同的支柱的布局作为一例，但实际上并不限定于该布局，在其它布局亦同样可适用本实施例。
除此以外的点，由于与实施例1所示的构成相同，故说明从略。
（实施例4）
图18是显示本实施例的SRAM单元布局。在本实施例中，是在以下的点与实施例1有所不同。在实施例1中，于存储节点Qa1上，接点110a虽仅与驱动器晶体管Qn11邻接配置，但在存储节点Qb1上，接点110b则是配置于驱动器晶体管Qn21与存取晶体管Qp21之间的扩散层上。由于此种布局的非对称性，会在SRAM单元的特性产生非对称性，而使动作裕度有变窄的可能。在本实施例中，由于第1存储节点Qa4上的存取晶体管Qp14、接点（410a、411a）及驱动器晶体管Qn14与第2存储节点Qb4上的存取晶体管Qp24、接点（410b、411b）及驱动器晶体管Qn24的布局为对称，因此不会有如上所述的因为非对称性所引起的动作裕度的劣化，而可达成具有较广动作裕度的SRAM单元。
作为阶层式配线的构成的一例，可实现以下层的配线来形成节点连接配线Na4、节点连接配线Nb4、及接地电位的配线Vss4且以上层的配线来形成位线（BL1、BLB1）的构成。
（实施例5）
图19是显示本实施例的SRAM单元布局。
本实施例与实施例4同样，布局为对称，因此可达成具有较广动作裕度的SRAM单元。
此外，与实施例2相同，借由衬底上的第1扩散层形成的存储节点Qa5、与从驱动器晶体管Qn25的栅极电极延伸的栅极配线是借由横跨两者而形成的共通的接点510a而连接，且借由衬底上的第2扩散层形成的存储节点Qb5、与从驱动器晶体管Qn15的栅极电极延伸的栅极配线是借由横跨两者而形成的共通的接点510b而连接。
另外，位线的配线及接地电位的配线，为了与其它存储器单元的配线共享，优选被配置在较属于各存储器单元内的配线的节点连接配线更上位的层。在本实施例中，节点连接配线借由接点而形成。
作为阶层式配线的构成的一例，可实现以下层的配线来形成Vss3且以上层的配线来形成位线（BL5、BLB5）的构成。另外，在本实施例中，节点连接配线Na5、节点连接配线Nb5借由接点来形成。
图20中（a）是显示由多个SRAM存储器单元所构成的SRAM存储器单元阵列的一部分的平面图。
在图中的单元阵列区域中，于横方向配置有多个存储器单元，而在横方向配置的多个存储器单元中共通化有字线518a。字线借由形成于接点区域的接点507而连接于上层的配线，且视需要以配线层衬底。因此，与专利文献2的SRAM单元有所不同，由于不需在各个单元形成对于字线的接点，因此可缩小SRAM单元面积。
借由于字线518a连接多个单元，在距字线接点507较远侧的单元中，有可能因为字线的信号的延迟而导致读取或写入延迟的问题。因此，连接于字线的单元数量，可在没有读取或写入的延迟的问题的范围内决定。
图20中（b）是显示其它情形中由多个SRAM单元所构成的SRAM单元阵列的一部分的平面图。在图中的单元阵列区域亦同样于横方向配置有多个存储器单元，而在配置于横方向的存储器单元中共通化有字线518a。然而，在图20中（b）中，即使于接点区域中，亦与单元阵列区域同样配置有支柱。如此借由在接点区域亦配置支柱，即可将邻接于接点区域的SGT的特性与未邻接于接点区域的SGT的特性的误差抑制于最小限度。
综上所述，依据本发明，在使用4个MOS晶体管所构成的静态型存储器单元中，前述MOS晶体管为将漏极、栅极、源极配置于垂直方向的SGT，且借由将存取晶体管的栅极作为字线在邻接于一列（在图式中为横方向）的多个单元共通化，且将对于字线的接点依多个单元形成1个，即可实现具有极小的存储器单元面积的CMOS型无负载4T-SRAM。
Claims (6)
1.一种半导体存储器件，具备多个在形成在衬底上的绝缘膜上排列有4个MOS晶体管的静态型存储器单元，其特征在于，
前述4个MOS晶体管的各者发挥作为第1及第2PMOS的存取晶体管、与第1及第2NMOS的驱动器晶体管的功能，该第1及第2PMOS的存取晶体管为了保持存储器单元数据而用以供给电荷并且存取存储器，而该第1及第2NMOS的驱动器晶体管为了写入及读取存储器单元的数据而用以驱动存储节点；
在前述第1及第2PMOS的存取晶体管中，
具有P型导电型的第1扩散层、第1柱状半导体层及具有P型导电型的第2扩散层，沿垂直方向阶层地配置在形成于衬底上的绝缘膜上，而前述第1柱状半导体层被配置在形成于前述第1柱状半导体层的底部的前述第1扩散层、与形成于前述第1柱状半导体层的上部的前述第2扩散层之间，而于前述第1柱状半导体层的侧壁则形成有栅极绝缘膜与栅极；
在前述第1及第2NMOS的驱动器晶体管中，
具有N型导电型的第3扩散层、第2柱状半导体层及具有N型导电型的第4扩散层，沿垂直方向阶层地配置在形成于衬底上的绝缘膜上，而前述第2柱状半导体层被配置在形成于前述第2柱状半导体层的底部的前述第3扩散层、与形成于前述第1柱状半导体层的上部的前述第4扩散层之间，而于前述第2柱状半导体层的侧壁则形成有栅极绝缘膜与栅极；
前述第1PMOS的存取晶体管及前述第1NMOS的驱动器晶体管彼此邻接排列；
前述第2PMOS的存取晶体管及前述第2NMOS的驱动器晶体管彼此邻接排列；
将发挥作为保持数据的第1存储节点的功能的具有P型导电型的前述第1扩散层及具有N型导电型的前述第3扩散层配置在前述绝缘膜上，其中该第1扩散层形成在前述第1PMOS的存取晶体管的底部，而该第3扩散层形成在前述第1NMOS的驱动器晶体管的底部；
发挥作为前述第1存储节点的功能的前述第1扩散层、前述第3扩散层彼此连接；
将发挥作为保持数据的第2存储节点的功能的具有P型导电型的前述第1扩散层及具有N型导电型的前述第3扩散层配置在前述绝缘膜上，其中该第1扩散层形成在前述第2PMOS的存取晶体管的底部，而该第3扩散层形成在前述第2NMOS的驱动器晶体管的底部；
发挥作为前述第2存储节点的功能的前述第1扩散层、前述第3扩散层彼此连接；
前述第1及前述第2PMOS的驱动器晶体管的各者的栅极借由第1栅极配线而彼此连接，而前述第1栅极配线借由与邻接的多个存储器单元中的前述第1及前述第2PMOS的存取晶体管的各者的栅极彼此连接而形成字线；
分别于邻接的多个存储器单元，在属于字线的前述第1栅极配线上形成第1接点。
2.根据权利要求1所述的半导体存储器件，其特征在于，在为前述字线的前述第1栅极配线上形成有前述第1接点的区域中，与存储器单元的区域同样地配置有支柱。
3.根据权利要求1所述的半导体存储器件，其特征在于，从前述第1NMOS的驱动器晶体管的栅极延伸的第2栅极配线借由共通的第2接点与发挥作为前述第2存储节点的功能的扩散层连接；
从前述第2NMOS的驱动器晶体管的栅极延伸的第3栅极配线借由共通的第3接点与发挥作为前述第1存储节点的功能的扩散层连接。
4.根据权利要求1所述的半导体存储器件，其特征在于，形成前述第1及第2NMOS的驱动器晶体管的柱状半导体层的侧壁的周围长度具有等于或大于形成前述第1及第2PMOS的存取晶体管的柱状半导体层的侧壁的周围长度的值；
或者形成前述第1及第2NMOS的驱动器晶体管的柱状半导体层的侧壁的周围长度具有等于或小于形成前述第1及第2PMOS的存取晶体管的柱状半导体层的侧壁的周围长度的值。
5.根据权利要求1所述的半导体存储器件，其特征在于，前述4个MOS晶体管在前述绝缘膜上排列成2行2列；
前述第1PMOS的存取晶体管排列于第1行第1列；
前述第1NMOS的驱动器晶体管排列于第2行第1列；
前述第2PMOS的存取晶体管排列于第1行第2列；
前述第2NMOS的驱动器晶体管排列于第2行第2列。
6.根据权利要求1所述的半导体存储器件，其特征在于，前述4个MOS晶体管排列于前述绝缘膜上；
前述第1PMOS的存取晶体管与前述第2PMOS的存取晶体管邻接排列；
在与前述第1PMOS的存取晶体管及前述第2PMOS的存取晶体管的邻接方向正交的一方的方向中，前述第1NMOS的驱动器晶体管与前述第1PMOS的存取晶体管邻接排列；
在与前述第1PMOS的存取晶体管及前述第2PMOS的存取晶体管的邻接方向正交的另一方的方向中，前述第2NMOS的驱动器晶体管与前述第2PMOS的存取晶体管邻接排列。
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Legal Events
| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20131023 |