CN101933137B - 半导体存储器件 - Google Patents
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Abstract
本发明的目的在于，于以纵型晶体管SGT所构成的无负载4T-SRAM中，实现较小的SRAM单元面积及稳定的动作裕度。本发明的解决手段为，于使用4个MOS晶体管所构成的静态型存储器单元中，构成所述存储器单元的MOS晶体管形成于埋入氧化膜上所形成的平面状硅层上，并具有漏极、栅极、源极配置于垂直方向且栅极包围柱状半导体层的构造，所述平面状硅层由具有第1导电型的第1活性区域及具有第2导电型的第2活性区域所形成，此等活性区域通过形成在平面状硅层表面上的金属硅化物层而互相连接，借此实现较小面积的SRAM单元。
Description
技术领域
本发明涉及一种半导体存储器件，尤其涉及一种由SRAM(StaticRandom Access Memory：静态随机存取存储器)所构成的半导体存储器件。
背景技术
为了实现半导体器件的高集成化及高性能化，有人提出一种于半导体衬底的表面形成柱状半导体且于其侧壁具有以包围柱状半导体层的方式所形成的栅极的纵型栅极晶体管的SGT(Surrounding Gate Transistor：环绕栅极晶体管)(例如专利文献1：日本特开平2-188966)。于SGT中，由于漏极、栅极、源极配置于垂直方向，因此可较以往的平面型晶体管更大幅缩小占有面积。
于使用SGT构成LSI(Large Scale Integrated Circuit：大型集成电路)时，必须使用由SGT的组合所构成的SRAM作为此等快取用的存储器。近年来，由于对LSI所装载的SRAM的大容量化的要求极为强烈，因此，即使于使用SGT时，也须实现具有较小的单元(cell)面积的SRAM。
图24中(a)为显示揭示于专利文献2(日本特开平7-99311)的实施例的由使用SGT所设计的6个晶体管所构成的MOS型6T-SRAM的俯视图，图24(b)为显示其剖面图。以下参考这些附图说明所述SRAM。比特线601a、601b由N+扩散层所形成，接地配线GND由N+扩散层602所形成，电源配线Vcc由P+扩散层603所形成。于此等扩散层上形成有柱状硅层，此柱状硅层构成：用以存取存储器单元的存取晶体管(load transistor)10a、610b；用以驱动存储器单元的驱动晶体管611a、611b；及供应电荷至存储器单元的负载晶体管(load transistor)612a、612b。并以包围此等柱状硅层的方式形成有栅极604a、604b、604c、604d。存储节点由配线层607a、607b所构成。于所述SRAM单元中，构成SRAM的各个晶体管，由于源极、栅极、漏极以纵向形成于柱状硅层上，因此可设计出较小的SRAM单元。
[专利文献1]日本特开平2-188966
[专利文献2]日本特开平7-99311(第51项、图75)
[专利文献3]日本特开2000-12705。
发明内容
(发明所欲解决的问题)
然而，于所述SRAM单元中实际上存在下列问题点。
于专利文献2的SRAM中，形成于SRAM单元阵列内的电源配线603及接地配线602在以最小尺寸的程度所形成时，虽然可实现较小的单元面积，但由于所述电源配线603及接地配线602分别以P+扩散层及N+扩散层所形成，因此在以最小尺寸的程度形成该等扩散层时，会形成极高的电阻，而无法使SRAM稳定地动作。相反的，为了使SRAM稳定地动作而加大电源配线603及接地配线602的尺寸，则会导致SRAM单元面积的增加。
关于可较CMOS型6T-SRAM更缩小SRAM单元面积的SRAM，有人提出一种无负载四晶体静态随机存取存储器(Loadless 4T-SRAM)(专利文献：日本特开2000-12705)。图1为显示无负载4T-SRAM的等效电路。无负载4T-SRAM由：为PMOS的用以存取于存储器的2个存取晶体管、以及为NMOS的用以驱动存储器的2个驱动晶体管的合计4个晶体管所构成。
以下说明于存储节点Qa1存储有“L”的数据，于存储节点Qb1存储有“H”的数据时的数据的保持动作，作为图1的存储器单元的动作的一例。于数据保持中，字线WL1、比特线BL1及BLB1均于“H”电位予以驱动。存取晶体管Qp11、Qp21的阈值设定为较驱动晶体管Qn11、Qn21的阈值低，存取晶体管的非导通漏电流，例如设定为平均较驱动晶体管的漏电流大10倍至1000倍。因此，存储节点Qb1的“H”电平，通过使非导通漏电流通过存取晶体管Qp21从比特线BLB1流通至存储节点Qb1而予以保持。另一方面，存储节点Qa1的“L”电平，通过驱动晶体管Qn11而稳定地保持。
即使于使用SGT时，所述无负载4T-SRAM也可较CMOS型6T-SRAM实现更小的SRAM单元面积。
本发明鉴于所述情况而作出的发明，其目的为，于使用SGT的无负载4T-SRAM中可实现面积较小的SRAM单元，并且可实现具有充分的动作裕度(margin)的无负载4T-SRAM单元。
(解决问题的手段)
根据本发明，提供一种半导体存储器件，具备在形成于衬底上的绝缘膜上排列配置有4个MOS晶体管的静态型存储器单元，其中：所述4个MOS晶体管的各个晶体管为下述构成：其源极扩散层、漏极扩散层及柱状半导体层于垂直方向阶层性地配置于形成在衬底上的绝缘膜上，所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，于所述柱状半导体层的侧壁形成有栅极；且作为为了保持存储器单元的数据而供应电荷并用以存取存储器的第1及第2PMOS存取晶体管、及为了将存储器单元的数据予以保持而驱动存储节点的第1及第2NMOS驱动晶体管而发挥功能；第1PMOS存取晶体管及第1NMOS驱动晶体管互为邻接而排列配置；第2PMOS存取晶体管及第2NMOS驱动晶体管互为邻接而排列配置；于第1PMOS存取晶体管及第1NMOS驱动晶体管中，将作为保持数据的第1存储节点而发挥功能的各个第1扩散层，配置于所述绝缘膜上，并通过形成在所述各个第1扩散层的表面上的第1金属硅化物层，将所述各个第1扩散层相互连接；于第2PMOS存取晶体管及第2NMOS驱动晶体管中，将作为保持数据的第2存储节点而发挥功能的各个第2扩散层，配置于所述绝缘膜上，并通过形成在所述各个第2扩散层的表面的第2金属硅化物层，将所述各个第2扩散层相互连接。
此外，于本发明的其他优选的方式中，于所述半导体存储器件中，使从第1及第2PMOS存取晶体管的栅极电极延伸存在的栅极配线上所形成的接触窗的至少1个接触窗，与形成在从邻接的存储器单元的PMOS存取晶体管的栅极电极延伸存在的栅极配线上的接触窗成为共用。
此外，于本发明的其他优选的方式中，于所述半导体器件中，所述柱状半导体层形成为六方格状。
此外，于本发明的其他优选的方式中，从形成在作为所述第1存储节点而发挥功能的扩散层上的驱动晶体管的栅极延伸存在的栅极配线，通过共通的接触窗连接于作为所述第2存储节点而发挥功能的扩散层；从形成在作为所述第2存储节点而发挥功能的扩散层上的驱动晶体管的栅极延伸存在的栅极配线，通过共通的接触窗连接于作为所述第1存储节点而发挥功能的扩散层。
此外，于本发明的其他优选的方式中，于所述半导体器件中，形成存取晶体管的柱状半导体层、及形成驱动晶体管的柱状半导体层的侧壁的周围长度，根据读出时的动作裕度(margin)及写入时的动作裕度而决定。
此外，根据本发明，于所述半导体存储器件中，所述4个MOS晶体管于所述绝缘膜上排列配置为2行(row)2列(column)；
所述第1PMOS存取晶体管排列配置于第1行第1列；
所述第1NMOS驱动晶体管排列配置于第2行第1列；
所述第2PMOS存取晶体管排列配置于第1行第2列；
所述第2NMOS驱动晶体管排列配置于第2行第2列。
此外，根据本发明，于所述半导体存储器件中，所述4个MOS晶体管于所述绝缘膜上排列配置为2行2列；
所述第1PMOS存取晶体管排列配置于第1行第1列；
所述第1NMOS驱动晶体管排列配置于第2行第1列；
所述第2PMOS存取晶体管排列配置于第2行第2列；
所述第2NMOS驱动晶体管排列配置于第1行第2列。
附图说明
图1为显示本发明的SRAM的等效电路。
图2为显示本发明的第1实施例的SRAM的俯视图。
图3(a)为显示本发明的第1实施例的SRAM的剖面图。
图3(b)为显示本发明的第1实施例的SRAM的剖面图。
图3(c)为显示本发明的第1实施例的SRAM的剖面图。
图3(d)为显示本发明的第1实施例的SRAM的剖面图。
图4为依工艺顺序显示本发明的制造方法的工艺图。
图5为依工艺顺序显示本发明的制造方法的工艺图。
图6为依工艺顺序显示本发明的制造方法的工艺图。
图7为依工艺顺序显示本发明的制造方法的工艺图。
图8为依工艺顺序显示本发明的制造方法的工艺图。
图9为依工艺顺序显示本发明的制造方法的工艺图。
图10为依工艺顺序显示本发明的制造方法的工艺图。
图11为依工艺顺序显示本发明的制造方法的工艺图。
图12为依工艺顺序显示本发明的制造方法的工艺图。
图13为依工艺顺序显示本发明的制造方法的工艺图。
图14为依工艺顺序显示本发明的制造方法的工艺图。
图15为依工艺顺序显示本发明的制造方法的工艺图。
图16为依工艺顺序显示本发明的制造方法的工艺图。
图17为依工艺顺序显示本发明的制造方法的工艺图。
图18为依工艺顺序显示本发明的制造方法的工艺图。
图19为依工艺顺序显示本发明的制造方法的工艺图。
图20为显示本发明的第2实施例的SRAM的俯视图。
图21为显示本发明的第3实施例的SRAM的俯视图。
图22为显示本发明的第4实施例的SRAM的俯视图。
图23为显示本发明的第5实施例的SRAM的俯视图。
图24为显示使用公知的SGT的SRAM的俯视图及剖面图。
上述附图中的附图标记说明如下：
101、201埋入氧化膜
102a、102b、202a、202b存储节点
103a、103bN+源极扩散层
104a、104b P+源极扩散层
106a、106b存取晶体管漏极扩散层上的接触窗
107、207存取晶体管栅极配线上的接触窗
108a、108b驱动晶体管漏极扩散层上的接触窗
110a、110b存储节点上的接触窗
111a、111b栅极配线上的接触窗
113a、113b、115金属硅化物层
114N+漏极扩散层
116P+漏极扩散层
117栅极绝缘膜
118、604a、604b、604c、604d栅极电极
118a、118b、118c栅极配线
119氧化硅膜等的掩模层
120硅层
121a、121b存取晶体管柱状硅层
122a、122b驱动晶体管柱状硅层
124、224N+注入区域
125、225P+注入区域
131氧化硅膜
132氮化硅膜侧壁
133光刻胶
134氮化硅膜
203a、203bN+源极扩散层
204a、204bP+源极扩散层
206a、206b存取晶体管漏极扩散层上的接触窗
208a、208b驱动晶体管漏极扩散层上的接触窗
210a、210b存储节点上的接触窗
301、401、501埋入氧化膜
302a、302b存储节点
303a、303bN+源极扩散层
304a、304bP+源极扩散层
306a、306b存取晶体管漏极扩散层上的接触窗
307a、307b存取晶体管栅极配线上的接触窗
308a、308b驱动晶体管漏极扩散层上的接触窗
310a、310b存储节点上的接触窗
311a、311b栅极配线上的接触窗
325a、325bP+注入区域
402a、402b存储节点
403a、403bN+源极扩散层
404a、404bP+源极扩散层
406a、406b存取晶体管漏极扩散层上的接触窗
407a、407b、507存取晶体管栅极配线上的接触窗
408a、408b驱动晶体管漏极扩散层上的接触窗
410a、410b存储节点上的接触窗
425a、425b、525P+注入区域
502a、502b存储节点
503a、503bN+源极扩散层
504a、504bP+源极扩散层
506a、506b存取晶体管漏极扩散层上的接触窗
508a、508b驱动晶体管漏极扩散层上的接触窗
510a、510b存储节点上的接触窗
601a、601b比特线
602接地电位
603电源电位
605a、605b、606a、606b栅极配线上的接触窗
607a、607b配线层
610a、610b存取晶体管柱状硅层
611a、611b驱动晶体管柱状硅层
612a、512b负载晶体管柱状硅层
BL1、BL2、BL3、BL4、BL5比特线
BLB1、BLB2、BLB3、BLB4、BLB5比特线
Na1、Nb1、Na3、Nb3、Na5、Nb5节点连接配线
Qn11、Qn12、Qn13、Qn14、Qn15驱动晶体管
Qn21、Qn22、Qn23、Qn24、Qn25驱动晶体管
Qp11、Qp12、Qp13、Qp14、Qp15存取晶体管
Qp21、Qp22、Qp23、Qp24、Qp25存取晶体管
Vss1、Vss2、Vss3a、Vss3b、Vss4、Vss5接地电位线
WL1、WL2、WL3、WL4、WL5字线
具体实施方式
(实施例1)
图1为显示本发明所使用的无负载4T-SRAM的存储器单元的等效电路图。于图1中，BL1及BLB1为比特线，WL1为字线，Vcc1为电源电位，Vss1为接地电位，Qp11及Qp21为具有用以存取存储器单元且将存储节点充电至“H”的功能的存取晶体管，Qn11及Qn21为为了将存储器单元的数据予以读出及写入而驱动存储节点的驱动晶体管，Qa1及Qb1为用以存储数据的存储节点。
图2为显示本发明的第1实施例的SRAM存储器单元的布局图。于SRAM单元阵列内，重复配置有图2所示的单位单元(Unit Cell)。图3(a)至(d)为分别显示图2的布局图的切割线A-A′、B-B′、C-C′、D-D′的剖面构造。
首先参照图2及图3，说明本发明的布局。
于形成于衬底上的埋入氧化膜层101等绝缘膜上，形成有平面状硅层102a、102b，所述平面状硅层102a、102b通过注入杂质等而由N+扩散层104a、104b及P+扩散层103a、103b所构成，形成于同一平面状硅层的N+扩散层及P+扩散层，通过形成于平面状硅层102a、102b的表面的金属硅化物层113a、113b而互相连接。平面状硅层102a、102b分别作为图1的存储节点Qa1、Qb1而发挥功能。Qp11及Qp21为PMOS的用以存取存储器的存取晶体管，Qn11及Qn21为用以驱动属于NMOS存储器的驱动晶体管。
于本实施例中，1个单位单元UC具备于埋入氧化膜层101上排列配置为2行2列的晶体管。于第1列中，于作为第1存储节点的平面状硅层102a上，从附图的上侧分别排列配置有存取晶体管Qp11及驱动晶体管Qn11。此外，于第2列中，于作为第2存储节点的平面状硅层102b上，从附图的上侧分别排列配置有存取晶体管Qp21及驱动晶体管Qn21。本实施例的SRAM单元阵列，通过将如此具有4个晶体管的单位单元UC，于附图的上下方向连续地排列配置而构成。
形成于平面状硅层102a上的接触窗(contact)110a，通过节点连接配线Na1，与形成在从驱动晶体管Qn21的栅极电极延伸存在的栅极配线上的接触窗111b连接，形成在平面状硅层102b上的接触窗110b，通过节点连接配线Nb1，与形成在从驱动晶体管Qn11的栅极电极延伸存在的栅极配线上的接触窗111a连接。形成在存取晶体管Qp11上部的接触窗106a连接于比特线BL1，形成在存取晶体管Qp21上部的接触窗106b连接于比特线BLB1。形成在从存取晶体管Qp11及存取晶体管Qp21的栅极电极延伸存在的栅极配线上的共通的接触窗107连接于字线WL1。形成在驱动晶体管Qn11、Qn21上部的接触窗108a、108b连接于属于接地电位的配线层Vss1。
字线的配线、比特线的配线及接地电位的配线，为了与其他存储器单元的配线共用，优选为于较各存储器单元内的配线的节点连接配线上方的层进行连接。
作为所述阶层性配线的构成的一例，可实现一种以各配线不会与不应接触的接触窗接触的方式，使节点连接配线Na1、节点连接配线Nb1及接地电位的配线Vss1于较比特线BL1、BLB1下方的层进行配线，且使字线WL1于较比特线BL1、BLB1上方的层进行配线的构成。
于图2中，显示N+注入区域124及P+注入区域125。于本实施例的SRAM单元阵列区域中，形成N+注入区域124及P+注入区域125的图案，由单纯的线及空间所形成。因此尺寸偏离或对位偏离的影响较小，可将N+注入区域及P+注入区域的交界附近的尺寸裕度(margin)抑制于最低程度，就附图上而言，对于SRAM单元的纵向长度(各SRAM单元的连接方向的长度)的缩小为有效。
此外，于本实施例中，图2的布局所示的存储节点或栅极配线的形状，由于仅以长方形的形状所构成，因此容易依据OPC(Optical ProximityCorrection：光学近接修正)进行图案形状的修正，而成为适合于实现较小的SRAM单元面积的布局。
于本发明中，以下列方式定义构成SRAM的各晶体管的源极及漏极。关于驱动晶体管Qn11、Qn21，将连接于接地电压的形成在柱状半导体层的上部的扩散层定义为源极扩散层，形成在柱状半导体层的下部的扩散层定义为漏极扩散层。关于存取晶体管Qp11、Qp21，因动作状态的不同形成在柱状半导体层的上部的扩散层及形成在下部的扩散层均成为源极或漏极，但就说明简便上，将形成在柱状半导体层的上部的扩散层定义为源极扩散层，形成在柱状半导体层的下部的扩散层定义为漏极扩散层。
接着参照图3的剖面构造，说明本发明的SRAM的构造。
如图3(a)所示，于埋入氧化膜层101上形成有成为存储节点的平面状硅层102a、102b，所述平面状硅层102a、102b上，通过杂质注入等而形成有P+漏极扩散层103a、103b。由于将平面状硅层102a、102b予以分离用的元件分离，可仅需以蚀刻将平面状硅层予以分离而形成，因此，用以形成元件分离所需的工艺数较少，而能够形成最小加工尺寸的元件分离。于漏极扩散层上形成有金属硅化物层113a、113b。于P+漏极扩散层103a上形成有用以形成存取晶体管Qp11的柱状硅层121a，于P+漏极扩散层103b上形成有用以形成存取晶体管Qp21的柱状硅层121b。于各柱状硅层的周围，形成有栅极绝缘膜117及栅极电极118。于柱状硅层的上部，通过杂质注入等而形成有P+源极扩散层116，于源极扩散层表面形成有金属硅化物层115。形成在存取晶体管Qp11上的接触窗106a，连接于比特线BL1，形成在存取晶体管Qp21上的接触窗106b，连接于比特线BLB1，形成在从存取晶体管Qp11及Qp21的栅极延伸存在的栅极配线118a上的接触窗107，连接于字线WL1。
如图3(b)所示，于埋入氧化膜层101上形成有成为存储节点的平面状硅层102a、102b，所述平面状硅层102a、102b上，通过杂质注入等而分别形成有N+漏极扩散层104a、104b。于漏极扩散层上形成有金属硅化物层113a、113b。形成在从驱动晶体管Qn11的栅极延伸存在的栅极配线118b上的接触窗111a，通过存储节点连接配线Na连接于形成在N+源极扩散层104b上的接触窗110b。
如图3(c)所示，于埋入氧化膜层101上形成有成为存储节点的平面状硅层102a、102b，所述平面状硅层102a、102b，通过杂质注入等而形成有N+漏极扩散层104a、104b。于N+漏极扩散层上形成有金属硅化物层113a、113b。于N+漏极扩散层104a，形成有用以形成驱动晶体管Qn11的柱状硅层122a，于N+源极扩散层104b形成有用以形成驱动晶体管Qn21的柱状硅层122b。于各柱状硅层的周围，形成有栅极绝缘膜117及栅极电极118。于柱状硅层的上部，通过杂质注入等而形成有N+漏极扩散层114，于漏极扩散层表面形成有金属硅化物层115。形成在驱动晶体管Qn11、Qn21上的接触窗108a、108b，均通过配线层连接于接地电位Vss1。
如图3(d)所示，于埋入氧化膜层101上形成有成为存储节点的平面状硅层102a，于所述平面状硅层102a上，通过杂质注入等而形成有P+漏极扩散层103a及N+漏极扩散层104a。于漏极扩散层上形成有金属硅化物层113a，由于P+漏极扩散层103a及N+漏极扩散层104a通过金属硅化物层113a直接连接，因此可有效地缩小存储器单元的面积。
于P+漏极扩散层103a上形成有用以构成存取晶体管Qp11的柱状硅层122a，于N+漏极扩散层104a上形成有用以构成驱动晶体管Qn11的柱状硅层123a。P+漏极扩散层103a及N+漏极扩散层104a，通过形成在平面状硅层102a的表面上的金属硅化物层113a而直接连接。于各柱状硅层的周围，形成有栅极绝缘膜117及栅极电极118。于各柱状硅层的上部，通过杂质注入等而形成有源极扩散层，于源极扩散层表面形成有金属硅化物层115。形成在存取晶体管Qp11上的接触窗108a，连接于比特线BL1，形成在驱动晶体管Qn11上的接触窗108a，连接于接地电位Vss1。
于从驱动晶体管Qn11的栅极电极延伸存在的栅极配线118c上，形成有接触窗111a，接触窗111a通过存储节点连接配线Nb1而连接于形成在平面状硅层102b的漏极扩散层上的接触窗110b。于N+漏极扩散层104a上形成有接触窗110a，且通过存储节点连接配线Na1而连接于形成在从驱动晶体管Qn21的栅极电极延伸存在的栅极配线118d上的接触窗111b。
如所述于本发明中，形成于成为存储节点Qa1、Qb1的平面状硅层102a、102b的N+漏极扩散层及P+漏极扩散层，通过形成于平面状硅层表面的金属硅化物层直接连接，借此使存取晶体管及驱动晶体管的漏极扩散层共通化，以作为SRAM的存储节点而发挥功能。因此，不须具备于一般平面型晶体管中所需的用以分离N+源极漏极扩散层及P+源极漏极扩散层的元件分离，仅需具备用以分离SRAM的2个存储节点的元件分离即可，因此可实现极小的SRAM单元面积。
于本发明中，栅极绝缘膜以HfO2等High-k(高介电值)膜所形成，栅极电极优选为以TiN或TaN等金属膜，或是金属膜与一部分经金属硅化后的多晶硅的层积构造所形成。
于本发明中，所述柱状硅层的沟道部，优选为未掺杂杂质或是杂质浓度为1×10-17cm-3以下。此由于，若杂质浓度高于此值，则因杂质的统计上的变动度导致晶体管特性的变动增大，而使读出裕度等的SRAM的动作裕度显著劣化之故。此种情况时，晶体管的阈值调整，可不通过沟道部的杂质浓度，而通过调整栅极材料的功函数而进行。
以下参照图4至图19，说明用以形成本发明的半导体器件的制造方法的一例。于各图中，(a)为俯视图，(b)为A-A′间的剖面图。
如图4所示，于埋入氧化膜层101上形成有膜厚约100nm至400nm的SOI(Silicon On Insulator：绝缘层上覆硅)衬底上，使膜厚约50nm至100nm的氮化硅膜等的掩模119成膜。之后通过光刻技术形成柱状硅层121a、121b、122a、122b的图案，并通过蚀刻而形成柱状硅层121a、121b、122a、122b。柱状硅层的直径约5至50nm，高度约30至300nm。此时，预先以约10nm至50nm的厚度将平面状硅层120形成于柱状半导体底部。
如图5所示，将硅层120分离以形成成为存储节点的平面状硅层102a、102b。于本发明中，由于元件分离仅需将平面状硅层予以分离而能够形成，因此所需的工艺数较少并能够形成具有最小加工尺寸的分离宽度的元件分离。
如图6所示，分别通过离子注入等将杂质导入至N+注入区域124、P+注入区域125，而于平面状硅层形成柱状硅层下部的漏极扩散层。此时，杂质以到达至埋入氧化膜层101，并且杂质以覆盖柱状硅层的底部的方式分布而调整注入条件较佳。此外，通过氮化硅膜119使杂质不会被导入至柱状硅层的上部。
如图7所示，通过CVD(Chemical Vapor Deposition：化学气相沉积)法或ALD(Atomic Layer Deposition：原子层沉积)法，形成厚度约1至5nm的HfO2等High-k膜117作为栅极绝缘膜。接着形成厚度约10至50nm的TiN或TaN等栅极导电膜118作为栅极导电膜。
如图8所示，使氧化硅膜131成膜而埋入柱状硅层间。
如图9所示，通过CMP(Chemical Mechanical Polishing：化学机械性研磨)将氧化硅膜131、柱状硅层上部的栅极导电膜118、High-k膜117予以研磨，使栅极上面形成平坦。以CMP将栅极上部予以平坦化，借此可实现良好的栅极形状，并抑制栅极长度的不一致。于CMP时，柱状硅层上部的氮化硅膜掩模119作为CMP的停止层而使用。通过将氮化硅膜掩模119作为CMP停止层使用，可于良好的重现性下控制CMP研磨量。
如图10所示，为了决定栅极长度，对栅极导电膜118及氧化硅膜131进行回蚀，而形成柱状硅层侧壁的栅极电极。此时，尽可能以相同速率对栅极导电膜118及氧化硅膜131进行蚀刻，并且对氮化硅膜掩模119使用具有高选择比的蚀刻条件。
如图11所示，通过使氮化硅膜成膜且进行回蚀，而于金属栅极的上部形成氮化硅膜侧壁132。此时，以使残留于栅极上的氮化硅膜侧壁132刚好覆盖栅极的方式设定氮化硅膜成膜量及回蚀量。以此氮化硅膜侧壁所覆盖的部分的栅极，由于在后工艺的栅极蚀刻时被保护，因此能够自我整合性地形成栅极电极为栅极导电膜的成膜膜厚的量。
如图12所示，以湿式蚀刻将残存于金属栅极的氧化硅膜131予以去除。
如图13所示，使用光刻胶(resist)或多层光刻胶133，通过光刻(lithography)技术形成栅极配线图案。
如图14所示，以光刻胶133为掩模，对栅极底部及栅极下的High-k膜进行蚀刻予以去除。借此形成栅极配线118a至118c。如上所述，于柱状硅层的上部形成氮化硅膜的构成中，依序进行以CMP将栅极上面予以平坦化的工艺；用以决定栅极长度的蚀刻；栅极电极保护用的氮化硅侧壁的形成；栅极配线的图案形成；以及用以形成栅极配线的蚀刻，借此可形成具有良好的栅极形状及尺寸差异较小的栅极，并能够自由地形成栅极配线。此外，由于可自我整合性地控制栅极电极的膜厚，因此可缩小占有面积及降低栅极与扩散层之间的寄生电阻。
如图15所示，通过湿式处理将氮化硅膜掩模119及氮化硅膜侧壁132予以去除。
如图16所示，于10nm至50nm左右的氮化硅膜的成膜后，进行回蚀而构成以氮化硅膜134覆盖柱状硅层的侧壁及栅极电极的侧壁的构造。通过构成如此构造，能够以氮化硅膜134覆盖High-k膜117，因此可防止后工艺中的湿式处理对High-k膜117造成的破坏或是因杂质注入所导致的破坏。
此时，若氮化膜的膜厚太薄，则无法完全防止对High-k膜117造成的破坏，若太厚则会增加栅极侧壁上所形成的膜厚的占有面积，因此需选择出最适合的膜厚。
如图17所示，分别通过离子注入等将杂质导入至N+注入区域及P+注入区域，而形成柱状硅层上部的源极扩散层114、116。
如图18所示，进行Co或Ni等金属的溅镀并进行热处理，借此选择性地将源极漏极扩散层形成为金属硅化物，而形成漏极扩散层上的金属硅化物层113a、113b及柱状硅层上部的源极扩散层上的金属硅化层115。通过此金属硅化物层113a、113b，使平面硅层的N+扩散层与P+扩散层连接。
在此，可通过覆盖柱状硅层及栅极电极的侧壁的氮化硅膜134，而抑制由金属硅化物层所起因的漏极-栅极间以及源极-栅极间的短路。
如图19所示，于属于层间膜的氧化硅膜的形成后，形成接触窗106a至111a、106b至111b。
于本发明中，优选为以使柱状硅层底部的漏极扩散层103a、104a、103b、104b形成至埋入氧化膜101的方式设定杂质分布，且于晶体管的动作时，以使柱状硅层内部完全空乏化的方式设定柱状硅层的尺寸及杂质浓度。通过如所述地设定漏极扩散层103a、104a、103b、104b的杂质分布，可在不受晶体管动作状态的影响下使柱状硅层内部成为浮体构造，而可形成不会受到衬底电压的影响的晶体管。此外，通过使漏极扩散层103a至104a、103b至104b的杂质扩散至埋入氧化膜101，可大幅降低漏极扩散层电容的底面成分，并降低整体漏极扩散层的寄生电容。于图3的剖面图中，杂质以完全覆盖柱状硅层底部的方式扩散，但即使杂质不完全覆盖柱状硅层的底部，动作上也无问题。
(实施例2)
图20为显示本实施例的SRAM单元布局。于本实施例中，与实施例1不同者如下所述。作为存储节点的平面状硅层202a、以及从驱动晶体管Qn22的栅极电极延伸存在的栅极配线，通过横跨两者所形成的共通的接触窗210a而连接，作为存储节点的平面状硅层202b、以及从驱动晶体管Qn12的栅极电极延伸存在的栅极配线，通过横跨两者所形成的共通的接触窗210b而连接。如上所述，并非以配线层而是以接触窗连接栅极及存储节点，借此可减少SRAM单元内的接触窗数，因此，可通过调整柱状硅层或接触窗的配置而缩小单元面积。
此外，如第1实施例所述，字线的配线、比特线的配线及接地电位的配线，为了与其他存储器单元的配线共用，优选为配置于较各存储器单元内的配线的节点连接配线更上方的层。此外，于本实施例中，节点连接配线由接触窗所形成。
除此之外的构成，与实施例1所示的构成相同，因此省略该说明。
(实施例3)
图21为显示本实施例的SRAM单元布局。于本实施例中，于SRAM单元阵列内，图21的排列配置于单位单元UC的第1列的晶体管，与排列配置在该单位单元UC的上侧或下侧所邻接的存储器单元的第2列的晶体管配置构成为相等，排列配置于单位单元UC的第2列的晶体管，与排列配置在该单位单元UC的上侧或下侧所邻接的存储器单元的第1列的晶体管配置构成为相等。即，于图21的排列配置于单位单元UC的第1列的晶体管Qp13、Qn13的上侧，从上依序排列配置有与排列配置于第2行的晶体管Qn23、Qp23相同的晶体管。因此，于存取晶体管Qp13的附图的上侧，存取晶体管为邻接而排列配置，于存取晶体管Qp23的附图的下侧，存取晶体管也为邻接而排列配置。通过配置如此的SRAM单元，从存取晶体管Qp13的栅极电极延伸存在的栅极配线，与附图的邻接于上侧的存储器单元的存取晶体管的栅极电极连接，而能够于该栅极配线上，共用对字线WL3的接触窗307a、307b。于实施例1中，对字线WL3的接触窗307a、307b形成于存储节点302a与存储节点302b之间，但于本实施例中，由于配置于与上下方的SRAM单元的交界上，因此可缩小存储节点间的空间，就附图上而言，可缩小SRAM单元的横向的长度。
此外，如第1实施例所述，字线的配线、比特线的配线及接地电位的配线，为了与其他存储器单元的配线共用，优选为配置于较各存储器单元内的配线的节点连接配线更上方的层。作为阶层性配线的构成的一例，此可实现一种以各配线不会与不应接触的接触窗接触的方式，将节点连接配线Na3、Nb3配置于下方的层，将字线WL3及接地电位的配线Vss3a、Vss3b配置于中间的层，将比特线BL3、BLB3的配线配置于上方的层的构成。
此外，于本实施例中，通过改变存取晶体管及驱动晶体管的配置，如实施例1的布局所示，N+注入区域及P+注入区域并非单纯的线及空间，而是P+注入区域325a、325b为沟状图案，N+注入区域为使P+注入区域325a、325b反转而成的图案。因此，于形成注入区域的图案时，要求须进行更正确的光刻胶图案的控制。
再者，于本实施例中，与实施例2相同，可通过共通的接触窗，连接存储节点与从驱动晶体管延伸存在的栅极配线。
除此之外的构成与实施例1相同，因此省略该说明。
(实施例4)
图22为显示本实施例的SRAM单元布局。于本实施例中，就柱状半导体以配置为最紧密充填的方式排列配置为六方格状者，与其他实施例不同。通过如此配置柱状半导体，可均衡地将柱状半导体配置于最小面积，而设计出较小的SRAM单元面积。各个晶体管的排列配置并不限定于图22所示者，也可为其他的排列配置。
此外，如第1实施例所述，字线的配线、比特线的配线及接地电位的配线，为了与其他存储器单元的配线共用，优选为配置于较各存储器单元内的配线的节点连接配线更上方的层。此外，于本实施例中，节点连接配线由接触窗所形成。作为阶层性配线的构成的一例，此可实现一种以各配线不会与不应接触的接触窗接触的方式，将字线WL4配置于中间的层，将比特线的配线BL4、BLB4及接地电位的配线Vss4配置于上方的层的构成。
(实施例5)
图23为显示本实施例的SRAM布局。于本实施例中，与实施例1不同点在于，形成存取晶体管的柱状硅层的形状以及形成驱动晶体管的柱状硅层的大小为不同的点。于本发明的无负载4T-SRAM中，必须将存取晶体管的漏电流设定为较驱动晶体管的漏电流还大。于增加存取晶体管的漏电流时，可通过降低阈值而进行，但也可如图23所示，通过将形成存取晶体管的柱状硅层设定为较大，稍微加大晶体管的短沟道效应而增加漏电流。此外，此时由于存取晶体管的漏极电流相对于驱动晶体管的漏极电流为增加，因此也可改善写入裕度。
另一方面，于欲改善读出裕度时，由于可通过增加驱动晶体管的柱状硅层的周围长度，使驱动晶体管的漏极电流相对于存取晶体管的漏极电流为增加，因此也可改善读出裕度。
此外，若增加柱状硅层的周围长度，则也可增加漏极电流，但由于短沟道效应变得较为显著，因此需考虑到两者的取舍而设计柱状硅层的形状。通过将柱状硅层的形状形成为椭圆形或长方形等形状，可抑制短沟道效应且同时增加柱状硅层的周围长度。
如上所述，可通过调整存取晶体管及驱动晶体管各个的形状，而调整出各种SRAM特性。
此外，如第1实施例所述，字线的配线、比特线的配线、电源电位的配线及接地电位的配线，为了与其他存储器单元的配线共用，优选为配置于较各存储器单元内的配线的节点连接配线更上方的层。作为阶层性配线的构成的一例，此可实现一种与所述实施例1同样的构成。
除此之外的构成，与实施例1所示的构成相同，因此省略该说明。
如以上所说明，根据本发明，于使用4个MOS晶体管所构成的静态型存储器单元中，由于所述MOS晶体管为于垂直方向配置漏极、栅极、源极的SGT，并通过使用SOI衬底而容易形成具有狭窄的分离宽度的元件分离，并且由埋入氧化膜上的硅层所形成的N+源极扩散层及P+源极扩散层乃通过金属硅化物层直接连接，因此可实现一种具有极小的存储器单元面积的无负载4T-SRAM。
Claims (8)
1.一种半导体存储器件，具备在形成于衬底上的绝缘膜上排列配置有4个MOS晶体管的静态型存储器单元，其特征在于，
所述4个MOS晶体管的各个晶体管为下述构成：
作为为了保持存储器单元的数据而供应电荷并用以存取存储器的第1及第2PMOS存取晶体管、及为了将存储器单元的数据予以写入及读出而驱动存储节点的第1及第2NMOS驱动晶体管而发挥功能；
为了保持存储器单元的数据而供应电荷并用以存取存储器的所述第1及第2PMOS存取晶体管构成为：具有P型的导电型的第1扩散层、第1柱状半导体层、及具有P型的导电型的第2扩散层于垂直方向阶层性地配置于形成在衬底上的绝缘膜上，所述第1柱状半导体层配置于形成在所述第1柱状半导体层的底部的所述第1扩散层与形成在所述第1柱状半导体层的上部的所述第2扩散层之间，并于所述第1柱状半导体层的侧壁形成栅极；
为了将存储器单元的数据予以写入及读出而驱动存储节点的所述第1及第2NMOS驱动晶体管构成为：具有N型的导电型的第3扩散层、第2柱状半导体层、及具有N型的导电型的第4扩散层于垂直方向阶层性地配置于形成在衬底上的绝缘膜上，所述第2柱状半导体层配置于形成在所述第2柱状半导体层的底部的所述第3扩散层与形成在所述第1柱状半导体层的上部的所述第4扩散层之间，并于所述第2柱状半导体层的侧壁形成栅极；
所述第1PMOS存取晶体管及所述第1NMOS驱动晶体管互为邻接而排列配置；
所述第2PMOS存取晶体管及所述第2NMOS驱动晶体管互为邻接而排列配置；
将作为用以保持数据的第1存储节点而发挥功能、形成于所述第1PMOS存取晶体管的底部且具有P型的导电型的所述第1扩散层以及形成于所述第1NMOS驱动晶体管的底部且具有N型的导电型的所述第3扩散层配置于所述绝缘膜上；
通过形成在所述第1PMOS存取晶体管的第1扩散层及所述第1NMOS驱动晶体管的第3扩散层各者表面的第1硅化物层，将所述第1PMOS存取晶体管的第1扩散层与所述第1NMOS驱动晶体管的第3扩散层相互连接；
将作为用以保持数据的第2存储节点而发挥功能、形成于所述第2PMOS存取晶体管的底部且具有P型的导电型的所述第1扩散层以及形成于所述第2NMOS驱动晶体管的底部且具有N型的导电型的所述第3扩散层配置于所述绝缘膜上；
通过形成在所述第2PMOS存取晶体管的第1扩散层及所述第2NMOS驱动晶体管的第3扩散层各者表面的第2硅化物层，将所述第2PMOS存取晶体管的第1扩散层与所述第2NMOS驱动晶体管的第3扩散层相互连接。
2.根据权利要求1所述的半导体存储器件，其特征在于，将形成在从所述第1及第2PMOS存取晶体管的栅极电极分别延伸存在的第1及第2栅极配线上的第1及第2接触窗的至少1个接触窗，与形成在从邻接的存储器单元的PMOS存取晶体管的栅极电极延伸存在的栅极配线上的接触窗共用。
3.根据权利要求1所述的半导体存储器件，其特征在于，多个所述柱状半导体层排列配置为六方格状。
4.根据权利要求1所述的半导体存储器件，其特征在于，从形成在作为所述第1存储节点而发挥功能的扩散层上的所述第1NMOS驱动晶体管的栅极延伸存在的第3栅极配线，通过共通的第3接触窗连接于作为所述第2存储节点而发挥功能的扩散层；
从形成在作为所述第2存储节点而发挥功能的扩散层上的所述第2NMOS驱动晶体管的栅极延伸存在的第4栅极配线，通过共通的第4接触窗连接于作为所述第1存储节点而发挥功能的扩散层。
5.根据权利要求1所述的半导体存储器件，其特征在于，形成所述第1及第2NMOS驱动晶体管的柱状半导体层的侧壁的周围长度，具有形成所述第1及第2PMOS存取晶体管的柱状半导体层的侧壁的周围长度以上的值；或是
形成所述第1及第2NOMS驱动晶体管的柱状半导体层的侧壁的周围长度，具有形成所述第1及第2PMOS存取晶体管的柱状半导体层的侧壁的周围长度以下的值。
6.根据权利要求1所述的半导体存储器件，其特征在于，所述4个MOS晶体管于所述绝缘膜上排列配置为2行2列；
所述第1PMOS存取晶体管排列配置于第1行第1列；
所述第1NMOS驱动晶体管排列配置于第2行第1列；
所述第2PMOS存取晶体管排列配置于第1行第2列；
所述第2NMOS驱动晶体管排列配置于第2行第2列。
7.根据权利要求6所述的半导体存储器件，其特征在于，将形成在从所述第1及第2PMOS存取晶体管的栅极延伸存在的第5栅极配线上的第5接触窗共用。
8.根据权利要求1所述的半导体存储器件，其特征在于，所述4个MOS晶体管于所述绝缘膜上排列配置为2行2列；
所述第1PMOS存取晶体管排列配置于第1行第1列；
所述第1NMOS驱动晶体管排列配置于第2行第1列；
所述第2PMOS存取晶体管排列配置于第2行第2列；
所述第2NMOS驱动晶体管排列配置于第1行第2列。
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