KR20100109953A - 반도체 기억장치 - Google Patents
반도체 기억장치 Download PDFInfo
- Publication number
- KR20100109953A KR20100109953A KR1020107017794A KR20107017794A KR20100109953A KR 20100109953 A KR20100109953 A KR 20100109953A KR 1020107017794 A KR1020107017794 A KR 1020107017794A KR 20107017794 A KR20107017794 A KR 20107017794A KR 20100109953 A KR20100109953 A KR 20100109953A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- diffusion layer
- layer
- memory
- transistors
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000003860 storage Methods 0.000 title claims description 13
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000003068 static effect Effects 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims description 102
- 238000000034 method Methods 0.000 claims description 41
- 230000006870 function Effects 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 85
- 229910052710 silicon Inorganic materials 0.000 abstract description 85
- 239000010703 silicon Substances 0.000 abstract description 85
- 239000010410 layer Substances 0.000 description 231
- 239000012535 impurity Substances 0.000 description 25
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 17
- 238000002513 implantation Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000007943 implant Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000005530 etching Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000003915 cell function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
종형 트랜지스터 SGT로 구성된 로드리스 4T-SRAM(Loadless 4T-SRAM)에 있어서, 작은 SRAM 셀 면적과 안정된 동작 마진을 실현한다. 4개의 MOS 트랜지스터를 이용하여 구성된 스태틱형 메모리 셀에 있어서, 상기 메모리 셀을 구성하는 MOS 트랜지스터는 매립 산화막상에 형성된 평면형상 실리콘층상에 형성되고, 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 기둥형상 반도체층을 둘러싼 구조를 가지며, 상기 평면형상 실리콘층은 제1 도전형을 갖는 제1 활성 영역과 제2 도전형을 갖는 제2 활성 영역으로 이루어지고, 상기 영역들이 평면형상 실리콘층 표면에 형성된 실리사이드층을 통해 서로 접속됨으로써 작은 면적의 SRAM 셀을 실현한다.
Description
본 발명은 반도체 기억장치에 관한 것이며, 특히 SRAM(Static Random Access Memory)으로 이루어진 반도체 기억장치에 관한 것이다.
반도체 장치의 고집적화, 고성능화를 실현하기 위해, 반도체 기판의 표면에 기둥형상 반도체층을 형성하고, 그 측벽에 기둥형상 반도체층을 둘러싸도록 형성된 게이트를 갖는 종형 게이트 트랜지스터인 SGT(Surrounding Gate Transistor)가 제안되었다(예를 들면, 특허문헌 1: 일본공개특허공보 평2-188966호). SGT에서는 드레인, 게이트, 소스가 수직방향으로 배치되므로, 종래의 플레이너형 트랜지스터에 비해 점유면적을 큰 폭으로 축소할 수 있다.
SGT를 이용하여 LSI(대규모 집적회로)를 구성하는 경우, LSI의 캐시용 메모리로서 SGT의 조합으로 구성되는 SRAM을 이용하는 것이 필수적이다. 최근 들어 LSI에 탑재되는 SRAM에 대한 대용량화의 요구는 매우 강하므로, SGT를 이용한 경우에도 작은 셀 면적을 갖는 SRAM을 실현하는 것이 필수적이다.
특허문헌 2(일본공개특허공보 평7-99311호)의 실시예에 개시된, SGT를 이용하여 설계된 6개의 트랜지스터에 의해 구성되는 MOS형 6T-SRAM의 평면도를 도 24a에 나타내고, 단면도를 도 24b에 나타낸다. 이들 도면을 참고로 상기 SRAM에 대해 설명한다. 비트선(601a, 601b)은 N+ 확산층으로 형성되고, 접지 배선(GND)은 N+ 확산층(602)으로 형성되고, 전원 배선(Vcc)은 P+ 확산층(603)으로 형성된다. 이들 확산층 위에, 메모리 셀에 액세스하기 위한 액세스 트랜지스터(610a, 610b), 메모리 셀을 구동하기 위한 드라이버 트랜지스터(611a, 611b), 및 메모리 셀에 전하를 공급하는 로드 트랜지스터(612a, 612b)를 구성하는 기둥형상 실리콘층이 형성된다. 이들 기둥형상 실리콘층을 둘러싸도록 게이트(604a, 604b, 604c, 604d)가 형성된다. 기억 노드는 배선층(607a, 607b)으로 구성된다. 상기 SRAM 셀에 있어서는, SRAM을 구성하는 각 트랜지스터가 기둥형상 실리콘층상에 종방향으로 소스, 게이트, 드레인이 형성되어 있으므로, 작은 SRAM 셀을 설계할 수 있다.
그런데, 실제 상기 SRAM 셀에 있어서는 이하와 같은 문제점이 있다.
특허문헌 2의 SRAM에 있어서는, SRAM 셀 어레이 내에 형성되는 전원 배선(603) 및 접지 배선(602)이 최소 치수 정도로 형성되는 경우에는 작은 셀 면적을 실현하는 것이 가능하지만, 상기 전원 배선(603) 및 접지 배선(602)은 각각 P+ 확산층 및 N+ 확산층으로 형성되어 있으므로, 이것들이 최소 치수 정도로 형성되는 경우에는 매우 높은 저항이 되어 SRAM을 안정적으로 동작시키는 것은 불가능하다. 반대로 SRAM을 안정적으로 동작시키기 위해 전원 배선(603) 및 접지 배선(602)의 치수를 크게 하면 SRAM 셀 면적이 증가하게 된다.
CMOS형 6T-SRAM보다 SRAM 셀 면적을 더욱 작게 할 수 있는 SRAM으로서 로드리스 4T-SRAM(Loadless 4T-SRAM)(특허문헌: 일본공개특허공보 제2000-12705호)이 제안되어 있다. 도 1에는 로드리스 4T-SRAM의 등가회로를 나타낸다. 로드리스 4T-SRAM은 PMOS인 메모리에 액세스하기 위한 2개의 액세스 트랜지스터와 NMOS인 메모리를 구동하기 위한 2개의 드라이버 트랜지스터의 총 4개의 트랜지스터에 의해 구성되어 있다.
이하, 도 1의 메모리 셀 동작의 일례로서, 기억 노드(Qa1)에 "L" 데이터가, 기억 노드(Qb1)에 "H" 데이터가 기억되어 있는 경우의 데이터 유지 동작에 대해 설명한다. 데이터가 유지되고 있는 동안에 워드선(WL1), 비트선(BL1 및 BLB1)은 모두 "H" 전위로 구동된다. 액세스 트랜지스터(Qp11, Qp21)의 문턱값은 드라이버 트랜지스터(Qn11, Qn21)의 문턱값보다 낮게 설정되고, 액세스 트랜지스터의 Off 누설 전류는 드라이버 트랜지스터의 누설 전류보다 예를 들면 평균적으로 10배∼1000배 정도 커지도록 설정되어 있다. 따라서, 기억 노드(Qb1)의 "H" 레벨은 액세스 트랜지스터(Qp21)를 통해 비트선(BLB1)에서 기억 노드(Qb1)로 Off 누설 전류가 흘러 유지된다. 한편, 기억 노드(Qa1)의 "L" 레벨은 드라이버 트랜지스터(Qn11)에 의해 안정되게 유지된다.
SGT를 이용한 경우에도 CMOS형 6T-SRAM보다 상기 로드리스 4T-SRAM 쪽이 더 작은 SRAM 셀 면적을 실현할 수 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, SGT를 이용한 로드리스 4T-SRAM에 있어서 면적이 작은 SRAM 셀을 실현하는 동시에 충분한 동작 마진을 갖는 로드리스 4T-SRAM 셀을 실현하는 것을 목적으로 한다.
본 발명에 따르면, 4개의 MOS 트랜지스터가 기판상에 형성된 절연막상에 배열된 스태틱형 메모리 셀을 구비한 반도체 기억장치로서, 상기 4개의 MOS 트랜지스터 각각은, 소스 확산층, 드레인 확산층 및 기둥형상 반도체층이 기판상에 형성된 절연막상에 수직방향으로 계층적으로 배치되고, 상기 기둥형상 반도체층은 상기 소스 확산층과 상기 드레인 확산층 사이에 배치되고, 상기 기둥형상 반도체층의 측벽에 게이트가 형성되어 있고, 메모리 셀 데이터를 유지하기 위해 전하를 공급하는 동시에 메모리에 액세스하기 위한 제1 및 제2 PMOS 액세스 트랜지스터, 및 메모리 셀의 데이터를 쓰고 읽기 위해 기억 노드를 구동하는 제1 및 제2 NMOS 드라이버 트랜지스터로서 기능하고, 제1 PMOS 액세스 트랜지스터 및 제1 NMOS 드라이버 트랜지스터는 서로 인접하게 배열되고, 제2 PMOS 액세스 트랜지스터 및 제2 NMOS 드라이버 트랜지스터는 서로 인접하게 배열되고, 제1 PMOS 액세스 트랜지스터 및 제1 NMOS 드라이버 트랜지스터에서 데이터를 유지하는 제1 기억 노드로서 기능하는 각각의 제1 확산층을 상기 절연막상에 배치하고, 상기 각각의 제1 확산층 표면에 형성된 제1 실리사이드층을 사이에 두고 상기 각각의 제1 확산층을 서로 접속하고, 제2 PMOS 액세스 트랜지스터 및 제2 NMOS 드라이버 트랜지스터에서 데이터를 유지하는 제2 기억 노드로서 기능하는 각각의 제2 확산층을 상기 절연막상에 배치하고, 상기 각각의 제2 확산층 표면에 형성된 제2 실리사이드층을 사이에 두고 상기 각각의 제2 확산층을 서로 접속한 것을 특징으로 하는 반도체 기억장치가 제공된다.
또한, 본 발명의 다른 바람직한 양태에서는, 상기 반도체 장치에 있어서, 제1 및 제2 PMOS 액세스 트랜지스터의 게이트 전극에서 연장된 게이트 배선상에 형성되는 콘택 중 적어도 하나가, 인접한 메모리 셀의 PMOS 액세스 트랜지스터의 게이트 전극에서 연장된 게이트 배선상에 형성되는 콘택과 공유화된다.
또한, 본 발명의 다른 바람직한 양태에서는, 상기 반도체 장치에 있어서, 상기 기둥형상 반도체층은 육방 격자 형태로 형성된다.
또한, 본 발명의 다른 바람직한 양태에서는, 상기 제1 기억 노드로서 기능하는 확산층상에 형성되는 드라이버 트랜지스터의 게이트에서 연장된 게이트 배선이 상기 제2 기억 노드로서 기능하는 확산층과 공통 콘택에 의해 접속되고, 상기 제2 기억 노드로서 기능하는 확산층상에 형성되는 드라이버 트랜지스터의 게이트에서 연장된 게이트 배선이 상기 제1 기억 노드로서 기능하는 확산층과 공통 콘택에 의해 접속된다.
또한, 본 발명의 다른 바람직한 양태에서는, 상기 반도체 장치에 있어서, 액세스 트랜지스터를 형성하는 기둥형상 반도체층, 및 드라이버 트랜지스터를 형성하는 기둥형상 반도체층의 측벽의 주위길이는 읽기시 동작 마진 및 쓰기시 동작 마진을 기초로 결정된다.
또한, 본 발명에 따르면, 상기 반도체 장치에 있어서, 상기 4개의 MOS 트랜지스터는 상기 절연막상에 2행2열로 배열되고, 상기 제1 PMOS 액세스 트랜지스터는 제1행1열에 배열되고, 상기 제1 NMOS 드라이버 트랜지스터는 제2행1열에 배열되고, 상기 제2 PMOS 액세스 트랜지스터는 제1행2열에 배열되고, 상기 제2 NMOS 드라이버 트랜지스터는 제2행2열에 배열된다.
또한, 본 발명에 따르면, 상기 반도체 장치에 있어서, 상기 4개의 MOS 트랜지스터는 상기 절연막상에 2행2열로 배열되고, 상기 제1 PMOS 액세스 트랜지스터는 제1행1열에 배열되고, 상기 제1 NMOS 드라이버 트랜지스터는 제2행1열에 배열되고, 상기 제2 PMOS 액세스 트랜지스터는 제2행2열에 배열되고, 상기 제2 NMOS 드라이버 트랜지스터는 제1행2열에 배열된다.
도 1은 본 발명의 SRAM을 나타낸 등가회로도이다.
도 2는 본 발명의 제1 실시예를 나타낸 SRAM의 평면도이다.
도 3a는 본 발명의 제1 실시예를 나타낸 SRAM의 단면도이다.
도 3b는 본 발명의 제1 실시예를 나타낸 SRAM의 단면도이다.
도 3c는 본 발명의 제1 실시예를 나타낸 SRAM의 단면도이다.
도 3d는 본 발명의 제1 실시예를 나타낸 SRAM의 단면도이다.
도 4a 및 도 4b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 5a 및 도 5b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 6a 및 도 6b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 7a 및 도 7b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다
도 8a 및 도 8b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 9a 및 도 9b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 10a 및 도 10b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 11a 및 도 11b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 12a 및 도 12b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 13a 및 도 13b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 14a 및 도 14b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 15a 및 도 15b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 16a 및 도 16b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 17a 및 도 17b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 18a 및 도 18b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 19a 및 도 19b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 20은 본 발명의 제2 실시예를 나타낸 SRAM의 평면도이다.
도 21은 본 발명의 제3 실시예를 나타낸 SRAM의 평면도이다.
도 22는 본 발명의 제4 실시예를 나타낸 SRAM의 평면도이다.
도 23은 본 발명의 제5 실시예를 나타낸 SRMA의 평면도이다.
도 24a 및 도 24b는 종래의 SGT를 이용한 SRAM을 나타낸 평면도 및 단면도이다.
도 2는 본 발명의 제1 실시예를 나타낸 SRAM의 평면도이다.
도 3a는 본 발명의 제1 실시예를 나타낸 SRAM의 단면도이다.
도 3b는 본 발명의 제1 실시예를 나타낸 SRAM의 단면도이다.
도 3c는 본 발명의 제1 실시예를 나타낸 SRAM의 단면도이다.
도 3d는 본 발명의 제1 실시예를 나타낸 SRAM의 단면도이다.
도 4a 및 도 4b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 5a 및 도 5b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 6a 및 도 6b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 7a 및 도 7b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다
도 8a 및 도 8b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 9a 및 도 9b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 10a 및 도 10b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 11a 및 도 11b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 12a 및 도 12b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 13a 및 도 13b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 14a 및 도 14b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 15a 및 도 15b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 16a 및 도 16b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 17a 및 도 17b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 18a 및 도 18b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 19a 및 도 19b는 본 발명의 제조방법을 공정 순으로 나타낸 공정도이다.
도 20은 본 발명의 제2 실시예를 나타낸 SRAM의 평면도이다.
도 21은 본 발명의 제3 실시예를 나타낸 SRAM의 평면도이다.
도 22는 본 발명의 제4 실시예를 나타낸 SRAM의 평면도이다.
도 23은 본 발명의 제5 실시예를 나타낸 SRMA의 평면도이다.
도 24a 및 도 24b는 종래의 SGT를 이용한 SRAM을 나타낸 평면도 및 단면도이다.
제1 실시예
도 1에는 본 발명에 이용한 로드리스 4T-SRAM 메모리 셀의 등가회로도를 나타낸다. 도 1에서 BL1 및 BLB1은 비트선, WL1은 워드선, Vcc1은 전원전위, Vss1은 접지전위, Qp11 및 Qp21은 메모리 셀에 액세스하고 기억 노드를 "H"로 차지하는 기능을 구비한 액세스 트랜지스터, Qn11 및 Qn21은 메모리 셀의 데이터를 읽고 쓰기 위해 기억 노드를 구동하는 드라이버 트랜지스터, Qa1 및 Qb1은 데이터를 기억하기 위한 기억 노드를 나타내고 있다.
도 2에는 본 발명의 제1 실시예에 있어서의 SRAM 메모리 셀의 레이아웃도를 나타낸다. SRAM 셀 어레이 내에서는 도 2에 나타낸 유닛셀이 반복적으로 배치되어 있다. 도 3a 내지 도 3d에는 도 2의 레이아웃도의 절단선 A-A', B-B', C-C' 및 D-D'의 단면 구조를 각각 나타낸다.
먼저, 도 2 및 도 3a 내지 도 3d를 참고로 본 발명의 레이아웃에 대해 설명한다.
기판상에 형성된 매립 산화막층(101) 등의 절연막상에 평면형상 실리콘층(102a, 102b)이 형성되고, 상기 평면형상 실리콘층(102a, 102b)은 불순물 주입 등에 의해 N+ 확산층(104a, 104b) 및 P+ 확산층(103a, 103b)으로 구성되고, 동일한 평면형상 실리콘층에 형성되는 N+ 확산층과 P+ 확산층은 평면형상 실리콘층(102a, 102b)의 표면에 형성되는 실리사이드층(113a, 113b)에 의해 서로 접속된다. 평면형상 실리콘층(102a, 102b)은 각각 도 1의 기억 노드(Qa1, Qb1)로서 기능한다. Qp11 및 Qp21은 PMOS인 메모리 셀에 액세스하기 위한 액세스 트랜지스터이고, Qn11 및 Qn21은 NMOS인 메모리 셀을 구동하는 드라이버 트랜지스터이다.
본 실시예에서 하나의 유닛셀(UC)은 매립 산화막층(101)상에 2행2열로 배열된 트랜지스터를 구비하고 있다. 제1열에는, 제1 기억 노드인 평면형상 실리콘층(102a) 위에 도면의 상측으로부터 액세스 트랜지스터(Qp11) 및 드라이버 트랜지스터(Qn11)가 각각 배열되어 있다. 또한, 제2열에는, 제2 기억 노드인 평면형상 실리콘층(102b) 위에 도면의 상측으로부터 액세스 트랜지스터(Qp21) 및 드라이버 트랜지스터(Qn21)가 각각 배열되어 있다. 본 실시예의 SRAM 셀 어레이는 이와 같은 4개의 트랜지스터를 구비한 유닛셀(UC)을 도면의 상하방향으로 연속적으로 배열함으로써 구성된다.
평면형상 실리콘층(102a)상에 형성되는 콘택(110a)은 노드 접속 배선(Na1)에 의해 드라이버 트랜지스터(Qn21)의 게이트 전극에서 연장된 게이트 배선상에 형성되는 콘택(111b)과 접속되고, 평면형상 실리콘층(102b)상에 형성되는 콘택(110b)은 노드 접속 배선(Nb1)에 의해 드라이버 트랜지스터(Qn11)의 게이트 전극에서 연장된 게이트 배선상에 형성되는 콘택(111a)과 접속된다. 액세스 트랜지스터(Qp11) 상부에 형성되는 콘택(106a)은 비트선(BL1)에 접속되고, 액세스 트랜지스터(Qp21) 상부에 형성되는 콘택(106b)은 비트선(BLB1)에 접속된다. 액세스 트랜지스터(Qp11) 및 액세스 트랜지스터(Qp21)의 게이트 전극에서 연장된 게이트 배선상에 형성되는 공통 콘택(107)은 워드선(WL1)에 접속된다. 드라이버 트랜지스터(Qn11, Qn21) 상부에 형성되는 콘택(108a, 108b)은 접지전위인 배선층(Vss1)에 접속된다.
워드선의 배선, 비트선의 배선 및 접지전위의 배선은 다른 메모리 셀의 배선과 함께 사용하기 위해 바람직하게는 각 메모리 셀 내에서의 배선인 노드 접속 배선보다 상위층에서 접속된다.
또, 상기 계층적인 배선 구성의 일례로서, 각 배선이 접촉해서는 안 되는 콘택과 접촉하지 않도록, 노드 접촉 배선(Na1), 노드 접속 배선(Nb1) 및 접지전위의 배선(Vss1)은 비트선(BL1, BLB1)보다 하위층에서 배선하고, 워드선(WL1)은 비트선(BL1, BLB1)보다 상위층에서 배선하는 구성이 실현될 수 있다.
도 2에는 N+ 주입 영역(124) 및 P+ 주입 영역(125)을 나타낸다. 본 실시예의 SRAM 셀 어레이 영역에서는 N+ 주입 영역(124) 및 P+ 주입 영역(125)을 형성하는 패턴은 단순한 라인 및 스페이스에 의해 형성된다. 따라서, 치수 오류나 얼라인먼트 오류의 영향이 작아 N+ 주입 영역과 P+ 주입 영역의 경계 부근의 치수 마진을 최소로 억제할 수 있고, 도면상에서 볼 때 SRAM 셀의 종방향 길이(각 SRAM 셀의 접속방향의 길이)의 축소에 유효하다.
또한, 본 실시예에 있어서는, 도 2의 레이아웃에 나타난 기억 노드나 게이트 배선의 형상이 장방형 형상만으로 구성되어 있으므로, OPC(Optical Proximity Correction)에 의한 패턴 형상의 보정이 용이하여 작은 SRAM 셀 면적을 실현하기에 적합한 레이아웃이다.
본 발명에 있어서, SRAM을 구성하는 각 트랜지스터의 소스 및 드레인을 이하와 같이 정의한다. 드라이버 트랜지스터(Qn11, Qn21)에 대해서는, 접지전압에 접속되는 기둥형상 반도체층의 상부에 형성되는 확산층을 소스 확산층, 기둥형상 반도체층의 하부에 형성되는 확산층을 드레인 확산층이라고 정의한다. 액세스 트랜지스터(Qp11, Qp21)에 대해서는, 동작 상태에 따라 기둥형상 반도체층의 상부에 형성되는 확산층 및 하부에 형성되는 확산층이 모두 소스 또는 드레인이 되지만, 편의적으로 기둥형상 반도체층의 상부에 형성되는 확산층을 소스 확산층, 기둥형상 반도체층의 하부에 형성되는 확산층을 드레인 확산층이라고 정의한다.
계속해서, 도 3a 내지 도 3d의 단면 구조를 참조하여 본 발명의 SRAM의 구조에 대해 설명한다.
도 3a에 도시된 바와 같이, 매립 산화막층(101)상에 기억 노드인 평면형상 실리콘층(102a, 102b)이 형성되고, 상기 평면형상 실리콘층(102a, 102b)에는 불순물 주입 등에 의해 P+ 드레인 확산층(103a, 103b)이 형성되어 있다. 평면형상 실리콘층(102a, 102b)을 분리하기 위한 소자분리는 평면형상 실리콘층을 식각에 의해 분리하는 것만으로 형성할 수 있으므로, 소자분리를 형성하기 위해 필요한 공정 수가 적어 최소 가공 치수의 소자분리를 형성할 수 있다. 드레인 확산층상에는 실리사이드층(113a, 113b)이 형성되어 있다. P+ 드레인 확산층(103a)상에 액세스 트랜지스터(Qp11)를 형성하는 기둥형상 실리콘층(121a)이 형성되고, P+ 드레인 확산층(103b)상에 액세스 트랜지스터(Qp21)를 형성하는 기둥형상 실리콘층(121b)이 형성된다. 각각의 기둥형상 실리콘층의 주위에는 게이트 절연막(117) 및 게이트 전극(118)이 형성되어 있다. 기둥형상 실리콘층 상부에는 P+ 소스 확산층(116)이 불순물 주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(115)이 형성되어 있다. 액세스 트랜지스터(Qp11)상에 형성되는 콘택(106a)은 비트선(BL1)에 접속되고, 액세스 트랜지스터(Qp21)상에 형성되는 콘택(106b)은 비트선(BLB1)에 접속되고, 액세스 트랜지스터(Qp11 및 Qp21)의 게이트에서 연장된 게이트 배선(118a)상에 형성되는 콘택(107)은 워드선(WL1)에 접속된다.
도 3b에 도시된 바와 같이, 매립 산화막층(101)상에 기억 노드인 평면형상 실리콘층(102a, 102b)이 형성되고, 상기 평면형상 실리콘층(102a, 102b)에는 불순물 주입 등에 의해 N+ 드레인 확산층(104a, 104b)이 각각 형성되어 있다. 드레인 확산층상에는 실리사이드층(113a, 113b)이 형성되어 있다. 드라이버 트랜지스터(Qn11)의 게이트 전극에서 연장된 게이트 배선(118b)상에 형성되는 콘택(111a)은 기억 노드 접속 배선(Nb1)을 통해 N+ 드레인 확산층(104b)상에 형성되는 콘택(110b)에 접속된다.
도 3c에 도시된 바와 같이, 매립 산화막층(101)상에 기억 노드인 평면형상 실리콘층(102a, 102b)이 형성되고, 상기 평면형상 실리콘층(102a, 102b)에는 불순물 주입 등에 의해 N+ 드레인 확산층(104a, 104b)이 형성되어 있다. N+ 드레인 확산층상에는 실리사이드층(113a, 113b)이 형성되어 있다. N+ 드레인 확산층(104a)에 드라이버 트랜지스터(Qn11)를 형성하는 기둥형상 실리콘층(122a)이 형성되고, N+ 드레인 확산층(104b)에 드라이버 트랜지스터(Qn21)를 형성하는 기둥형상 실리콘층(122b)이 형성된다. 각각의 기둥형상 실리콘층의 주위에 게이트 절연막(117) 및 게이트 전극(118)이 형성되어 있다. 기둥형상 실리콘층 상부에는 N+ 소스 확산층(114)이 불순물 주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(115)이 형성되어 있다. 드라이버 트랜지스터(Qn11, Qn21)상에 형성되는 콘택(108a, 108b)은 모두 배선층을 통해 접지전위(Vss1)에 접속된다.
도 3d에 나타난 바와 같이, 매립 산화막층(101)상에 기억 노드인 평면형상 실리콘층(102a)이 형성되고, 상기 평면형상 실리콘층(102a)에는 불순물 주입 등에 의해 P+ 드레인 확산층(103a) 및 N+ 드레인 확산층(104a)이 형성된다. 드레인 확산층상에는 실리사이드층(113a)이 형성되고, 실리사이드층(113a)에 의해 P+ 드레인 확산층(103a)과 N+ 드레인 확산층(104a)이 직접 접속되어 있으므로, 메모리 셀 면적의 축소에 효과적이다.
P+ 드레인 확산층(103a)상에 액세스 트랜지스터(Qp11)를 구성하는 기둥형상 실리콘층(121a)이 형성되고, N+ 드레인 확산층(104a)상에 드라이버 트랜지스터(Qn11)를 구성하는 기둥형상 실리콘층(122a)이 형성된다. P+ 드레인 확산층(103a)과 N+ 드레인 확산층(104a)은 평면형상 실리콘층(102a)의 표면에 형성된 실리사이드층(113a)에 의해 직접 접속된다. 각각의 기둥형상 실리콘층의 주위에 게이트 절연막(117) 및 게이트 전극(118)이 형성되고, 각각의 기둥형상 실리콘층 상부에는 소스 확산층이 불순물 주입 등에 의해 형성되고, 소스 확산층 표면에는 실리사이드층(115)이 형성되어 있다. 액세스 트랜지스터(Qp11)상에 형성되는 콘택(106a)은 비트선(BL1)에 접속되고, 드라이버 트랜지스터(Qn11)상에 형성되는 콘택(108a)은 접지전위 배선(Vss1)에 접속된다.
드라이버 트랜지스터(Qn11)의 게이트 전극에서 연장된 게이트 배선(118c)상에는 콘택(111a)이 형성되고, 콘택(111a)은 기억 노드 접속 배선(Nb1)을 통해 평면형상 실리콘층(102b)의 드레인 확산층상에 형성되는 콘택(110b)에 접속된다. N+ 드레인 확산층(104a)상에는 콘택(110a)이 형성되고, 기억 노드 접속 배선(Na1)을 통해 드라이버 트랜지스터(Qn21)의 게이트 전극에서 연장된 게이트 배선(18d)상에 형성된 콘택(111b)에 접속된다.
상기와 같이, 본 발명에 있어서는, 기억 노드(Qa1, Qb1)인 평면형상 실리콘층(102a, 102b)에 형성되는 N+ 드레인 확산층과 P+ 드레인 확산층이 평면형상 실리콘층 표면에 형성되는 실리사이드층에서 직접 접속됨으로써 액세스 트랜지스터 및 드라이버 트랜지스터의 드레인 확산층은 공통화되고, SRAM의 기억 노드로서 기능한다. 따라서, 보통 플레이너형 트랜지스터에서 필요한 N+ 소스 드레인 확산층과 P+ 소스 드레인 확산층을 분리하기 위한 소자분리가 필요 없게 되고, SRAM의 2개의 기억 노드를 분리하기만 하는 소자분리만으로 충분하므로, 매우 작은 SRAM 셀 면적을 실현할 수 있다.
본 발명에 있어서, 게이트 절연막은 HfO2 등의 High-k막으로 형성되고, 게이트 전극은 TiN이나 TaN 등의 금속막이나 금속막과 일부가 실리사이드화된 폴리실리콘의 적층 구조로 형성되는 것이 바람직하다.
본 발명에 있어서, 상기 기둥형상 실리콘층의 채널부는 불순물이 도핑되지 않았거나 불순물 농도가 1e-17㎝-3 이하인 것이 바람직하다. 불순물 농도가 이 이상 높아지면 불순물의 통계적인 변동에 의한 트랜지스터의 특성 편차가 커져, 읽기 마진 등의 SRAM 동작 마진이 현저히 열화되어 버리기 때문이다. 이 경우, 트랜지스터의 문턱값 조절은 채널부의 불순물 농도가 아닌, 게이트 재료의 일함수를 조절함으로써 수행할 수 있다.
이하, 본 발명의 반도체 장치를 형성하기 위한 제조방법의 일례를 도 4a 내지 도 19b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 A-A'간 단면도를 나타내고 있다.
도 4a 및 도 4b에 도시된 바와 같이, 매립 산화막층(101)상에 SOI층이 막두께 100㎚∼400㎚ 정도로 형성된 SOI 기판상에 막두께 50㎚∼100㎚ 정도의 실리콘 질화막 등의 마스크(119)를 성막한다. 그 후, 기둥형상 실리콘층(121a, 121b, 122a, 122b)의 패턴을 리소그래피에 의해 형성하고 식각함으로써 기둥형상 실리콘층(121a, 121b, 122a, 122b)을 형성한다. 기둥형상 실리콘층의 직경은 5∼50㎚ 정도, 높이는 30∼300㎚ 정도이다. 이때, 기둥형상 실리콘층 바닥부에 평면형상 실리콘층(120)을 10㎚∼50㎚ 정도의 두께로 형성해 둔다.
도 5a 및 도 5b에 도시된 바와 같이, 실리콘층(120)을 분리하여 기억 노드가 되는 평면형상 실리콘층(102a, 102b)을 형성한다. 본 발명에 있어서, 소자분리는 평면형상 실리콘층을 분리하는 것만으로 형성할 수 있으므로, 공정 수가 적어 최소 가공 치수의 분리폭을 갖는 소자분리를 형성할 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, N+ 주입 영역(124), P+ 주입 영역(125)에 각각 이온 주입 등에 의해 불순물을 도입하여 평면형상 실리콘층에 기둥형상 실리콘층 하부의 드레인 확산층을 형성한다. 이때, 불순물은 매립 산화막층(101)까지 도달하고, 나아가 불순물이 기둥형상 실리콘층의 바닥부를 덮도록 분포하도록 주입 조건을 조절하는 것이 바람직하다. 또한, 실리콘 질화막(119)에 의해 기둥형상 실리콘층 상부에는 불순물이 도입되지 않도록 한다.
도 7a 및 도 7b에 도시된 바와 같이, 게이트 절연막으로서 HfO2 등의 High-k막(117)을 CVD법 또는 ALD법에 의해 1∼5㎚ 정도의 두께로 성막한다. 계속해서, 게이트 도전막으로서 TiN이나 TaN 등의 게이트 도전막(118)을 10∼50㎚ 정도의 두께로 성막한다.
도 8a 및 도 8b에 도시된 바와 같이, 실리콘 산화막(131)을 성막하여 기둥형상 실리콘층 사이를 매립한다.
도 9a 및 도 9b에 도시된 바와 같이, CMP에 의해 실리콘 산화막(131), 기둥형상 실리콘층 상부의 게이트 도전막(118), High-k막(117)을 연마하여 게이트 상부면을 평탄화한다. 게이트 상부를 CMP에 의해 평탄화함으로써, 양호한 게이트 형상을 실현할 수 있고, 게이트 길이의 편차를 억제할 수 있다. CMP시에는, 기둥형상 실리콘층 상부의 실리콘 질화막 마스크(119)를 CMP의 스토퍼로 사용한다. 실리콘 질화막 마스크(119)를 CMP 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다.
도 10a 및 도 10b에 도시된 바와 같이, 게이트 길이를 결정하기 위해, 게이트 도전막(118) 및 실리콘 산화막(131)을 에치백하여 기둥형상 실리콘층 측벽의 게이트 전극을 형성한다. 이때, 게이트 도전막(118)과 실리콘 산화막(131)을 되도록 동일한 비율로 식각하고, 동시에 실리콘 질화막 마스크(119)에 대해 높은 선택비를 취하는 식각 조건을 사용한다.
도 11a 및 도 11b에 도시된 바와 같이, 실리콘 질화막을 성막하고 에치백함으로써, 메탈 게이트의 상부에 실리콘 질화막 측벽(132)을 형성한다. 이때, 게이트상에 잔존하는 실리콘 질화막 측벽(132)이 정확히 게이트를 덮도록 실리콘 질화막의 성막량과 에치백량을 설정한다. 이 질화막 측벽으로 덮인 부분의 게이트는 후공정인 게이트 식각시에 보호되므로, 게이트 전극을 게이트 도전막의 성막 막두께분만큼 자기정합적으로 형성할 수 있다.
도 12a 및 도 12b에 도시된 바와 같이, 메탈 게이트상에 잔존하는 실리콘 산화막(131)을 습식 식각으로 제거한다.
도 13a 및 도 13b에 도시된 바와 같이, 레지스트 또는 다층 레지스트(133)를 이용하여 리소그래피에 의해 게이트 배선 패턴을 형성한다.
도 14a 및 도 14b에 도시된 바와 같이, 레지스트(133)를 마스크로 하고, 게이트 바닥부 및 게이트 아래의 High-k막을 식각하여 제거한다. 이에 따라 게이트 배선(118a∼118c)이 형성된다. 상기와 같이, 기둥형상 실리콘층의 상부에 실리콘 질화막을 형성한 구조에 있어서, 게이트 상부면을 CMP에 의해 평탄화하는 공정과, 게이트 길이를 결정하기 위한 식각, 게이트 전극 보호용 질화막 측벽의 형성, 게이트 배선의 패터닝, 및 게이트 배선을 형성하기 위한 식각을 순차적으로 수행함으로써, 양호한 게이트 형상으로 치수 편차가 작은 게이틀 형성할 수 있고, 나아가 게이트 배선을 자유롭게 형성할 수 있다. 또한, 게이트 전극의 막두께를 자기정합적으로 제어할 수 있으므로, 점유면적의 축소 및 게이트와 확산층 사이의 기생저항을 줄일 수 있다.
도 15a 및 도 15b에 도시된 바와 같이, 실리콘 질화막 마스크(119) 및 실리콘 질화막 측벽(132)을 습식 처리에 의해 제거한다.
도 16a 및 도 16b에 도시된 바와 같이, 10㎚∼50㎚ 정도의 실리콘 질화막을 성막한 후에 에치백하여 기둥형상 실리콘층의 측벽 및 게이트 전극의 측벽을 실리콘 질화막(134)으로 덮는 구조로 한다. 이와 같은 구조로 함으로써, High-k막(117)이 실리콘 질화막(134)에 의해 덮이므로, 후공정에서 High-k막(117)에의 습식 처리에 의한 손상이나 불순물 주입에 의한 손상을 방지할 수 있다.
이때, 질화막의 막두께는 너무 얇으면 High-k막(117)에의 손상을 완전히 방지할 수 없고, 너무 두꺼우면 게이트 측벽에 성막된 막두께분만큼 점유면적이 증가하므로, 최적의 막두께를 선택할 필요가 있다.
도 17a 및 도 17b에 도시된 바와 같이, N+ 주입 영역 및 P+ 주입 영역에 각각 이온 주입 등에 의해 불순물을 도입하여 기둥형상 실리콘층 상부의 소스 확산층(114, 116)을 형성한다.
도 18a 및 도 18b에 도시된 바와 같이, Co나 Ni 등의 금속을 스퍼터링하여 열처리를 수행함으로써 소스 드레인 확산층을 선택적으로 실리사이드화하여 드레인 확산층상의 실리사이드층(113a, 113b) 및 기둥형상 실리콘층 상부의 소스 확산층상의 실리사이드층(115)을 형성한다. 이 실리사이드층(113a, 113b)에 의해 평면형상 실리콘층의 N+ 확산층과 P+ 확산층이 접속된다.
여기서, 기둥형상 실리콘층 및 게이트 전극의 측벽을 덮고 있는 실리콘 질화막(134)에 의해 실리사이드층에 기인하는 드레인-게이트간 및 소스-게이트간 쇼트를 억제할 수 있다.
도 19a 및 도 19b에 도시된 바와 같이, 층간막인 실리콘 산화막을 형성한 후에 콘택(106a∼111a, 106b∼111b)을 형성한다.
본 발명에 있어서는 기둥형상 실리콘층 바닥부의 드레인 확산층(103a, 104a, 103b, 104b)이 매립 산화막층(101)까지 형성되도록 불순물 분포를 설정하고, 또한, 트랜지스터 동작시에는, 기둥형상 실리콘층 내부가 완전히 공핍화하도록 기둥형상 실리콘층의 치수나 불순물 농도를 설정하는 것이 바람직하다. 상기와 같이 드레인 확산층(103a, 104a, 103b, 104b)의 불순물 분포를 설정함으로써, 트랜지스터의 동작 상태에 상관없이 기둥형상 실리콘층 내부는 플로팅 보디 구조로 되어 기판 전압에 영향을 받지 않는 트랜지스터를 형성할 수 있다. 또한, 드레인 확산층(103a∼104a, 103b∼104b)의 불순물을 매립 산화막층(101)까지 확산시킴으로써, 드레인 확산층 용량의 바닥면 성분이 큰 폭으로 감소하여 전체적인 드레인 확산층의 기생용량(parasitic capacitance)을 저감할 수도 있다. 또, 도 3a 내지 도 3d의 단면도에 있어서는, 불순물이 기둥형상 실리콘층의 바닥부를 완전히 덮도록 확산되어 있지만, 불순물이 기둥형상 실리콘층 바닥부를 완전히 덮지 않아도 동작상 문제없다.
제2 실시예
도 20에는 본 실시예의 SRAM 셀의 레이아웃을 나타낸다. 본 실시예에서 제1 실시예와 다른 점은 이하와 같다. 기억 노드인 평면형상 실리콘층(202a)과 드라이버 트랜지스터(Qn22)의 게이트 전극에서 연장된 게이트 배선은 양자에 걸쳐서 형성되는 공통 콘택(210a)에 의해 접속되고, 기억 노드인 평면형상 실리콘층(202b)과 드라이버 트랜지스터(Qn12)의 게이트 전극에서 연장된 게이트 배선은 양자에 걸쳐서 형성되는 공통 콘택(210b)에 의해 접속된다. 상기와 같이 게이트와 기억 노드를 배선층이 아닌 콘택으로 접속함으로써 SRAM 셀 내에 있어서의 콘택의 수를 줄일 수 있으므로, 기둥형상 실리콘층이나 콘택의 배치를 조절함으로써 셀 면적을 축소할 수 있다.
또, 제1 실시예에서 언급한 바와 같이, 워드선의 배선, 비트선의 배선 및 접지전위의 배선은, 바람직하게는 다른 메모리 셀의 배선과 함께 사용하기 위해 각 메모리 셀 내에서의 배선인 노드 접속 배선보다 상위층에 배치된다. 또, 본 실시예에서는 노드 접속 배선이 콘택에 의해 형성되어 있다.
그 밖의 점에 관해서는 제1 실시예에 나타낸 구성과 동일하므로 설명을 생략한다.
제3 실시예
도 21에는 본 실시예의 SRAM 셀의 레이아웃을 나타낸다. 본 실시예에서는, SRAM 셀 어레이 내에서 도 21의 유닛셀(UC)의 제1열에 배열되는 트랜지스터는 그 유닛셀(UC)의 상측 또는 하측에 인접한 메모리 셀의 제2열에 배열되는 트랜지스터와 배치 구성이 동일하고, 유닛셀(UC)의 제2열에 배열되는 트랜지스터는 그 유닛셀(UC)의 상측 또는 하측에 인접한 메모리 셀의 제1열에 배열되는 트랜지스터와 배치 구성이 동일하다. 즉, 도 21의 유닛셀(UC)의 제1열에 배열되는 트랜지스터(Qp13, Qn13)의 상측에는 제2열에 배열되는 트랜지스터(Qn23, Qp23)와 동일한 트랜지스터가 위에서부터 차례로 배열된다. 따라서, 액세스 트랜지스터(Qp13)의 도면의 상측에는 액세스 트랜지스터가 인접하게 배열되게 되고, 액세스 트랜지스터(Qp23)의 도면 하측에도 액세스 트랜지스터가 인접하게 배열되게 된다. 이와 같이 SRAM 셀을 배치함으로써, 액세스 트랜지스터(Qp13)의 게이트 전극에서 연장된 게이트 배선은 도면의 상측에 인접한 메모리 셀의 액세스 트랜지스터의 게이트 전극과 접속되고, 워드선(WL3)에의 콘택(307a, 307b)을 그 게이트 배선상에서 공유할 수 있다. 제1 실시예에서는 워드선(WL3)에의 콘택(307a, 307b)은 기억 노드(302a)와 기억 노드(302b) 사이에 형성되었지만, 본 실시예에서는 상하 SRAM 셀과의 경계상에 배치되어 있으므로, 기억 노드 사이의 스페이스를 축소할 수 있고, 도면상에서 볼 때 SRAM 셀의 횡방향 길이의 축소가 가능하다.
또한, 제1 실시예에서 언급한 바와 같이, 워드선의 배선, 비트선의 배선 및 접지전위의 배선은, 바람직하게는 다른 메모리 셀의 배선과 함께 사용하기 위해 각 메모리 셀 내에서의 배선인 노드 접속 배선보다 상위층에 배치된다. 이러한 계층적인 배선 구성의 일례로서, 각 배선이 접촉해서는 안 되는 콘택과 접촉하지 않도록, 노드 접속 배선(Na3, Nb3)을 하위층에서, 워드선(WL3) 및 접지전위의 배선(Vss3a, Vss3b)을 중위층에서, 비트선의 배선(BL3, BLB3)을 상위층에서 배선하는 구성이 실현될 수 있다.
또한, 본 실시예에 있어서는, 액세스 트랜지스터와 드라이버 트랜지스터의 배치를 변경함으로써, 제1 실시예의 레이아웃과 같이, N+ 주입 영역 및 P+ 주입 영역은 단순한 라인 및 스페이스가 아니며, P+ 주입 영역(325a, 325b)은 홈 패턴이고 N+ 주입 영역은 P+ 주입 영역(325a, 325b)을 반전시킨 패턴이 된다. 따라서, 주입 영역을 패터닝함에 있어서는 보다 정확한 레지스트 패턴의 제어가 요구된다.
또, 본 실시예에 있어서는, 제2 실시예와 동일하게 기억 노드와 드라이버 트랜지스터에서 연장된 게이트 배선을 공통 콘택에 의해 접속할 수도 있다.
그 밖의 구성에 관해서는 제1 실시예와 동일하므로 설명을 생략한다.
제4 실시예
도 22에는 본 실시예의 SRAM 셀의 레이아웃을 나타낸다. 본 실시예에서는 기둥형상 반도체가 가장 조밀하게 충전되어 배치되도록 육방 격자 형태로 배열되어 있는 점에서 다른 실시예와 다르다. 이와 같이 기둥형상 반도체를 배치함으로써 기둥형상 반도체를 가장 작은 면적에 균형적으로 배치할 수 있어 작은 SRAM 셀 면적을 설계할 수 있다. 각 트랜지스터의 배열은 도 22의 것에 한하지 않고 다른 배열로 해도 좋다.
또한, 제1 실시예에서 언급한 바와 같이, 워드선의 배선, 비트선의 배선 및 접지전위의 배선은, 바람직하게는 다른 메모리 셀의 배선과 함께 사용하기 위해 각 메모리 셀 내에서의 배선인 노드 접속 배선보다 상위층에 배치된다. 또, 본 실시예에서는 노드 접속 배선이 콘택에 의해 형성되어 있다. 이러한 계층적인 배선 구성의 일례로서, 각 배선이 접촉해서는 안 되는 콘택과 접촉하지 않도록, 워드선(WL4)을 중위층에서, 비트선의 배선(BL4, BLB4) 및 접지전위의 배선(Vss4)을 상위층에서 배선하는 구성이 실현될 수 있다.
제5 실시예
도 23에는 본 실시예의 SRAM 셀의 레이아웃을 나타낸다. 본 실시예에서 제1 실시예와 다른 점은 액세스 트랜지스터를 형성하는 기둥형상 실리콘층의 형상과 드라이버 트랜지스터를 형성하는 기둥형상 실리콘층의 크기가 다른 점이다. 본 발명의 로드리스 4T-SRAM에서는, 액세스 트랜지스터의 누설 전류를 드라이버 트랜지스터의 누설 전류보다 크게 설정할 필요가 있다. 액세스 트랜지스터의 누설 전류를 증가시키려면 문턱값을 낮추어 수행하는 것이 가능하지만, 도 23과 같이, 액세스 트랜지스터를 형성하는 기둥형상 실리콘층을 크게 설정함으로써, 트랜지스터의 쇼트 채널 효과를 약간 크게 하여 누설 전류를 증가시킬 수도 있다. 또한, 이 경우에는 액세스 트랜지스터의 드레인 전류가 드라이버 트랜지스터의 드레인 전류에 대해 증가하므로, 쓰기 마진을 개선할 수도 있다.
한편, 읽기 마진을 개선하고자 하는 경우에는, 드라이버 트랜지스터의 기둥형상 실리콘층의 주위길이를 크게 함으로써, 드라이버 트랜지스터의 드레인 전류를 액세스 트랜지스터의 드레인 전류에 대해 증가시킬 수 있으므로, 읽기 마진을 개선할 수 있다.
또한, 기둥형상 실리콘층의 주위길이를 크게 하면 드레인 전류를 증가시킬 수도 있지만, 쇼트 채널 효과가 현저해지므로, 양자의 트레이드 오프(trade-off)를 고려하여 기둥형상 실리콘층의 형상을 설계할 필요가 있다. 또, 기둥형상 실리콘층의 형상을 타원형이나 장방형 등의 형상으로 함으로써, 쇼트 채널 효과를 억제하면서 기둥형상 실리콘층의 주위길이를 길게 하는 것이 가능하다.
상기와 같이, 액세스 트랜지스터, 드라이버 트랜지스터 각각의 형상을 조절함으로써 각종 SRAM 특성을 조절할 수 있다.
또, 제1 실시예에서 언급한 바와 같이, 워드선의 배선, 비트선의 배선, 전원전위의 배선 및 접지전위의 배선은, 바람직하게는 다른 메모리 셀의 배선과 함께 사용하기 위해 각 메모리 셀 내에서의 배선인 노드 접속 배선보다 상위층에 배치된다. 이러한 계층적인 배선의 구성은 일례로서 상기 제1 실시예와 동일한 구성이 실현될 수 있다.
그 밖의 점에 관해서는 제1 실시예에 나타낸 구성과 동일하므로 설명을 생략한다.
이상 설명한 바와 같이, 본 발명에 따르면, 4개의 MOS 트랜지스터를 이용하여 구성된 스태틱형 메모리 셀에 있어서, 상기 MOS 트랜지스터는 드레인, 게이트, 소스가 수직방향으로 배치된 SGT이고, SOI 기판을 이용함으로써 좁은 분리폭의 소자분리가 용이하게 형성되고, 매립 산화막상의 실리콘층에 의해 형성되는 N+ 소스 확산층과 P+ 소스 확산층이 실리사이드층에 의해 직접 접속되므로, 매우 작은 메모리 셀 면적을 갖는 로드리스 4T-SRAM을 실현할 수 있다.
101, 201, 301, 401, 501: 매립 산화막층
102a, 202a, 302a, 402a, 502a, 102b, 202b, 302b, 402b, 502b: 기억 노드
103a, 203a, 303a, 403a, 503a, 103b, 203b, 303b, 403b, 503b: N+ 소스 확산층
104a, 204a, 304a, 404a, 504a, 104b, 204b, 304b, 404b, 504b: P+ 소스 확산층
106a, 206a, 306a, 406a, 506a, 106b, 206b, 306b, 406b, 506b: 액세스 트랜지스터 드레인 확산층상의 콘택
107, 207, 307a, 407a, 507, 307b, 407b: 액세스 트랜지스터 게이트 배선상의 콘택
108a, 208a, 308a, 408a, 508a, 108b, 208b, 308b, 408b, 508b: 드라이버 트랜지스터 드레인 확산층상의 콘택
110a, 210a, 310a, 410a, 510a, 110b, 210b, 310b, 410b, 510b: 기억 노드상의 콘택
111a, 311a, 111b, 311b, 605a, 606a, 605b, 606b: 게이트 배선상의 콘택
113a, 113b, 115: 실리사이드층
114: N+ 드레인 확산층
116: P+ 드레인 확산층
117: 게이트 절연막
118, 604a, 604b, 604c, 604d: 게이트 전극
118a, 118b, 118c: 게이트 배선
119: 실리콘 산화막 등의 마스크
120: 실리콘층
121a, 121b, 610a, 610b: 액세스 트랜지스터의 기둥형상 실리콘층
122a, 122b, 611a, 611b: 드라이버 트랜지스터의 기둥형상 실리콘층
124, 224: N+ 주입 영역
125, 225, 325a, 325b, 425a, 425b, 525: P+ 주입 영역
131: 실리콘 산화막
132: 실리콘 질화막 측벽
133: 레지스트
134: 실리콘 질화막
601a, 601b: 비트선
602: 접지전위
603: 전원전위
607a, 607b: 배선층
612a, 512b: 로드 트랜지스터의 기둥형상 실리콘층
BL1, BL2, BL3, BL4, BL5, BLB1, BLB2, BLB3, BLB4, BLB5: 비트선
Na1, Nb1, Na3, Nb3, Na5, Nb5: 노드 접속 배선
Qn11, Qn21, Qn12, Qn22, Qn13, Qn23, Qn14, Qn24, Qn15, Qn25: 드라이버 트랜지스터
Qp11, Qp21, Qp12, Qp22, Qp13, Qp23, Qp14, Qp24, Qp15, Qp25: 액세스 트랜지스터
Vss1, Vss2, Vss3a, Vss3b, Vss4, Vss5: 접지전위 배선
WL1, WL2, WL3, WL4, WL5: 워드선
102a, 202a, 302a, 402a, 502a, 102b, 202b, 302b, 402b, 502b: 기억 노드
103a, 203a, 303a, 403a, 503a, 103b, 203b, 303b, 403b, 503b: N+ 소스 확산층
104a, 204a, 304a, 404a, 504a, 104b, 204b, 304b, 404b, 504b: P+ 소스 확산층
106a, 206a, 306a, 406a, 506a, 106b, 206b, 306b, 406b, 506b: 액세스 트랜지스터 드레인 확산층상의 콘택
107, 207, 307a, 407a, 507, 307b, 407b: 액세스 트랜지스터 게이트 배선상의 콘택
108a, 208a, 308a, 408a, 508a, 108b, 208b, 308b, 408b, 508b: 드라이버 트랜지스터 드레인 확산층상의 콘택
110a, 210a, 310a, 410a, 510a, 110b, 210b, 310b, 410b, 510b: 기억 노드상의 콘택
111a, 311a, 111b, 311b, 605a, 606a, 605b, 606b: 게이트 배선상의 콘택
113a, 113b, 115: 실리사이드층
114: N+ 드레인 확산층
116: P+ 드레인 확산층
117: 게이트 절연막
118, 604a, 604b, 604c, 604d: 게이트 전극
118a, 118b, 118c: 게이트 배선
119: 실리콘 산화막 등의 마스크
120: 실리콘층
121a, 121b, 610a, 610b: 액세스 트랜지스터의 기둥형상 실리콘층
122a, 122b, 611a, 611b: 드라이버 트랜지스터의 기둥형상 실리콘층
124, 224: N+ 주입 영역
125, 225, 325a, 325b, 425a, 425b, 525: P+ 주입 영역
131: 실리콘 산화막
132: 실리콘 질화막 측벽
133: 레지스트
134: 실리콘 질화막
601a, 601b: 비트선
602: 접지전위
603: 전원전위
607a, 607b: 배선층
612a, 512b: 로드 트랜지스터의 기둥형상 실리콘층
BL1, BL2, BL3, BL4, BL5, BLB1, BLB2, BLB3, BLB4, BLB5: 비트선
Na1, Nb1, Na3, Nb3, Na5, Nb5: 노드 접속 배선
Qn11, Qn21, Qn12, Qn22, Qn13, Qn23, Qn14, Qn24, Qn15, Qn25: 드라이버 트랜지스터
Qp11, Qp21, Qp12, Qp22, Qp13, Qp23, Qp14, Qp24, Qp15, Qp25: 액세스 트랜지스터
Vss1, Vss2, Vss3a, Vss3b, Vss4, Vss5: 접지전위 배선
WL1, WL2, WL3, WL4, WL5: 워드선
Claims (8)
- 4개의 MOS 트랜지스터가 기판상에 형성된 절연막상에 배열된 스태틱형 메모리 셀을 구비한 반도체 기억장치로서,
상기 4개의 MOS 트랜지스터 각각은,
소스 확산층, 드레인 확산층 및 기둥형상 반도체층이 기판상에 형성된 절연막상에 수직방향으로 계층적으로 배치되고, 상기 기둥형상 반도체층은 상기 소스 확산층과 상기 드레인 확산층 사이에 배치되고, 상기 기둥형상 반도체층의 측벽에 게이트가 형성되어 있고,
메모리 셀 데이터를 유지하기 위해 전하를 공급하는 동시에 메모리에 액세스하기 위한 제1 및 제2 PMOS 액세스 트랜지스터, 및 메모리 셀의 데이터를 쓰고 읽기 위해 기억 노드를 구동하는 제1 및 제2 NMOS 드라이버 트랜지스터로서 기능하고,
제1 PMOS 액세스 트랜지스터 및 제1 NMOS 드라이버 트랜지스터는 서로 인접하게 배열되고,
제2 PMOS 액세스 트랜지스터 및 제2 NMOS 드라이버 트랜지스터는 서로 인접하게 배열되고,
제1 PMOS 액세스 트랜지스터 및 제1 NMOS 드라이버 트랜지스터에서 데이터를 유지하는 제1 기억 노드로서 기능하는 각각의 제1 확산층을 상기 절연막상에 배치하고, 상기 각각의 제1 확산층 표면에 형성된 제1 실리사이드층을 사이에 두고 상기 각각의 제1 확산층을 서로 접속하고,
제2 PMOS 액세스 트랜지스터 및 제2 NMOS 드라이버 트랜지스터에서 데이터를 유지하는 제2 기억 노드로서 기능하는 각각의 제2 확산층을 상기 절연막상에 배치하고, 상기 각각의 제2 확산층 표면에 형성된 제2 실리사이드층을 사이에 두고 상기 각각의 제2 확산층을 서로 접속하는
반도체 기억장치. - 제1항에 있어서,
제1 및 제2 PMOS 액세스 트랜지스터의 게이트 전극에서 연장된 게이트 배선상에 형성되는 콘택 중 적어도 하나를, 인접한 메모리 셀의 PMOS 액세스 트랜지스터의 게이트 전극에서 연장된 게이트 배선상에 형성되는 콘택과 공유화하는
반도체 기억장치. - 제1항에 있어서,
상기 기둥형상 반도체층은 육방 격자 형태로 형성되어 있는
반도체 기억장치. - 제1항에 있어서,
상기 제1 기억 노드로서 기능하는 확산층상에 형성되는 드라이버 트랜지스터의 게이트에서 연장된 게이트 배선이 상기 제2 기억 노드로서 기능하는 확산층과 공통 콘택에 의해 접속되고,
상기 제2 기억 노드로서 기능하는 확산층상에 형성되는 드라이버 트랜지스터의 게이트에서 연장된 게이트 배선이 상기 제1 기억 노드로서 기능하는 확산층과 공통 콘택에 의해 접속되는
반도체 기억장치. - 제1항에 있어서,
액세스 트랜지스터를 형성하는 기둥형상 반도체층, 및 드라이버 트랜지스터를 형성하는 기둥형상 반도체층의 측벽의 주위길이는 읽기시 동작 마진 및 쓰기시 동작 마진을 기초로 결정되는
반도체 기억장치. - 제1항에 있어서,
상기 4개의 MOS 트랜지스터는 상기 절연막상에 2행2열로 배열되고,
상기 제1 PMOS 액세스 트랜지스터는 제1행1열에 배열되고,
상기 제1 NMOS 드라이버 트랜지스터는 제2행1열에 배열되고,
상기 제2 PMOS 액세스 트랜지스터는 제1행2열에 배열되고,
상기 제2 NMOS 드라이버 트랜지스터는 제2행2열에 배열되는
반도체 기억장치. - 제6항에 있어서,
상기 제1 및 제2 NMOS 액세스 트랜지스터의 게이트에서 연장된 게이트 배선상에 형성되는 콘택을 공유하는
반도체 기억장치. - 제1항에 있어서,
상기 4개의 MOS 트랜지스터는 상기 절연막상에 2행2열로 배열되고,
상기 제1 PMOS 액세스 트랜지스터는 제1행1열에 배열되고,
상기 제1 NMOS 드라이버 트랜지스터는 제2행1열에 배열되고,
상기 제2 PMOS 액세스 트랜지스터는 제2행2열에 배열되고,
상기 제2 NMOS 드라이버 트랜지스터는 제1행2열에 배열되는
반도체 기억장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| WOPCT/JP2008/051302 | 2008-01-29 | ||
| PCT/JP2008/051302 WO2009095999A1 (ja) | 2008-01-29 | 2008-01-29 | 半導体記憶装置 |
| PCT/JP2009/051461 WO2009096466A1 (ja) | 2008-01-29 | 2009-01-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100109953A true KR20100109953A (ko) | 2010-10-11 |
| KR101182025B1 KR101182025B1 (ko) | 2012-09-11 |
Family
ID=40912368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020107017794A KR101182025B1 (ko) | 2008-01-29 | 2009-01-29 | 반도체 기억장치 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP2239770B1 (ko) |
| KR (1) | KR101182025B1 (ko) |
| CN (1) | CN101933137B (ko) |
| TW (1) | TW200943538A (ko) |
| WO (2) | WO2009095999A1 (ko) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| JP5317343B2 (ja) | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8378425B2 (en) | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
| US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| JP5524547B2 (ja) * | 2009-09-14 | 2014-06-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体記憶装置 |
| JP2011066109A (ja) * | 2009-09-16 | 2011-03-31 | Unisantis Electronics Japan Ltd | 半導体記憶装置 |
| JP4987926B2 (ja) * | 2009-09-16 | 2012-08-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| JP5356970B2 (ja) * | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| WO2011111662A1 (ja) | 2010-03-08 | 2011-09-15 | 日本ユニサンティスエレクトロニクス株式会社 | 固体撮像装置 |
| US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
| JP2011216657A (ja) | 2010-03-31 | 2011-10-27 | Unisantis Electronics Japan Ltd | 半導体装置 |
| JP5066590B2 (ja) | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
| JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| JP5433788B2 (ja) * | 2010-08-05 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| CN103370781A (zh) * | 2012-02-15 | 2013-10-23 | 新加坡优尼山帝斯电子私人有限公司 | 半导体存储器件 |
| US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| JP5312656B2 (ja) * | 2012-08-29 | 2013-10-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| KR20160018221A (ko) * | 2014-08-08 | 2016-02-17 | 에스케이하이닉스 주식회사 | 3차원 반도체 집적 회로 장치 및 그 제조방법 |
| KR102556850B1 (ko) * | 2017-01-19 | 2023-07-18 | 삼성디스플레이 주식회사 | 트랜지스터 표시판 및 그 제조 방법 |
| WO2020202554A1 (ja) * | 2019-04-05 | 2020-10-08 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置と、その製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2703970B2 (ja) | 1989-01-17 | 1998-01-26 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| JPH04234166A (ja) * | 1990-12-28 | 1992-08-21 | Texas Instr Japan Ltd | 半導体集積回路装置 |
| JP2748072B2 (ja) * | 1992-07-03 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH06237003A (ja) * | 1993-02-10 | 1994-08-23 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JP3403231B2 (ja) * | 1993-05-12 | 2003-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH1079482A (ja) * | 1996-08-09 | 1998-03-24 | Rai Hai | 超高密度集積回路 |
| JP3467416B2 (ja) * | 1998-04-20 | 2003-11-17 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及びその製造方法 |
| US6461900B1 (en) * | 2001-10-18 | 2002-10-08 | Chartered Semiconductor Manufacturing Ltd. | Method to form a self-aligned CMOS inverter using vertical device integration |
| JP2004096065A (ja) * | 2002-07-08 | 2004-03-25 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
| US7138685B2 (en) * | 2002-12-11 | 2006-11-21 | International Business Machines Corporation | Vertical MOSFET SRAM cell |
| JP4416474B2 (ja) * | 2003-10-28 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP5114968B2 (ja) * | 2007-02-20 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
2008
- 2008-01-29 WO PCT/JP2008/051302 patent/WO2009095999A1/ja active Application Filing
-
2009
- 2009-01-23 TW TW098102789A patent/TW200943538A/zh unknown
- 2009-01-29 WO PCT/JP2009/051461 patent/WO2009096466A1/ja active Application Filing
- 2009-01-29 EP EP09705485.2A patent/EP2239770B1/en not_active Not-in-force
- 2009-01-29 CN CN200980103505.8A patent/CN101933137B/zh not_active Expired - Fee Related
- 2009-01-29 KR KR1020107017794A patent/KR101182025B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP2239770A4 (en) | 2011-03-16 |
| EP2239770B1 (en) | 2013-05-15 |
| EP2239770A1 (en) | 2010-10-13 |
| WO2009096466A1 (ja) | 2009-08-06 |
| CN101933137A (zh) | 2010-12-29 |
| WO2009095999A1 (ja) | 2009-08-06 |
| KR101182025B1 (ko) | 2012-09-11 |
| TW200943538A (en) | 2009-10-16 |
| CN101933137B (zh) | 2013-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101182025B1 (ko) | 반도체 기억장치 | |
| KR101146869B1 (ko) | 반도체 기억장치 | |
| KR101147582B1 (ko) | 반도체 기억 장치와 그 제조방법 | |
| JP5524547B2 (ja) | 半導体記憶装置 | |
| US8053842B2 (en) | Semiconductor storage device | |
| KR101176287B1 (ko) | 반도체 기억장치 | |
| KR20110030354A (ko) | 반도체 기억 장치 | |
| JP5715209B2 (ja) | 半導体記憶装置 | |
| JP2014099664A (ja) | 半導体記憶装置 | |
| WO2013121536A1 (ja) | 半導体記憶装置 | |
| JP5489272B2 (ja) | 半導体記憶装置 | |
| WO2013121537A1 (ja) | 半導体記憶装置 | |
| JP5382939B2 (ja) | 半導体記憶装置 | |
| JP5566697B2 (ja) | 半導体記憶装置 | |
| JPWO2013121537A1 (ja) | 半導体記憶装置 | |
| JPWO2013121536A1 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150828 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160829 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170825 Year of fee payment: 6 |